JP2003283254A - 周波数変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 強電界の妨害波信号が入力された場合にのみ
バイアス電流が増加して変換利得抑圧を小さくできるよ
うにする。 【解決手段】 弱電界の高周波信号が入力された場合、
第２のＦＥＴ２のドレイン・ソース間には殆ど電流が流
れず、デュアルゲートＦＥＴ１のソースに接続された自
己バイアス抵抗器１４にのみバイアス電流が流れる一
方、強電界の高周波信号が入力された場合には、第２の
ＦＥＴ２のドレイン・ソース間に流れる電流と、自己バ
イアス抵抗器１４に流れる電流の和が所定値となるよう
に、第４のＤＣカット用キャパシタ２８の容量値及び第
３のゲート抵抗器１３の抵抗値並びに第２のＦＥＴ２の
ゲート幅が設定されており、強電界の高周波信号入力時
にのみバイアス電流が増加して変換利得抑圧の増大が抑
えられるようになっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、周波数変換回路に
係り、特に、高周波信号を扱う無線受信機等に用いら
れ、半導体集積回路化に適したものに関する。

【０００２】

【従来の技術】従来、準マイクロ波帯等の高周波信号の
周波数変換回路においては、例えば、ガリウム砒素化合
物半導体からなるデュアルゲート構造の電界効果トラン
ジスタ（ＦＥＴ−Field Effect Transistor）等を用い
て集積回路化されたものがあり、例えば、図４に示され
たような構成を有してなる周波数変換用半導体回路が公
知・周知となっている。以下、同図を参照しつつこの従
来回路について説明する。この回路は、デュアルゲート
ＦＥＴ５１が周波数変換に用いられる構成となってお
り、まず、第１のゲートＧ１には、第１のインピーダン
ス整合回路５２及び第１のＤＣカット用キャパシタ５５
を介して外部から局部発振信号が、また、第２のゲート
Ｇ２には、第２のインピーダンス整合回路５３及び第２
のＤＣカット用キャパシタ５６を介して外部から高周波
信号が、それぞれ印加されるようになっている。

【０００３】また、デュアルゲートＦＥＴ５１のソース
は、自己バイアス用抵抗器５９を介して接地電位とされ
ると共に、ソースと接地電位との間には、バイパスキャ
パシタ５８が設けられたものとなっている。ここで、こ
のバイパスキャパシタ５８は、周波数変換時のこの回路
の利得、すなわち、変換利得を確保する観点からデュア
ルゲートＦＥＴ５１のソースと接地電位間のインピーダ
ンスを所要周波数において低下させるために設けられる
ものである。そして、デュアルゲートＦＥＴ５１のドレ
インは、高周波遮断用インダクタ６２を介して電源電圧
が印加されるようになっていると共に、第２のゲートＧ
２へ印加された高周波信号と第１のゲートＧ１に印加さ
れた局部発振信号との和及び差の周波数成分を有する高
周波信号が、第３のインピーダンス整合回路５４及び第
３のＤＣカット用キャパシタ５７を介して得られるよう
になっている。

【０００４】

【発明が解決しようとする課題】ところで、例えば、携
帯用無線端末などの受信部に用いられる周波数変換回路
においては、通常、周波数変換回路に入力される高周波
信号は微弱ではあるが、ある特別な条件下における使用
を想定し、周波数変換回路に強電界の妨害波信号が入力
される場合の受信感度抑圧が定義されることがある。し
かし、弱電界の高周波信号の周波数変換を前提とした周
波数変換回路においては、そのような強電界の妨害波信
号が入力されると、回路動作は線形動作領域を越えてし
まい、変換利得が抑圧されて、受信感度を著しく劣化さ
せてしまうという問題がある。このような場合、例え
ば、周波数変換回路のバイアス電流を増加させて高出力
化を図ることによって、強電界の妨害波信号の入力によ
る変換利得抑圧を低減することが可能であるが、電池電
源を用いる携帯無線端末のようなものにあっては、通常
動作時におけるバイアス電流の増加に伴い電池電源の消
費電力量が増えるため、動作可能時間が短くなってしま
うという問題を招来することとなる。また、強電界の妨
害波信号入力時における出力特性の劣化の改善を図った
ものとして、例えば、特開２０００−９１９３８号公報
に示されたように、周波数変換回路の入力段に、バッフ
ァアンプ等を有してなるレベル検出回路を設け、それに
よって検出された高周波信号のレベルに応じて周波数変
換回路のバイアス電流を制御する技術が提案されてい
る。しかしながら、かかる従来技術においては、レベル
検出回路の規模が大きくなり、特に、集積回路化するも
のにあっては、チップ面積の増大による製造コストの増
加を招くこととなるという問題がある。

【０００５】本発明は、上記実状に鑑みてなされたもの
で、強電界の妨害波信号が入力された場合にのみバイア
ス電流が増加して変換利得抑圧を小さくすることができ
る周波数変換回路を提供するものである。また、本発明
の他の目的は、従来に比して集積回路化の際の回路規模
及び面積を極力増やすことなく、強電界の妨害波信号が
入力された際の変換利得抑圧が小さい周波数変換回路を
提供することにある。

【０００６】

【課題を解決するための手段】上記発明の目的を達成す
るため、本発明に係る周波数変換回路は、強電界の高周
波信号が入力された場合に、変換利得抑圧の増大を抑制
する強電界利得調整手段を備えた電界効果トランジスタ
を用いてなる周波数変換回路において、前記電界効果ト
ランジスタは、デュアルゲート構造を有するものであ
り、当該デュアルゲート電界効果トランジスタのソース
と接地電位との間には、並列接続された自己バイアス抵
抗器とバイパスキャパシタが直列接続されて設けられる
一方、前記強電界利得調整手段は、エンハンスメント型
電界効果トランジスタを有してなり、当該エンハスメン
ト型電界効果トランジスタのゲートには、高周波信号の
一部が印加されるよう構成されてなると共に、当該エン
ハンスメント型電界効果トランジスタは、前記自己バイ
アス抵抗器とバイパスキャパシタに対して並列接続され
てなるものである。

【０００７】かかる構成においては、高周波信号の入力
レベルが高くなると、強電界利得調整手段により、変換
利得抑圧の増大が抑制されるため、従来と異なり、例え
ば受信回路に用いられた場合などにおいて、強電界の高
周波信号の入力時に、変換利得抑圧が増大して受信感度
の著しい劣化を招くというようなことが防止され、動作
特性の安定した周波数変換回路が提供されることとなる
ものである。

【０００８】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図３を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、第１の構成例における回路構成に
ついて、図１を参照しつつ説明する。この第１の構成例
は、デュアルゲート構造を有してなる電界効果トランジ
スタ（以下「デュアルゲートＦＥＴ」と言う）１を周波
数変換に用いてなるものである。すなわち、まず、デュ
アルゲートＦＥＴ１の第２のゲート（図１においては
「Ｇ２」と表記）は、第１のゲート抵抗器１１を介して
接地電位に接続されると共に、第１のＤＣカット用キャ
パシタ２５及び第１のインピーダンス整合回路２１を介
して、高周波信号入力端子３５に接続されたものとなっ
ている。そして、この高周波信号入力端子３５には、外
部からの高周波信号が印加されるようになっている。ま
た、デュアルゲートＦＥＴ１の第１のゲート（図１にお
いては「Ｇ１」と表記）は、第２のゲート抵抗器１２を
介して接地電位に接続されると共に、第２のＤＣカット
用キャパシタ２６及び第２のインピーダンス整合回路２
２を介して局部信号入力端子３６に接続されたものとな
っている。そして、この局部信号入力端子３６には、外
部からの局部発振信号が印加されるようになっている。

【０００９】一方、デュアルゲートＦＥＴ１のドレイン
（図１においては「Ｄ１」と表記）は、第３のインピー
ダンス整合回路２３及び第３のＤＣカット用キャパシタ
２７を介して出力端子３９に接続されたものとなってい
る。そして、第３のインピーダンス整合回路２３と第３
のＤＣカット用キャパシタ２７との相互の接続点には、
高周波遮断用インダクタ３１の一端が接続されている。
この高周波遮断用インダクタ３１の他端は、外部から電
源電圧が印加される電源印加端子３７に接続されてお
り、デュアルゲートＦＥＴ１のドレインには、高周波遮
断用インダクタ３１及び第３のインピーダンス整合回路
２３を介して電源電圧が印加されるようになっている。
さらに、デュアルゲートＦＥＴ１のソース（図１におい
ては「Ｓ１」と表記）は、自己バイアス抵抗器１４及び
バイパスキャパシタ２９の一端がそれぞれ接続され、こ
れら自己バイアス抵抗器１４及びバイパスキャパシタ２
９の他端は、接地電位に接続されたものとなっている。

【００１０】また、この周波数変換回路には、第２の電
界効果トランジスタ（以下「第２のＦＥＴ」と言う）２
を主たる構成要素として次述するように強電界利得調整
手段が構成されたものとなっている。すなわち、まず、
この第２のＦＥＴ２は、エンハンスメント型が好適であ
り、そのゲート（図１においては「Ｇ３」と表記）は、
第４のＤＣカット用キャパシタ２８を介して、先の第１
のインピーダンス整合回路２１と第１のＤＣカット用キ
ャパシタ２５との接続点に接続されると共に、第３のゲ
ート抵抗器１３を介して接地電位に接続されたものとな
っている。さらに、第２のＦＥＴ２のドレイン（図１に
おいては「Ｄ３」と表記）は、先のデュアルゲートＦＥ
Ｔ１のソースに接続される一方、ソース（図１において
は「Ｓ３」と表記）は、接地電位に接続されたものとな
っている。したがって、第２のＦＥＴ２は、自己バイア
ス抵抗器１４及びバイパスキャパシタ２９に対して並列
接続された状態に設けられたものとなっている。

【００１１】上記構成においては、第２のＦＥＴ２のゲ
ートには、高周波信号入力端子３５に印加された高周波
信号の一部が第４のＤＣカット用キャパシタ２８を介し
て印加されるが、その印加信号の大きさは、第４のＤＣ
カット用キャパシタ２８の容量値及び第３のゲート抵抗
器１３の抵抗値並びに第２のＦＥＴ２のゲート幅によっ
て決定されるものである。そして、より具体的には、次
のような観点からこれらの回路定数が設定されるものと
なっている。すなわち、まず、高周波信号入力端子３５
に弱電界の高周波信号が印加された場合においては、第
２のＦＥＴ２のドレイン・ソース間電流が、自己バイア
ス抵抗器１４に流れる電流に比べてほぼ零となる一方、
高周波信号入力端子３５に強電界の高周波信号が印加さ
れる場合においては、第２のＦＥＴ２のドレイン・ソー
ス間電流と自己バイアス抵抗器１４に流れる電流との和
が所望の電流値となるように、第４のＤＣカット用キャ
パシタ２８の容量値及び第３のゲート抵抗器１３の抵抗
値並びに第２のＦＥＴ２のゲート幅が設定されたものと
なっている。なお、上記構成における回路は、半導体集
積回路化したものが好適であるが、勿論、いわゆるディ
スクリートに構成しても良いものである。

【００１２】次に、上記構成における動作について説明
する。最初に、高周波信号入力端子３５に弱電界の高周
波信号が印加された状態にあっては、先に説明した回路
の動作条件により、第２のＦＥＴ２には、殆ど電流（ド
レイン・ソース間電流）が流れない状態となるため、こ
の周波数変換回路におけるバイアス電流としてはデュア
ルゲートＦＥＴ１のソースと接地電位間に接続された自
己バイアス抵抗器１４に流れる電流のみとなり、その値
は、所望される周波数変換回路の特性に鑑みて設定され
た低い電流値となる。一方、高周波信号入力端子３５に
強電界の高周波信号が印加された状態にあっては、第２
のＦＥＴ２のドレイン・ソース間にも電流が流れ、この
電流と自己バイアス抵抗器１４に流れる電流の和は、先
に述べたように回路定数の設定によって所定の値とな
る。すなわち、より具体的には、この周波数変換回路の
線形動作領域が高くなるような電流値となる。その結
果、強電界の妨害波信号が入力された状態にあっては、
従来と異なり変換利得抑圧特性が大幅に向上された状態
となる。

【００１３】次に、図３及び図５を参照しつつ上記構成
例における動作特性を、従来回路のものと比較して説明
する。まず、図３には、上記構成例における妨害波信号
入力電力に対する変換利得、電源電流特性のシュミレー
ションによる試験結果が示されており、また、図５に
は、従来回路における同様な特性例が示されている。い
ずれの図においても、横軸は、妨害波入力電力を示し、
縦軸は、変換利得及び電源電流を示すものとなってい
る。そして、いずれの図においても、一点鎖線は、妨害
波入力電力変化に対する電源電流の変化を示す特性線で
あり、実線は、妨害波入力電力変化に対する変換利得の
変化を示す特性線である。妨害波入力電力を比較してみ
ると、従来回路の場合、変換利得が１ｄＢ圧縮された時
の妨害波入力電力が−１１．５dＢmであるのに対し（図
５参照）、本発明の実施の形態における第１の構成例に
おいては、妨害波入力電力が−７．３dＢmとなり（図３
参照）、従来に比して、妨害波入力信号時における変換
利得抑圧特性が、４．２ｄＢ程度改善されていることが
わかる。なお、弱電界における動作特性は、本発明の実
施の形態における回路も、従来回路もいずれもほぼ同様
である（図３及び図５参照）。

【００１４】次に、第２の構成例について図２を参照し
つつ説明する。なお、図１に示された構成要素と同一の
構成要素については、同一の符号を付して、その詳細な
説明は省略し、以下、異なる点を中心に説明することと
する。この第２の構成例は、先の第１の構成例における
第２のＦＥＴ２を中心に構成された回路部分を、縦続接
続された第２乃至第４の電界効果トランジスタ２〜４を
中心に構成された回路に置き換えたものとなっている。
すなわち、以下、具体的に説明すれば、まず、第２乃至
第４の電界効果トランジスタ（以下、それぞれ「第２の
ＦＥＴ」、「第３のＦＥＴ」、「第４のＦＥＴ」と言
う）２〜４は、エンハンスメント型電界効果トランジス
タが用いられるのが好適である。第２のＦＥＴ２は、そ
のゲートが、第４のＤＣカット用キャパシタ２８を介し
て、第１のインピーダンス整合回路２１と第１のＤＣカ
ット用キャパシタ２５との接続点に接続されると共に、
第３のゲート抵抗器１３を介して接地電位に接続される
一方、ソースは直接接地電位に接続されたものとなって
いる点は、先の図１に示された第１の構成例と同一であ
る。そして、この第２のＦＥＴ２のドレインは、第３の
ＦＥＴ３のゲート（図２においては「Ｇ４」と表記）へ
接続されると共に、この第２のＦＥＴ２のドレインと第
３のＦＥＴ３のゲートは、共に第１の電圧印加用抵抗器
としての第４の抵抗器１５を介して第２の電源印加端子
３８に接続されており、電源電圧が印加されるようにな
っている。

【００１５】第３のＦＥＴ３は、そのドレイン（図２に
おいては「Ｄ４」と表記）が第４のＦＥＴ４のゲート
（図２においては「Ｇ５」と表記）と共に第２の電圧印
加端子としての第５の抵抗器１６を介して、それぞれ第
２の電源印加端子３８に接続されており、それぞれ電源
電圧が印加されるようになっている。そして、この第３
のＦＥＴ３のソース（図２においては「Ｓ４」表記）
は、次述する第４のＦＥＴ４のソース（図２においては
「Ｓ５」と表記）と共に接地電位に接続されたものとな
っている。そして、第４のＦＥＴ４のドレイン（図２に
おいては「Ｄ５」と表記）は、デュアルゲートＦＥＴ１
のソースに接続されたものとなっている。

【００１６】次に、上記構成における動作について説明
する。最初に、高周波信号入力端子３５に弱電界の高周
波信号が印加された場合について説明すれば、高周波信
号入力端子３５に印加された高周波信号の一部は、第４
のＤＣカット用キャパシタ２８を介して第２のＦＥＴ２
のゲートへ印加されるが、その印加される電圧振幅は、
第２のＦＥＴ２を導通状態とすることができる電圧（ピ
ンチオフ電圧）以下の大きさとなるように、先の図１に
示された第１の構成例で説明したように回路定数が定め
られているため、第２のＦＥＴ２は、非導通状態とな
る。第２のＦＥＴ２の非導通により、第３のＦＥＴ３の
ゲートには、第４の抵抗器１５を介して外部からピンチ
オフ電圧以上の電源電圧が印加されることとなるため、
第３のＦＥＴ３は導通状態となる。そして、この第３の
ＦＥＴ３の導通により、そのドレイン・ソース間の電位
差は、ほぼ零Ｖとなるため、第４のＦＥＴ４のゲートに
は、第４のＦＥＴ４を導通状態とするに足りるピンチオ
フ電圧以上の直流バイアス電圧が印加されない状態とな
り、第４のＦＥＴ４は非導通状態となる。すなわち、高
周波信号入力端子３５に弱電界の高周波信号が印加され
た場合、第４のＦＥＴ４のドレイン・ソース間に流れる
電流は、自己バイアス抵抗器１４を流れる電流に比して
ほぼ零となるようになっている。したがって、この場合
には、自己バイアス抵抗器１４にのみバイアス電流が流
れる状態となり、その値は、所望される周波数変換回路
の特性に鑑みて設定された低い電流値となっている。

【００１７】一方、高周波信号入力端子３５に強電界の
高周波信号が印加された場合は、第２のＦＥＴ２が、第
４のＤＣカット用キャパシタ２８を介して印加される高
周波信号によって導通状態となり、それによって、第３
のＦＥＴ３が非導通状態となる。そのため、第４のＦＥ
Ｔ４のゲートには、第５の抵抗器１６を介して電源電圧
が印加される結果、第４のＦＥＴ４は導通状態となる。
そして、この場合、第４のＦＥＴ４のドレイン・ソース
間に流れる電流と、自己バイアス抵抗器１４に流れる電
流の和が所望の電流値となる。すなわち、先の図１に示
された第１の構成例と同様に、強電界の高周波信号が高
周波信号入力端子３５に印加されて第４のＦＥＴ４が導
通状態となる場合には、第４のＤＣカット用キャパシタ
２８の容量値、第３のゲート抵抗器１３の抵抗値、第２
乃至第４のＦＥＴ２〜４のゲート幅、第４及び第５の抵
抗器１５，１６の抵抗値が、第４のＦＥＴ４のドレイン
・ソース間に流れる電流と、自己バイアス抵抗器１４に
流れる電流の和が所望の電流値となる好適な値に設定さ
れたものとなっている。

【００１８】なお、上記構成例においては、周波数変換
動作を得るためにデュアルゲート構造の電界効果トラン
ジスタを用いたが、これに限定される必要はなく、例え
ば、いわゆるシングルゲート構造の電界効果トランジス
タをスタック構造に接続しても良いことは勿論である。

【００１９】

【発明の効果】以上、述べたように、本発明によれば、
強電界の高周波信号入力が生じた場合にのみ変換利得抑
圧の増大を防ぐような構成としたので、従来回路に比し
て、集積回路化の際の回路規模及び面積の増大が極力小
さくてすみ、しかも、強電界の高周波信号が入力された
場合にのみバイアス電流の調整がなされることにより、
弱電界の高周波信号の入力時には、従来回路同様にバイ
アス電流を低減し消費電力を抑えることができるという
効果を奏するものである。さらに、強電界の高周波信号
が入力された場合には、バイアス電流を効率良く増加さ
せて変換利得抑圧を抑えた周波数変換回路を提供するこ
とができるという効果を奏するものである。

【図面の簡単な説明】

【図１】本発明の実施の形態における周波数変換回路の
第１の構成例を示す回路図である。

【図２】本発明の実施の形態における周波数変換回路の
第２の構成例を示す回路図である。

【図３】本発明の実施の形態における第１の構成例の妨
害波入力電力の変化に対する変換利得及び電源電流の変
化特性を示す特性線図である。

【図４】従来回路の一例を示す回路図である。

【図５】従来回路の妨害波入力電力の変化に対する変換
利得及び電源電流の変化特性を示す特性線図である。

【符号の説明】

１…デュアルゲートＦＥＴ ２…エンハンスメント型第２のＦＥＴ ３…エンハンスメント型第３のＦＥＴ ４…エンハンスメント型第４のＦＥＴ １４…自己バイアス抵抗器 ３５…高周波信号入力端子 ３６…局部信号入力端子 ３９…出力端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 強電界の高周波信号が入力された場合
   に、変換利得抑圧の増大を抑制する強電界利得調整手段
   を備えた電界効果トランジスタを用いてなる周波数変換
   回路において、 前記電界効果トランジスタは、デュアルゲート構造を有
   するものであり、当該デュアルゲート電界効果トランジ
   スタのソースと接地電位との間には、並列接続された自
   己バイアス抵抗器とバイパスキャパシタが直列接続され
   て設けられる一方、 前記強電界利得調整手段は、エンハンスメント型電界効
   果トランジスタを有してなり、当該エンハスメント型電
   界効果トランジスタのゲートには、高周波信号の一部が
   印加されるよう構成されてなると共に、当該エンハンス
   メント型電界効果トランジスタは、前記自己バイアス抵
   抗器とバイパスキャパシタに対して並列接続されてなる
   ことを特徴とする周波数変換回路。
2. 【請求項２】 強電界の高周波信号が入力された場合
   に、変換利得抑圧の増大を抑制する強電界利得調整手段
   を備えた電界効果トランジスタを用いてなる周波数変換
   回路において、 前記電界効果トランジスタは、デュアルゲート構造を有
   するものであり、当該デュアルゲート電界効果トランジ
   スタのソースと接地電位との間には、並列接続された自
   己バイアス抵抗器とバイパスキャパシタが直列接続され
   て設けられる一方、 前記強電界利得調整手段は、エンハンスメント型第１乃
   至第３の電界効果トランジスタを有してなり、前記エン
   ハンスメント型第１の電界効果トランジスタは、そのゲ
   ートに高周波信号の一部が印加されるよう設けられ、ま
   た、そのドレインは、前記エンハンスメント型第２の電
   界効果トランジスタのゲートに接続されると共に、当該
   エンハンスメント型第１の電界効果トランジスタのドレ
   イン及びエンハンスメント型第２の電界効果トランジス
   タのゲートには、第１の電圧印加用抵抗器を介して電源
   電圧が印加可能とされ、 前記エンハンスメント型第２の電界効果トランジスタの
   ドレインは、前記エンハンスメント型第３の電界効果ト
   ランジスタのゲートに接続されると共に、当該エンハン
   スメント型第２の電界効果トランジスタのドレイン及び
   エンハンスメント型第３の電界効果トランジスタのゲー
   トには、第２の電圧印加用抵抗器を介して電源電圧が印
   加可能とされ、 前記エンハンスメント型第１乃至第３の電界効果トラン
   ジスタは、ソースが接地電位に接続され、 前記エンハンスメント型第３の電界効果トランジスタ
   は、前記自己バイアス抵抗器とバイパスキャパシタに対
   して並列接続されてなることを特徴とする周波数変換回
   路。
3. 【請求項３】 前記デュアルゲート電界効果トランジス
   タに代えて、２つのシングルゲート構造の電界効果トラ
   ンジスタをスタック構造に接続してなることを特徴とす
   る請求項１又は請求項２記載の周波数変換回路。