JP2003288794A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】隣接するアドレスに跨る複数の不良ワードを効
率よく救済することができる半導体集積回路を提供す
る。 【解決手段】不良アドレス記憶手段に不良ワードのアド
レスをあらかじめ記憶しておく。実使用時に、比較器に
よって、メモリに含まれるメモリワードを指定するため
に入力されたアドレスと不良アドレス記憶手段に記憶さ
れた不良ワードのアドレスとを比較し、不良ワードがア
クセスされたことが検出された場合に、置換手段によっ
て、この不良ワードを含む、隣接するアドレスに跨る複
数のメモリワードを同時にリペアワードと置換するよう
に制御する。
率よく救済することができる半導体集積回路を提供す
る。 【解決手段】不良アドレス記憶手段に不良ワードのアド
レスをあらかじめ記憶しておく。実使用時に、比較器に
よって、メモリに含まれるメモリワードを指定するため
に入力されたアドレスと不良アドレス記憶手段に記憶さ
れた不良ワードのアドレスとを比較し、不良ワードがア
クセスされたことが検出された場合に、置換手段によっ
て、この不良ワードを含む、隣接するアドレスに跨る複
数のメモリワードを同時にリペアワードと置換するよう
に制御する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリの不良ワー
ドを救済するための冗長回路を備える半導体集積回路に
関するものである。 【０００２】 【従来の技術】メモリを搭載する半導体集積回路では、
メモリに含まれる多数のメモリワードの中に１つでも不
良ワードがあると、より正確には、１ワードが複数のメ
モリセルで構成される場合には、１ワードを構成する複
数のメモリセルの中に１つでも不良のメモリセルがある
と、この半導体集積回路そのものが不良品となる。この
ため、半導体集積回路には、従来より、メモリの不良ワ
ードを救済するための冗長回路が設けられている。 【０００３】上記冗長回路は、例えば不良ワードのアド
レスを記憶するヒューズと、メモリに含まれるメモリワ
ードを指定するために入力されたアドレスとヒューズに
記憶された不良ワードのアドレスとを比較する比較器
と、不良ワードの代わりに使用されるリペアワードと、
比較器によって不良ワードがアクセスされたことが検出
された場合に、この不良ワードをリペアワードと置換す
るように制御する置換手段とを備えている。 【０００４】冗長回路を備える半導体集積回路では、製
造後のテストで不良が存在するメモリワードが検出され
ると、この不良ワードのアドレスがヒューズに記憶され
る。実使用時には、比較器によって、メモリに含まれる
メモリワードを指定するために入力されたアドレスとヒ
ューズに記憶された不良ワードのアドレスとが比較さ
れ、不良ワードがアクセスされたことが検出された場合
には、置換手段によって不良ワードの代わりにリペアワ
ードがアクセスされるように制御される。 【０００５】このように、半導体集積回路において、メ
モリの不良ワードを救済するための冗長回路をあらかじ
め設けておき、不良ワードが存在する場合に、この不良
ワードをリペアワードと置換して使用するように制御す
ることにより、たとえメモリに不良ワードが存在する場
合であっても、不良ワードが存在しない場合と機能的に
同等に半導体集積回路を使用することが可能となり、そ
の製造歩留まりを向上させることができるというメリッ
トがある。 【０００６】 【発明が解決しようとする課題】ところで、メモリの故
障は、１つのメモリワードにだけ不良が存在する場合が
最も多く、不良が存在するメモリワードが複数点在する
場合は非常に少ない。次いで、隣接するアドレスに跨る
複数のメモリワードに不良が存在する場合が比較的多
い。これは、メモリの物理的なレイアウトにおいて、例
えば隣接するメモリワード同士が共通のコンタクトホー
ルを介してビット線に接続されるというように、隣接す
るメモリワード同士に密接な関係が存在するからであ
る。 【０００７】従来の冗長回路では、１つの不良ワードを
救済するために、前述のヒューズと比較器が１つずつ必
要であった。従って、隣接するアドレスに跨る２個のメ
モリワードに不良が存在する場合には、２組のヒューズ
と比較器が必要であった。 【０００８】半導体集積回路において、メモリは、製造
プロセスが年々微細化され、その集積度も年々上昇して
いる。しかし、ヒューズや比較器は、例えばヒューズの
場合にはレーザ等によって切断する処理を行う関係か
ら、製造プロセスが微細化されたからといって、メモリ
のように微細化することができない。従って、ヒューズ
の個数を極力削減しないと、半導体チップの面積に占め
るヒューズのオーバーヘッドが大きくなる。 【０００９】このため、前述のように、隣接するアドレ
スに跨る複数の不良ワードが存在する場合に、それぞれ
の不良ワードに対してヒューズと比較器を使用するのは
非常に非効率的であり、無駄が多いという問題があっ
た。前述のように、メモリの故障として、隣接するアド
レスに跨る複数の不良ワードが存在する場合が比較的多
いことから、これら隣接するアドレスに跨る複数の不良
ワードを効率よく救済することができる手法が求められ
ている。 【００１０】従って、本発明の目的は、前記従来技術に
基づく問題点を解消し、隣接するアドレスに跨る複数の
不良ワードを効率よく救済することができる半導体集積
回路を提供することにある。 【００１１】 【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数のメモリワードを含むメモリと、こ
のメモリの不良ワードを救済するための冗長回路とを備
える半導体集積回路であって、前記冗長回路は、前記不
良ワードのアドレスを記憶する不良アドレス記憶手段
と、前記メモリに含まれるメモリワードを指定するため
に入力されたアドレスと前記不良アドレス記憶手段に記
憶された不良ワードのアドレスとを比較し、前記不良ワ
ードがアクセスされたかどうかを検出する比較器と、前
記不良ワードの代わりに使用されるリペアワードと、前
記比較器によって、前記不良ワードがアクセスされたこ
とが検出された場合に、この不良ワードを含む、隣接す
るアドレスに跨る複数のメモリワードを同時に前記リペ
アワードと置換するように制御する置換手段とを備える
ことを特徴とする半導体集積回路を提供するものであ
る。 【００１２】 【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体集積回路を詳細に説明
する。 【００１３】図１は、本発明の半導体集積回路の一実施
例の構成概念図である。同図に示す半導体集積回路１０
は、メモリと、このメモリの不良ワードを救済するため
の冗長回路とを備えるものである。 【００１４】メモリは、（ｍ＋１）ビットのアドレス
［ｍ：０］に対応する２m+1 個のメモリワードと、２つ
のプリデコーダ１４ａ，１４ｂとを備えている。なお、
本実施例では、説明を簡単にするために、隣接するアド
レスに跨る２つのメモリワード１２ａ，１２ｂだけを示
してある。メモリワード１２ａ，１２ｂは、アドレス
［ｍ：１］で指定される２m 個のメモリグループのうち
の１つのメモリグループに含まれる２つのメモリワード
を表す。 【００１５】プリデコーダ１４ａは、アドレス［ｍ：
１］に対応するメモリグループを指定するためのデコー
ド信号（図示省略）を出力する。本実施例では、プリデ
コーダ１４ａにより、メモリワード１２ａ、１２ｂが含
まれるメモリグループが指定されるものとする。プリデ
コーダ１４ｂは、アドレス［０］をデコードし、プリデ
コーダ１４ａによって指定されるメモリグループに含ま
れる２つのメモリワード１２ａ，１２ｂを指定するデコ
ード信号ｒｐ１，ｒｐ０を出力する。 【００１６】一方、冗長回路は、不良アドレス記憶手段
であるヒューズ１６と、メモリに含まれるメモリワード
を指定するために入力されたアドレスとヒューズ１６に
記憶された不良ワードのアドレスとを比較し、不良ワー
ドがアクセスされたかどうかを検出する比較器１８と、
不良ワードの代わりに使用されるリペアワード２０ａ，
２０ｂと、置換手段であるＡＮＤゲート２２ａ，２２
ｂ，２２ｃ，２２ｄとを備えている。 【００１７】ここで、ヒューズ１６は、半導体集積回路
１０の製造後のテストにおいて、不良の存在するメモリ
ワードが検出された場合に、レーザ等により必要に応じ
て切断され、不良ワードのアドレスが記憶される。本実
施例の場合、メモリワード１２ａ，１２ｂの内の一方、
もしくは両方が不良ワードである場合、ヒューズ１６に
は、これら両方のメモリワード１２ａ，１２ｂを指定す
る上位側のｍビットのアドレス［ｍ：１］がフェールア
ドレス［ｍ：１］として記憶される。 【００１８】比較器１８には、上記ヒューズ１６から出
力されるｍビットのフェールアドレス［ｍ：１］と、メ
モリに含まれるメモリワードを指定するために入力され
た（ｍ＋１）ビットのアドレス［ｍ：０］の内の上位側
のｍビットのアドレス［ｍ：１］とが入力され、比較器
１８からは、この両者の比較結果である信号ｅｎが出力
される。本実施例では、信号ｅｎ＝‘１’の場合、両者
が一致したことを意味し、信号ｅｎ＝‘０’の場合には
不一致であることを意味する。 【００１９】ＡＮＤゲート２２ａ，２２ｂ，２２ｃ，２
２ｄは、比較器１８によって、不良ワードがアクセスさ
れたことが検出された場合、すなわち信号ｅｎ＝‘１’
の場合に、この不良ワードを含む、隣接するアドレスに
跨る２つのメモリワード１２ａ，１２ｂを同時にリペア
ワード２０ａ，２０ｂと置換するように制御する。な
お、不良ワード以外の正常なメモリワードがアクセスさ
れたことが検出された場合、すなわち信号ｅｎ＝‘０’
の場合、上記置換動作は行われない。 【００２０】ＡＮＤゲート２２ａ，２２ｂの一方の入力
端子およびＡＮＤゲート２２ｃ，２２ｄの一方の反転入
力端子には、上記比較器１８から出力される信号ｅｎが
共通に入力されている。また、ＡＮＤゲート２２ａ，２
２ｃの他方の入力端子には、プリデコーダ１４ｂから出
力されるデコード信号ｒｐ１が共通に入力され、ＡＮＤ
ゲート２２ｂ、２２ｄの他方の入力端子には、同デコー
ド信号ｒｐ０が共通に入力されている。 【００２１】図１に示す半導体集積回路１０において、
メモリワード１２ａ，１２ｂ共に不良ワードではない場
合、メモリワード１２ａ，１２ｂのどちらかを指定する
アドレス［ｍ：０］が入力されると、比較器１８の出力
信号ｅｎ＝‘０’となる。 【００２２】この場合、ＡＮＤゲート２２ａ，２２ｂの
出力信号は共にローレベルとなり、リペアワード２０
ａ，２０ｂは使用されない。また、ＡＮＤゲート２２
ｃ，２２ｄの出力信号は、それぞれデコード信号ｒｐ
１，ｒｐ０となる。すなわち、プリデコーダ１４ｂによ
り、アドレス［０］の状態に応じて、プリデコーダ１４
ａによって指定されるメモリグループに含まれるメモリ
ワード１２ａ，１２ｂのうちの一方が指定される。 【００２３】これに対し、例えばメモリワード１２ａ，
１２ｂの内の一方もしくは両方が不良ワードである場
合、メモリワード１２ａ，１２ｂのどちらかを指定する
アドレス［ｍ：０］が入力されると、比較器１８の出力
信号ｅｎ＝‘１’となる。 【００２４】この場合、ＡＮＤゲート２２ｃ，２２ｄの
出力信号は共にローレベルとなり、メモリに含まれるメ
モリワード１２ａ，１２ｂは使用されない。また、ＡＮ
Ｄゲート２２ａ，２２ｂの出力信号は、それぞれデコー
ド信号ｒｐ１，ｒｐ０となる。すなわち、プリデコーダ
１４ｂにより、アドレス［０］の状態に応じて、メモリ
ワード１２ａ，１２ｂに対応して設けられたリペアワー
ド２０ａ，２０ｂのうちの一方が選択される。 【００２５】このように、本発明の半導体集積回路１０
では、隣接するアドレスに跨る２つのメモリワード１２
ａ，１２ｂの内の一方、もしくは両方が不良ワードであ
る場合、これら２つのメモリワード１２ａ，１２ｂが同
時にリペアワード２０ａ，２０ｂに置換される。 【００２６】ここで、メモリワード１２ａ，１２ｂの両
方共に不良ワードである場合、１組のヒューズ１６と比
較器１８でこれら両方の不良ワードを同時に救済できる
ため、半導体チップの面積に占める冗長回路の割合を低
減することができ、その分、半導体集積回路１０のコス
トダウンできる。また、従来では、ヒューズ１６や比較
器１８の個数の制限から救済しきれなかった不良ワード
も救済可能となり、その分、半導体集積回路１０の製造
歩留まりを向上させることができる。 【００２７】一方、どちらか一方だけが不良ワードであ
る場合、正常なメモリワードとリペアワードが１つずつ
無駄になる。しかし、これらのメモリワードやリペアワ
ードが半導体チップに占める面積の割合は、ヒューズ１
６や比較器１８に比べてほとんど無視できる程度であ
る。従って、これらのメモリワードやリペアワードが無
駄になるというデメリットよりも、１組のヒューズ１６
と比較器１８で２つの不良ワードを同時に救済できると
いうメリットの方が大きい。 【００２８】なお、メモリの容量や、そのワード数、ビ
ット幅は何ら限定されない。例えば、１ワードは１ビッ
トのメモリセルで構成されていてもよいし、複数ビット
のメモリセルで構成されていてもよい。また、同時に置
換するワード数も２ワードに限定されず、例えば４ワー
ド同時というように、２ワード以上、いくつの複数ワー
ドを同時に置換してもよいが、上記実施例のように、２
ワードないしは４ワード程度を同時に置換するのが現実
的である。 【００２９】また、上記実施例では、隣接するアドレス
に跨る２つのメモリワード１２ａ，１２ｂを指定するビ
ットとしてアドレス［０］を使用しているが、これも限
定されず、上記のように、同時に変換するワード数に応
じて、プリデコーダ１４ｂに入力するアドレスの本数を
変えればよいし、また、これらの同時に変換するワード
を指定するビットもアドレス［０］に限定されるのでは
なく、アドレスのうちのどのビットを使用してもよい。 【００３０】また、不良アドレスの記憶手段は、上記実
施例のヒューズに限定されず、例えばＥ2 ＰＲＯＭ等の
不揮発性メモリを使用することも可能である。また、不
良アドレスの記憶手段として、ヒューズや不揮発性メモ
リ以外のものを利用してもよい。なお、ヒューズであれ
ば、Ｅ2 ＰＲＯＭ用の製造プロセスを使わず、通常の製
造プロセスを使用して製造することができるため、製造
コストを安く抑えることができるというメリットがあ
る。 【００３１】また、比較器１８の具体的な回路構成は何
ら限定されず、同様の機能を果たす従来公知の構成のも
のがいずれも利用可能である。また、上記実施例では、
置換手段としてＡＮＤゲートを例示したが、これも限定
されず、同様の機能を果たす別の回路構成によっても実
現可能であることは言うまでもないことである。 【００３２】本発明の半導体集積回路は、基本的に以上
のようなものである。以上、本発明の半導体集積回路に
ついて詳細に説明したが、本発明は上記実施例に限定さ
れず、本発明の主旨を逸脱しない範囲において、種々の
改良や変更をしてもよいのはもちろんである。 【００３３】 【発明の効果】以上詳細に説明した様に、本発明の半導
体集積回路は、メモリに含まれるメモリワードを指定す
るために入力されたアドレスと不良アドレス記憶手段に
記憶された不良ワードのアドレスとを比較し、不良ワー
ドがアクセスされたことが検出された場合に、この不良
ワードを含む、隣接するアドレスに跨る複数のメモリワ
ードを同時にリペアワードと置換するように制御するよ
うにしたものである。これにより、本発明の半導体集積
回路によれば、隣接するアドレスに跨る複数の不良ワー
ドが存在する場合、１組の不良アドレス記憶手段と比較
器のみでこれら複数の不良ワードを救済することができ
るので、半導体チップの面積に占める冗長回路のオーバ
ーヘッドを削減し、効率よく不良ワードを救済すること
ができる。従って、冗長回路が占める半導体チップの面
積が削減された分だけ半導体集積回路をコストダウンで
きるし、言い換えると、半導体チップ上に搭載された冗
長回路により、従来では救済しきれなかった不良ワード
までも救済することができるようになるため、その分、
半導体集積回路の製造歩留まりを向上させることができ
る。
ドを救済するための冗長回路を備える半導体集積回路に
関するものである。 【０００２】 【従来の技術】メモリを搭載する半導体集積回路では、
メモリに含まれる多数のメモリワードの中に１つでも不
良ワードがあると、より正確には、１ワードが複数のメ
モリセルで構成される場合には、１ワードを構成する複
数のメモリセルの中に１つでも不良のメモリセルがある
と、この半導体集積回路そのものが不良品となる。この
ため、半導体集積回路には、従来より、メモリの不良ワ
ードを救済するための冗長回路が設けられている。 【０００３】上記冗長回路は、例えば不良ワードのアド
レスを記憶するヒューズと、メモリに含まれるメモリワ
ードを指定するために入力されたアドレスとヒューズに
記憶された不良ワードのアドレスとを比較する比較器
と、不良ワードの代わりに使用されるリペアワードと、
比較器によって不良ワードがアクセスされたことが検出
された場合に、この不良ワードをリペアワードと置換す
るように制御する置換手段とを備えている。 【０００４】冗長回路を備える半導体集積回路では、製
造後のテストで不良が存在するメモリワードが検出され
ると、この不良ワードのアドレスがヒューズに記憶され
る。実使用時には、比較器によって、メモリに含まれる
メモリワードを指定するために入力されたアドレスとヒ
ューズに記憶された不良ワードのアドレスとが比較さ
れ、不良ワードがアクセスされたことが検出された場合
には、置換手段によって不良ワードの代わりにリペアワ
ードがアクセスされるように制御される。 【０００５】このように、半導体集積回路において、メ
モリの不良ワードを救済するための冗長回路をあらかじ
め設けておき、不良ワードが存在する場合に、この不良
ワードをリペアワードと置換して使用するように制御す
ることにより、たとえメモリに不良ワードが存在する場
合であっても、不良ワードが存在しない場合と機能的に
同等に半導体集積回路を使用することが可能となり、そ
の製造歩留まりを向上させることができるというメリッ
トがある。 【０００６】 【発明が解決しようとする課題】ところで、メモリの故
障は、１つのメモリワードにだけ不良が存在する場合が
最も多く、不良が存在するメモリワードが複数点在する
場合は非常に少ない。次いで、隣接するアドレスに跨る
複数のメモリワードに不良が存在する場合が比較的多
い。これは、メモリの物理的なレイアウトにおいて、例
えば隣接するメモリワード同士が共通のコンタクトホー
ルを介してビット線に接続されるというように、隣接す
るメモリワード同士に密接な関係が存在するからであ
る。 【０００７】従来の冗長回路では、１つの不良ワードを
救済するために、前述のヒューズと比較器が１つずつ必
要であった。従って、隣接するアドレスに跨る２個のメ
モリワードに不良が存在する場合には、２組のヒューズ
と比較器が必要であった。 【０００８】半導体集積回路において、メモリは、製造
プロセスが年々微細化され、その集積度も年々上昇して
いる。しかし、ヒューズや比較器は、例えばヒューズの
場合にはレーザ等によって切断する処理を行う関係か
ら、製造プロセスが微細化されたからといって、メモリ
のように微細化することができない。従って、ヒューズ
の個数を極力削減しないと、半導体チップの面積に占め
るヒューズのオーバーヘッドが大きくなる。 【０００９】このため、前述のように、隣接するアドレ
スに跨る複数の不良ワードが存在する場合に、それぞれ
の不良ワードに対してヒューズと比較器を使用するのは
非常に非効率的であり、無駄が多いという問題があっ
た。前述のように、メモリの故障として、隣接するアド
レスに跨る複数の不良ワードが存在する場合が比較的多
いことから、これら隣接するアドレスに跨る複数の不良
ワードを効率よく救済することができる手法が求められ
ている。 【００１０】従って、本発明の目的は、前記従来技術に
基づく問題点を解消し、隣接するアドレスに跨る複数の
不良ワードを効率よく救済することができる半導体集積
回路を提供することにある。 【００１１】 【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数のメモリワードを含むメモリと、こ
のメモリの不良ワードを救済するための冗長回路とを備
える半導体集積回路であって、前記冗長回路は、前記不
良ワードのアドレスを記憶する不良アドレス記憶手段
と、前記メモリに含まれるメモリワードを指定するため
に入力されたアドレスと前記不良アドレス記憶手段に記
憶された不良ワードのアドレスとを比較し、前記不良ワ
ードがアクセスされたかどうかを検出する比較器と、前
記不良ワードの代わりに使用されるリペアワードと、前
記比較器によって、前記不良ワードがアクセスされたこ
とが検出された場合に、この不良ワードを含む、隣接す
るアドレスに跨る複数のメモリワードを同時に前記リペ
アワードと置換するように制御する置換手段とを備える
ことを特徴とする半導体集積回路を提供するものであ
る。 【００１２】 【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体集積回路を詳細に説明
する。 【００１３】図１は、本発明の半導体集積回路の一実施
例の構成概念図である。同図に示す半導体集積回路１０
は、メモリと、このメモリの不良ワードを救済するため
の冗長回路とを備えるものである。 【００１４】メモリは、（ｍ＋１）ビットのアドレス
［ｍ：０］に対応する２m+1 個のメモリワードと、２つ
のプリデコーダ１４ａ，１４ｂとを備えている。なお、
本実施例では、説明を簡単にするために、隣接するアド
レスに跨る２つのメモリワード１２ａ，１２ｂだけを示
してある。メモリワード１２ａ，１２ｂは、アドレス
［ｍ：１］で指定される２m 個のメモリグループのうち
の１つのメモリグループに含まれる２つのメモリワード
を表す。 【００１５】プリデコーダ１４ａは、アドレス［ｍ：
１］に対応するメモリグループを指定するためのデコー
ド信号（図示省略）を出力する。本実施例では、プリデ
コーダ１４ａにより、メモリワード１２ａ、１２ｂが含
まれるメモリグループが指定されるものとする。プリデ
コーダ１４ｂは、アドレス［０］をデコードし、プリデ
コーダ１４ａによって指定されるメモリグループに含ま
れる２つのメモリワード１２ａ，１２ｂを指定するデコ
ード信号ｒｐ１，ｒｐ０を出力する。 【００１６】一方、冗長回路は、不良アドレス記憶手段
であるヒューズ１６と、メモリに含まれるメモリワード
を指定するために入力されたアドレスとヒューズ１６に
記憶された不良ワードのアドレスとを比較し、不良ワー
ドがアクセスされたかどうかを検出する比較器１８と、
不良ワードの代わりに使用されるリペアワード２０ａ，
２０ｂと、置換手段であるＡＮＤゲート２２ａ，２２
ｂ，２２ｃ，２２ｄとを備えている。 【００１７】ここで、ヒューズ１６は、半導体集積回路
１０の製造後のテストにおいて、不良の存在するメモリ
ワードが検出された場合に、レーザ等により必要に応じ
て切断され、不良ワードのアドレスが記憶される。本実
施例の場合、メモリワード１２ａ，１２ｂの内の一方、
もしくは両方が不良ワードである場合、ヒューズ１６に
は、これら両方のメモリワード１２ａ，１２ｂを指定す
る上位側のｍビットのアドレス［ｍ：１］がフェールア
ドレス［ｍ：１］として記憶される。 【００１８】比較器１８には、上記ヒューズ１６から出
力されるｍビットのフェールアドレス［ｍ：１］と、メ
モリに含まれるメモリワードを指定するために入力され
た（ｍ＋１）ビットのアドレス［ｍ：０］の内の上位側
のｍビットのアドレス［ｍ：１］とが入力され、比較器
１８からは、この両者の比較結果である信号ｅｎが出力
される。本実施例では、信号ｅｎ＝‘１’の場合、両者
が一致したことを意味し、信号ｅｎ＝‘０’の場合には
不一致であることを意味する。 【００１９】ＡＮＤゲート２２ａ，２２ｂ，２２ｃ，２
２ｄは、比較器１８によって、不良ワードがアクセスさ
れたことが検出された場合、すなわち信号ｅｎ＝‘１’
の場合に、この不良ワードを含む、隣接するアドレスに
跨る２つのメモリワード１２ａ，１２ｂを同時にリペア
ワード２０ａ，２０ｂと置換するように制御する。な
お、不良ワード以外の正常なメモリワードがアクセスさ
れたことが検出された場合、すなわち信号ｅｎ＝‘０’
の場合、上記置換動作は行われない。 【００２０】ＡＮＤゲート２２ａ，２２ｂの一方の入力
端子およびＡＮＤゲート２２ｃ，２２ｄの一方の反転入
力端子には、上記比較器１８から出力される信号ｅｎが
共通に入力されている。また、ＡＮＤゲート２２ａ，２
２ｃの他方の入力端子には、プリデコーダ１４ｂから出
力されるデコード信号ｒｐ１が共通に入力され、ＡＮＤ
ゲート２２ｂ、２２ｄの他方の入力端子には、同デコー
ド信号ｒｐ０が共通に入力されている。 【００２１】図１に示す半導体集積回路１０において、
メモリワード１２ａ，１２ｂ共に不良ワードではない場
合、メモリワード１２ａ，１２ｂのどちらかを指定する
アドレス［ｍ：０］が入力されると、比較器１８の出力
信号ｅｎ＝‘０’となる。 【００２２】この場合、ＡＮＤゲート２２ａ，２２ｂの
出力信号は共にローレベルとなり、リペアワード２０
ａ，２０ｂは使用されない。また、ＡＮＤゲート２２
ｃ，２２ｄの出力信号は、それぞれデコード信号ｒｐ
１，ｒｐ０となる。すなわち、プリデコーダ１４ｂによ
り、アドレス［０］の状態に応じて、プリデコーダ１４
ａによって指定されるメモリグループに含まれるメモリ
ワード１２ａ，１２ｂのうちの一方が指定される。 【００２３】これに対し、例えばメモリワード１２ａ，
１２ｂの内の一方もしくは両方が不良ワードである場
合、メモリワード１２ａ，１２ｂのどちらかを指定する
アドレス［ｍ：０］が入力されると、比較器１８の出力
信号ｅｎ＝‘１’となる。 【００２４】この場合、ＡＮＤゲート２２ｃ，２２ｄの
出力信号は共にローレベルとなり、メモリに含まれるメ
モリワード１２ａ，１２ｂは使用されない。また、ＡＮ
Ｄゲート２２ａ，２２ｂの出力信号は、それぞれデコー
ド信号ｒｐ１，ｒｐ０となる。すなわち、プリデコーダ
１４ｂにより、アドレス［０］の状態に応じて、メモリ
ワード１２ａ，１２ｂに対応して設けられたリペアワー
ド２０ａ，２０ｂのうちの一方が選択される。 【００２５】このように、本発明の半導体集積回路１０
では、隣接するアドレスに跨る２つのメモリワード１２
ａ，１２ｂの内の一方、もしくは両方が不良ワードであ
る場合、これら２つのメモリワード１２ａ，１２ｂが同
時にリペアワード２０ａ，２０ｂに置換される。 【００２６】ここで、メモリワード１２ａ，１２ｂの両
方共に不良ワードである場合、１組のヒューズ１６と比
較器１８でこれら両方の不良ワードを同時に救済できる
ため、半導体チップの面積に占める冗長回路の割合を低
減することができ、その分、半導体集積回路１０のコス
トダウンできる。また、従来では、ヒューズ１６や比較
器１８の個数の制限から救済しきれなかった不良ワード
も救済可能となり、その分、半導体集積回路１０の製造
歩留まりを向上させることができる。 【００２７】一方、どちらか一方だけが不良ワードであ
る場合、正常なメモリワードとリペアワードが１つずつ
無駄になる。しかし、これらのメモリワードやリペアワ
ードが半導体チップに占める面積の割合は、ヒューズ１
６や比較器１８に比べてほとんど無視できる程度であ
る。従って、これらのメモリワードやリペアワードが無
駄になるというデメリットよりも、１組のヒューズ１６
と比較器１８で２つの不良ワードを同時に救済できると
いうメリットの方が大きい。 【００２８】なお、メモリの容量や、そのワード数、ビ
ット幅は何ら限定されない。例えば、１ワードは１ビッ
トのメモリセルで構成されていてもよいし、複数ビット
のメモリセルで構成されていてもよい。また、同時に置
換するワード数も２ワードに限定されず、例えば４ワー
ド同時というように、２ワード以上、いくつの複数ワー
ドを同時に置換してもよいが、上記実施例のように、２
ワードないしは４ワード程度を同時に置換するのが現実
的である。 【００２９】また、上記実施例では、隣接するアドレス
に跨る２つのメモリワード１２ａ，１２ｂを指定するビ
ットとしてアドレス［０］を使用しているが、これも限
定されず、上記のように、同時に変換するワード数に応
じて、プリデコーダ１４ｂに入力するアドレスの本数を
変えればよいし、また、これらの同時に変換するワード
を指定するビットもアドレス［０］に限定されるのでは
なく、アドレスのうちのどのビットを使用してもよい。 【００３０】また、不良アドレスの記憶手段は、上記実
施例のヒューズに限定されず、例えばＥ2 ＰＲＯＭ等の
不揮発性メモリを使用することも可能である。また、不
良アドレスの記憶手段として、ヒューズや不揮発性メモ
リ以外のものを利用してもよい。なお、ヒューズであれ
ば、Ｅ2 ＰＲＯＭ用の製造プロセスを使わず、通常の製
造プロセスを使用して製造することができるため、製造
コストを安く抑えることができるというメリットがあ
る。 【００３１】また、比較器１８の具体的な回路構成は何
ら限定されず、同様の機能を果たす従来公知の構成のも
のがいずれも利用可能である。また、上記実施例では、
置換手段としてＡＮＤゲートを例示したが、これも限定
されず、同様の機能を果たす別の回路構成によっても実
現可能であることは言うまでもないことである。 【００３２】本発明の半導体集積回路は、基本的に以上
のようなものである。以上、本発明の半導体集積回路に
ついて詳細に説明したが、本発明は上記実施例に限定さ
れず、本発明の主旨を逸脱しない範囲において、種々の
改良や変更をしてもよいのはもちろんである。 【００３３】 【発明の効果】以上詳細に説明した様に、本発明の半導
体集積回路は、メモリに含まれるメモリワードを指定す
るために入力されたアドレスと不良アドレス記憶手段に
記憶された不良ワードのアドレスとを比較し、不良ワー
ドがアクセスされたことが検出された場合に、この不良
ワードを含む、隣接するアドレスに跨る複数のメモリワ
ードを同時にリペアワードと置換するように制御するよ
うにしたものである。これにより、本発明の半導体集積
回路によれば、隣接するアドレスに跨る複数の不良ワー
ドが存在する場合、１組の不良アドレス記憶手段と比較
器のみでこれら複数の不良ワードを救済することができ
るので、半導体チップの面積に占める冗長回路のオーバ
ーヘッドを削減し、効率よく不良ワードを救済すること
ができる。従って、冗長回路が占める半導体チップの面
積が削減された分だけ半導体集積回路をコストダウンで
きるし、言い換えると、半導体チップ上に搭載された冗
長回路により、従来では救済しきれなかった不良ワード
までも救済することができるようになるため、その分、
半導体集積回路の製造歩留まりを向上させることができ
る。
【図面の簡単な説明】
【図１】 本発明の半導体集積回路の一実施例の構成概
念図である。 【符号の説明】 １０ 半導体集積回路 １２ａ，１２ｂ メモリワード １４ａ，１４ｂ プリデコーダ １６ ヒューズ １８ 比較器 ２０ａ，２０ｂ リペアセル ２２ａ，２２ｂ，２２ｃ，２２ｄ ＡＮＤゲート
念図である。 【符号の説明】 １０ 半導体集積回路 １２ａ，１２ｂ メモリワード １４ａ，１４ｂ プリデコーダ １６ ヒューズ １８ 比較器 ２０ａ，２０ｂ リペアセル ２２ａ，２２ｂ，２２ｃ，２２ｄ ＡＮＤゲート
Claims (1)
- 【特許請求の範囲】 【請求項１】複数のメモリワードを含むメモリと、この
メモリの不良ワードを救済するための冗長回路とを備え
る半導体集積回路であって、 前記冗長回路は、前記不良ワードのアドレスを記憶する
不良アドレス記憶手段と、前記メモリに含まれるメモリ
ワードを指定するために入力されたアドレスと前記不良
アドレス記憶手段に記憶された不良ワードのアドレスと
を比較し、前記不良ワードがアクセスされたかどうかを
検出する比較器と、前記不良ワードの代わりに使用され
るリペアワードと、前記比較器によって、前記不良ワー
ドがアクセスされたことが検出された場合に、この不良
ワードを含む、隣接するアドレスに跨る複数のメモリワ
ードを同時に前記リペアワードと置換するように制御す
る置換手段とを備えることを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002090553A JP2003288794A (ja) | 2002-03-28 | 2002-03-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002090553A JP2003288794A (ja) | 2002-03-28 | 2002-03-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003288794A true JP2003288794A (ja) | 2003-10-10 |
Family
ID=29235848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002090553A Pending JP2003288794A (ja) | 2002-03-28 | 2002-03-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003288794A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005006345A1 (ja) * | 2003-07-15 | 2006-10-26 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| KR20180066380A (ko) * | 2016-12-08 | 2018-06-19 | 삼성전자주식회사 | 가상 페일 생성기를 포함하는 메모리 장치 및 그것의 메모리 셀 리페어 방법 |
| US10529395B2 (en) | 2012-04-10 | 2020-01-07 | Samsung Electronics Co., Ltd. | Memory system for access concentration decrease management and access concentration decrease method |
-
2002
- 2002-03-28 JP JP2002090553A patent/JP2003288794A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005006345A1 (ja) * | 2003-07-15 | 2006-10-26 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| JP4758229B2 (ja) * | 2003-07-15 | 2011-08-24 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| US10529395B2 (en) | 2012-04-10 | 2020-01-07 | Samsung Electronics Co., Ltd. | Memory system for access concentration decrease management and access concentration decrease method |
| US11024352B2 (en) | 2012-04-10 | 2021-06-01 | Samsung Electronics Co., Ltd. | Memory system for access concentration decrease management and access concentration decrease method |
| US11817174B2 (en) | 2012-04-10 | 2023-11-14 | Samsung Electronics Co., Ltd. | Memory system for access concentration decrease management and access concentration decrease method |
| KR20180066380A (ko) * | 2016-12-08 | 2018-06-19 | 삼성전자주식회사 | 가상 페일 생성기를 포함하는 메모리 장치 및 그것의 메모리 셀 리페어 방법 |
| KR102650154B1 (ko) * | 2016-12-08 | 2024-03-22 | 삼성전자주식회사 | 가상 페일 생성기를 포함하는 메모리 장치 및 그것의 메모리 셀 리페어 방법 |
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