JPH06203594A

JPH06203594A - 半導体記憶装置

Info

Publication number: JPH06203594A
Application number: JP24524593A
Authority: JP
Inventors: Hirohiko Mochizuki; 裕彦望月; Yoshihiro Takemae; 義博竹前; Yukinori Kodama; 幸徳児玉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-10-01
Filing date: 1993-09-30
Publication date: 1994-07-22

Abstract

(57)【要約】【目的】本発明は冗長機能を有する半導体記憶装置に
関し、冗長メモリ部分に不良箇所が発生しても置き換え
る不良箇所の位置を記憶するＲＯＭを増加させることな
しに効率的に不良救済が行える半導体記憶装置の提供を
目的とする。【構成】メモリセルを有する通常メモリ部分１と、通
常メモリ部分１の複数個分の不良箇所を置き換え可能な
冗長メモリ部分２と、置き換える不良箇所の位置を記憶
する置換位置記憶手段３とを備え、置換位置記憶手段３
に記憶された不良箇所の位置が選択された時に、冗長メ
モリ部分２が選択される半導体記憶装置において、冗長
メモリ部分２が置き換え可能な不良箇所の個数は置換位
置記憶手段３が記憶可能な不良箇所の位置の個数より小
さく、置換位置記憶手段３に記憶された不良箇所を置き
換える冗長メモリ部分２内の置き換え単位をどれでも任
意に設定できる選択手段４を備えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は歩留り向上のために冗長
メモリを有し、チップ内に不良があった場合に不良箇所
を冗長メモリに置き換える半導体記憶装置に関し、特に
冗長メモリに不良箇所があった場合にも置き換える位置
を記憶するＲＯＭを大きくすることなしに効率よく救済
可能にした半導体記憶装置に関する。

【０００２】

【従来の技術】近年半導体記憶装置（以下メモリと称す
る。）の記憶容量は益々増大しており、メモリを構成す
るセルの個数も膨大になっている。そのためセルの一部
に不良が発生し、そのメモリが不良になる確率も高くな
るという問題がある。そこで通常のメモリセル（ノーマ
ルセル）とは別の冗長メモリセルを設け、ノーマルセル
内に不良があった場合に不良箇所を冗長メモリセルに置
き換えることで歩留りを向上させることが行われてい
る。

【０００３】図１３は冗長メモリを有する半導体メモリ
の従来例を示す図であり、スタテックＲＡＭの例であ
る。図において、参照番号５１は通常のメモリセルが配
列された部分（ノーマルセルアレイ）であり、５２は冗
長メモリセルが配列された部分（冗長セルアレイ）であ
る。冗長メモリセルへの置き換えは、メモリセルアレイ
の行又は列単位で行うのが一般的である。ここでは２列
分のビット列が冗長メモリセルとして設けられており、
列単位で冗長（コラム冗長）を行うものとして説明を行
う。

【０００４】５３は行デコーダであり、アドレス信号の
うちの行アドレス部分をデコードしてノーマルセルアレ
イ５１と冗長セルアレイ５２に行選択信号を印加する。
５４は列デコーダであり、アドレス信号のうちの列アド
レス部分をデコードしてコラム選択信号を出力する。５
５は負荷トランジスタ列である。５６はメモリセルアレ
イの選択されたビット線対を後段のセンスアンプ５０１
に接続するスイッチ列であり、列デコーダ５４からの列
選択信号に従ってビット線対を接続する。５７は冗長セ
ルアレイ５２のスイッチ列であり、冗長セルアレイのビ
ット列分設けられている。５０１はセンスアンプであ
り、５０２は出力バッファである。５８は第１ＲＯＭで
あり、５９は第１比較回路であり、６０は第２ＲＯＭで
あり、６１は第２比較回路である。第１ＲＯＭは冗長セ
ルアレイの第１列目と置き換える第１不良箇所を記憶す
るＲＯＭであり、ノーマルセルアレイ５１内の不良箇所
を含むビット列がアクセスされた時に、第１比較回路５
９から一致信号が出力され、列デコーダ５４からスイッ
チ列５６への列選択信号の出力を停止させ、冗長セルア
レイ用のスイッチ列５７の対応するスイッチを接続す
る。同様に第２ＲＯＭは冗長セルアレイの第２列目と置
き換える第２不良箇所を記憶するＲＯＭであり、ノーマ
ルセルアレイ５１内の不良箇所を含むビット列がアクセ
スされた時に、第２比較回路６１から一致信号が出力さ
れ、列デコーダ５４からスイッチ列５６への列選択信号
の出力を停止させ、冗長セルアレイ用のスイッチ列５７
の対応するスイッチを接続する。

【０００５】不良箇所の置き換えは、メモリが完成した
段階でメモリセル内の各セルを検査して不良箇所を発見
し、ＲＯＭにその位置、すなわち不良箇所を含むビット
列の位置を記録する。従って、図１３の例であれば、２
か所のビット列まで置き換え可能である。図１３の回路
では、冗長セルアレイへのアクセスはＲＯＭに置き換え
るビット列の位置を記憶したあとで初めて可能になるた
め、ＲＯＭに置き換えるビット列の位置を記憶したあと
で冗長セルアレイ部分が正常に動作するかが検査され
る。

【０００６】しかしこのような検査を再度行うのは煩雑
であるため、ノーマルセルアレイ部分の検査時に冗長セ
ルアレイ部分の検査も同時に行うことがある。図１４は
そのような検査を可能にした従来例の構成を示す図であ
る。図１３と比較して明らかなように、図１４の回路は
更に比較回路７１に入力するＲＯＭ７０の出力を切り換
えるマルチプレクサ７２と切り換えるデータを保持する
レジスタ７３とが追加されている。

【０００７】ノーマルセルアレイ部分の検査時には従来
と同様の検査方法で検査を行って不良箇所を発見し、冗
長セルアレイ部分を検査する時にはレジスタ７３に適当
なアドレスを書き込んだ上でマルチプレクサ７２に切り
換え信号を与えてレジスタ７３に書き込んだアドレスが
比較回路７１に入力されるようにする。そしてアドレス
バッファ６３にレジスタ７３に記憶したアドレスと同様
のアドレスを入力する。両方のアドレスが一致するため
列デコーダ６５からの列選択信号は停止され、冗長メモ
リセル６２が選択される。これにより冗長メモリセル６
２の検査が行われる。もし冗長メモリセル６２のビット
列に不良箇所が発見された時には、そのビット列を避け
て置き換えを行う。

【０００８】上記のように、置き換える列を記憶するに
はＲＯＭが使用されるが、このＲＯＭには通常ポリシリ
コンのヒューズを用いた回路が使用される。レーザ等で
ヒューズが切断されているか否かで情報が記憶される。
また図には示していないが、ＲＯＭには一般に冗長メモ
リセルを使用するか否かの情報を記憶する部分があり、
ヒューズを切断することによって冗長メモリセルを使用
することを示すのが一般的である。

【０００９】また近年メモリ素子の大規模化に伴ってメ
モリセルを複数のブロックに分割して構成することが行
われているが、この場合には冗長メモリセルは各ブロッ
ク毎に設けられ、各ブロック毎に不良箇所を含むビット
列の冗長メモリセルへの置き換えを行うのが一般的であ
る。また後述するように、各ブロック毎に同一ビット列
数の冗長メモリセルを設け、置き換えるビット列を記憶
するＲＯＭは各ブロックの冗長メモリセルのビット列に
対応した分だけ設ける。そして、あるブロックのメモリ
セルに不良箇所があった場合には、そのビット列の位置
を記憶し、各ブロックのそのビット列のメモリセルがア
クセスされた時には、すべて冗長メモリセルが選択され
るようにすることもある。すなわち、その不良箇所を含
むビット列に対応する他のブロックのビット列のメモリ
セルに不良箇所があるかないにかかわらず他のブロック
のビット列は置き換えられる。

【００１０】

【発明が解決しようとする課題】いずれにしろ、従来の
メモリ素子では、不良箇所を置き換える冗長メモリセル
の置き換え単位の個数、すなわち図１３及び図１４では
ビット列の個数と、冗長するビット列の位置を記憶する
ＲＯＭの個数とが一致しており、冗長メモリセルの各ビ
ット列と各ＲＯＭとが一対一に対応していた。上記の複
数のブロックで構成されるメモリにおいて、置き換える
ビット列を記憶するＲＯＭを共通化し、各ブロックの冗
長メモリのビット列への置き換えを同時に行うようにし
た場合でも、各ブロックの冗長メモリのビット列の個数
と、冗長するビット列の位置を記憶するＲＯＭの個数と
は一致しており、各ブロックの冗長メモリの各ビット列
と各ＲＯＭは１対１に対応していた。

【００１１】一般的に不良箇所の位置を記憶するＲＯＭ
は、レーザ等で設定値に応じて切断する必要があるた
め、そのパターンは大きく断線等の不良はほとんど発生
しない。これに対して、冗長メモリセルは通常のメモリ
セルと同じものであり、通常のメモリセルと同様に不良
が発生する。メモリ素子の大規模化に伴って通常のメモ
リセルで発生する不良の個数も増大する傾向にあり、冗
長メモリセルのビット列の個数も増大している。そのた
め冗長メモリセルで不良が発生することも起きている。

【００１２】冗長メモリセルで不良が発生することも考
慮した場合、その分だけ冗長メモリセルのビット列の個
数を増加させる必要があるが、それに応じてＲＯＭの個
数も増加させる必要がある。しかし上記のようにＲＯＭ
のパターンは大きく、その分だけＲＯＭの面積が増加す
ることになる。メモリ等の半導体記憶装置では高集積化
が求められており、ＲＯＭのパターンが増大することは
高集積化の点から好ましくない。

【００１３】また前述のように全体を複数のブロックで
構成し、各ブロック毎に冗長メモリセルを設けて不良箇
所を救済する場合、一つのブロックに多くの不良が発生
した時には、たとえ他のブロックでの不良発生が少なく
てもその半導体装置は不良品になる。そのため不良救済
を充分に行うためには、各ブロック毎に多数の冗長メモ
リセルとＲＯＭを設ける必要があり、それに応じてＲＯ
Ｍの個数も増加させる必要があり、高集積化の妨げにな
っている。しかも不良箇所が１ブロックに集中した場合
には、他のブロックのＲＯＭは使用されておらず、効率
よく使用されていない。

【００１４】本発明は、上記問題点に鑑みてなされたも
のであり、不良救済の効率を損なうことなしに、冗長に
必要な部分の占める面積を低減し、より一層の高集積化
を可能にすることを目的とする。

【００１５】

【課題を解決するための手段】図１は本発明の原理構成
図である。本発明の半導体記憶装置は、通常の半導体記
憶装置と同様に、メモリセルを有する通常メモリ部分１
と、この通常メモリ部分１の不良箇所を所定の置き換え
単位で複数単位分置き換え可能な冗長メモリ部分２と、
置き換える単位の位置を記憶する置換位置記憶手段３と
を備え、この置換位置記憶手段３に記憶された置き換え
単位内のメモリセルが選択された時に、冗長メモリ部分
２が選択される。そして、上記目的を達成するため、冗
長メモリ部分２が置き換え可能な置き換え単位の個数
は、置換位置記憶手段３が記憶可能な置き換え単位の個
数より大きく、置換位置記憶手段３に記憶された置き換
え単位内のメモリセルが選択された時に冗長メモリ部分
２の任意の置き換え単位が選択されるように設定する選
択手段４を備えることを特徴とする。

【００１６】なお、図１において、参照番号１１は通常
メモリセルアレイを、５は行デコーダ、列デコーダ、ス
イッチ列及びドライバを合わせた部分を、１３はアドレ
スバッファを、６−１、６−２、…、６−ｍは冗長メモ
リセルアレイを示す。７−１、７−２、…、７−ｍは、
列（コラム）冗長を行う場合には冗長メモリセルアレイ
の列スイッチを、又行（ロウ）冗長を行う場合には冗長
メモリセルアレイの行ドライバを示し、３−１、３−
２、…、３−ｎはそれぞれ置き換える単位の位置を記憶
する置換位置記憶手段を示す。ｍはｎよりも大きい。

【００１７】また本発明の別の態様の半導体記憶装置
は、全体が複数のメモリブロックに分割され、各メモリ
ブロックはメモリセルを有する通常メモリ部分とこの通
常メモリ部分の不良箇所を所定の置き換え単位で複数単
位分置き換え可能な冗長メモリ部分とをそれぞれ備えて
いる。そして、冗長メモリ部分が置き換え可能な置き換
え単位の合計個数より小さな個数の置き換え単位の位置
を記憶可能な置換位置記憶手段と、置換位置記憶手段に
記憶された置き換え単位内のメモリセルが選択された時
に冗長メモリ部分の任意置き換え単位が選択されるよう
に設定する選択手段を備えることを特徴とする。

【００１８】

【作用】従来の冗長メモリを有する半導体記憶装置で
は、冗長メモリの置き換え単位と置換位置記憶手段の置
き換え位置を記憶する各記憶単位は１対１に対応してい
る。そのため、冗長メモリに不良箇所があると、その不
良箇所の冗長メモリの置き換え単位に対応する置換位置
記憶手段の記憶単位は、使用されないことになる。その
ため、冗長メモリ部分に不良が発生した場合を想定して
冗長メモリ部分に余分な置き換え単位を設けた場合に
は、余分に設けた置き換え単位に対応して別に置換位置
記憶手段の記憶単位を設ける必要があり、その分置換位
置記憶手段の面積が大きくなっていた。

【００１９】これに対して、本発明の半導体記憶装置で
は、選択手段４を備けて、置換位置記憶手段３に記憶さ
れた置き換え単位の位置に応じて置き換えられる冗長メ
モリ部分２内の置き換え単位を任意に選択できるように
している。これにより、冗長メモリ部分２に不良が発生
した場合を想定して冗長メモリ部分２に余分な置き換え
単位を設けても、不良が発生した冗長メモリ部分２の置
き換え単位を避けて置き換えることが可能になり、置換
位置記憶手段３の容量、すなわちＲＯＭの面積を増加さ
せる必要はない。

【００２０】また本発明の別の態様の半導体記憶装置で
は、置換位置記憶手段を共通に設け、更に選択手段を設
けて、置換位置記憶手段に記憶された不良箇所の位置に
応じて置き換える冗長メモリ部分内のメモリセルをブロ
ックわたって任意に選択できるようにしている。従っ
て、この態様の半導体記憶装置でも、不良が発生した冗
長メモリ部分の置き換え単位を避けて置き換えることが
可能になる。

【００２１】

【実施例】以下添付図面を用いて本発明の実施例を詳細
に説明する。本発明は、すべての半導体記憶素子（メモ
リ）に適用可能であるが、ここでは、スタティックＲＡ
Ｍ（ＳＲＡＭ）に適用した例を説明する。図２は本発明
をＳＲＡＭに適用した第一実施例の構成を示す図であ
る。本実施例では、不良箇所の冗長メモリ部分への置き
換えはビット列単位に行われる。

【００２２】図において、参照番号１１は図１３に示し
たのと同様の通常のメモリセル部分（ノーマルメモリセ
ル）であり、１２は冗長メモリセル部分であり、ここで
は３ビット列分のメモリセルが冗長メモリセルとして設
けられている。１３はアドレスバッファである。１４は
行デコーダであり、アドレスバッファ１３からの上位の
アドレス信号をデコードしてノーマルメモリセル１１及
び冗長メモリセル１２のワード線を選択的に活性化す
る。ワード線はノーマルメモリセル１１と冗長メモリセ
ル１２で共通に設けられている。１５は列デコーダであ
り、アドレスバッファ１３からの下位のアドレス信号を
デコードしてスイッチ列１６に印加する。スイッチ列１
６はノーマルメモリセル１１のビット線対とセンスアン
プ１８との間に接続されたスイッチの列であり、列デコ
ーダ１５からの信号に応じて選択的に接続される。選択
されたワード線とビット線対に接続されたメモリセルが
アクセスされる。１７は冗長メモリセル１２のビット線
対とセンスアンプ１８との間に接続されたスイッチの列
である。１８はセンスアンプである。

【００２３】２１と２２はノーマルメモリセル１１内の
不良箇所の位置を記憶する第１ＲＯＭ及び第２ＲＯＭで
あり、本実施例ではビット線対単位で置き換えを行うた
め、ビット線対の位置を示す下位のアドレスのみを記憶
すればよい。各ＲＯＭは置き換えるビット線対の位置を
１個のみ記憶するため、ここでは置き換えるビット線対
の位置を２個まで記憶できる。２３と２４は下位のアド
レス信号と第１ＲＯＭ２１と第２ＲＯＭ２２に記憶され
たアドレスとが一致するかを判定する比較回路であり、
一致した時には置き換えを指示する信号を出力する。２
５は置き換えるメモリセルがアクセスされた時に、比較
回路２３と２４から出力される信号に応じて列デコーダ
１５からの列選択信号の出力を停止させるＮＯＲゲート
であり、ノーマルメモリセル１１のビット線対をセルス
アンプ１８から切り離す。このＮＯＲゲート２５には後
述する冗長メモリセル１２を検査する時の指示信号も入
力される。

【００２４】２６は第１ＲＯＭ及び第２ＲＯＭに記憶さ
れた不良箇所を冗長メモリセル１２のどのビット線対と
置き換えるかを選択するセレクタＲＯＭであり、２７は
マルチプレクサである。図３は、行（ロウ）アドレス信
号ＲＡ０、ＲＡ１、…、ＲＡｉをデコードして、行選択
信号を生成する行デコーダを構成する回路の一部であ
り、このような回路がビット行数分存在する。行アドレ
ス信号ＲＡ０、ＲＡ１、…、ＲＡｊがすべて「高（Ｈｉ
ｇｈ）」状態の時に、行選択信号が「高」状態になり、
対応するワード線が選択される。他の行デコーダ部分に
は、対応するワード線の位置に応じて、行アドレス信号
ＲＡ０、ＲＡ１、…、ＲＡｉの一部又は全部が反転して
入力され、アドレス信号に対応したワード線が選択され
る。行選択信号はドライバを介してワード線に印加され
る。このような行デコーダの構成は広く知られているの
で、これ以上の詳しい説明は省略する。

【００２５】図４は、列（コラム）アドレス信号ＣＡ
０、ＣＡ１、…、ＣＡｊをデコードして、各ビット列の
選択スイッチを駆動する列選択信号を生成する列デコー
ダを構成する回路の一部であり、このような回路がビッ
ト列数分存在する。列アドレス信号ＣＡ０、ＣＡ１、
…、ＣＡｊがすべて「高（Ｈｉｇｈ）」状態の時に、列
選択信号が「高」状態になり、対応するビット線のスイ
ッチが選択される。他の列デコーダ部分には、対応する
ビット線の位置に応じて、列アドレス信号ＣＡ０、ＣＡ
１、…、ＣＡｊの一部又は全部が反転して入力され、ア
ドレス信号に対応したビット線が選択される。図示のよ
うに、比較回路から出力される冗長一致信号が入力され
ており、冗長一致信号が「高」状態、すなわち、冗長Ｒ
ＯＭに記憶した列アドレス信号と同一のアドレス信号が
入力された時には、列選択信号は「低」状態になり、ノ
ーマルメモリセル１１のいずれのビット列も選択されな
い。

【００２６】スイッチ列１６、１７は、図１３に示した
ものと同様の構成を有する。センスアンプ１８は従来の
ものと同様の構成を有するので、説明は省略する。図５
は、第１冗長ＲＯＭ２１と第１比較回路２３の構成を示
す図であり、第２冗長ＲＯＭ２２と第２比較回路２４も
同様の構成を有する。図５において、２１１−１、２１
１−２、…、２１１−ｊは置き換えるビット列の列アド
レスを記憶する回路であり、それぞれ列アドレスの各ビ
ットに対応する。各回路のヒューズが切断されているか
どうかでアドレスが記憶される。図中の信号ＪＦＰは、
アドレス遷移信号や書き込み／読出信号に応じて、メモ
リの内部回路で生成される短い正のパルスであり、この
信号ＪＦＰにより、ヒューズの状態に応じた出力が得ら
れる。従来、ヒューズの状態に応じた出力を得るために
は、ヒューズと抵抗を電源端子間に直列に接続する構成
が知られているが、トランジスタ２１３にこのような信
号ＪＦＰを印加する構成を用いることにより、消費電力
が低減できる。

【００２７】２１５は、この冗長ＲＯＭを使用している
かどうかを設定するための回路であり、冗長ＲＯＭを使
用する場合には、ヒューズ２１６を切断する。２３１−
１、２３１−２、…、２３１−ｊは、記憶された列アド
レスと入力される列アドレスが一致するかを、ビット毎
に比較する比較器である。２３１は、各比較器の出力が
入力されるＮＡＮＤゲートであり、記憶された列アドレ
スと入力される列アドレスのすべてのビットが一致し、
且つヒューズ２１６が切断されている時に冗長アドレス
一致信号が「高」状態になる。この冗長アドレス一致信
号は、図２のＮＯＲゲート２５で第２冗長ＲＯＭ２２と
第２比較回路２４による冗長アドレス一致信号と論理和
をとられて冗長一致信号になり、前述のように、列デコ
ーダ１５に入力される。ＮＯＲゲート２５には、冗長部
テスト信号も入力されるが、これについては後述する。

【００２８】図６はセレクタＲＯＭ２６の構成を示す図
である。図６に示すように、各比較回路の出力は３個の
ヒューズを介して信号線Ｗ１、Ｗ２及びＷ３に接続され
ている。信号線Ｗ１、Ｗ２及びＷ３は、マルチプレクサ
２７を介して、冗長部のスイッチ列１７の各スイッチに
接続されている。３個の組の内の１個のヒューズを残し
て他のヒューズをレーザ等で切断することにより、比較
回路と冗長部の各スイッチを１対１に対応させることが
可能になる。

【００２９】マルチプレクサ２７は、冗長部のメモリセ
ルに不良箇所がないか調べる時に、外部から加えるテス
ト時冗長部選択信号が冗長部のスイッチ列１７の各スイ
ッチに印加されるように切り換えるためのものであり、
２個の入力の内の１個を選択するスイッチ３個で構成さ
れる。次に、不良箇所を救済する手順について説明す
る。

【００３０】まず通常の方法でノーマルメモリセル１１
内の不良箇所を検出する。もし不良箇所がなければ置き
換えを行わず、不良箇所が３ビット線対以上であれば不
良救済は不可能なのでそのメモリ素子は廃棄される。そ
れ以外の場合には冗長メモリセル１２内に不良箇所があ
るかを検出する。この検出を行うには、まず冗長部テス
ト信号をＮＯＲゲート２５に入力し、テスト時冗長部選
択信号として、冗長メモリセルの第１列目を選択する信
号を印加する。これにより列デコーダ１５からの列選択
信号の出力が停止され、ノーマルメモリセル１１のビッ
ト線対はセンスアンプ１８から切り離される。冗長部テ
スト信号は同時にマルチプレクサ２７に入力させる。こ
れによりマルチプレクサ２７は冗長部のスイッチ列１７
へ印加する信号をテスト時冗長部選択信号に切り換え
る。そしてアドレス信号として順次ワード線を選択する
信号を印加しながらノーマルメモリセル１１の検査時と
同様の信号を入力し、冗長部の第１目のメモリセルに不
良箇所がないか検査される。第１列目の検査が終了した
ら、テスト時冗長部選択信号を変化させてほかの列の検
査も行う。もしノーマルメモリセル１１内の不良箇所が
含まれるビット線対の数が冗長メモリセル１２内の良好
なビット線対の数より大きければ、不良救済は不可能な
のでそのメモリ素子は廃棄される。それ以外の場合には
不良救済を行う。

【００３１】例えば、ノーマルメモリセル１１の２カ所
に不良箇所があり、冗長メモリセル１２にも１カ所、２
番目のビット線対に不良箇所があったとして説明を行
う。ノーマルメモリセル１１の２カ所の不良箇所が含ま
れるビット線対の下位アドレスを第１ＲＯＭ２１及び第
２ＲＯＭ２２に書き込む。そして第１比較回路２３の出
力が冗長部のスイッチ列１７の第１のスイッチに接続さ
れるように、第２比較回路２４の出力が冗長部のスイッ
チ列１７の第３のスイッチに接続されるようにセレクタ
ＲＯＭ２６の書き込みをおこなう。すなわち、図６のヒ
ューズＦＲ１１とＦＲ２３を残して他のヒューズを切断
する。

【００３２】不良救済のための検査は、ウエハの製造段
階で行われるため、冗長部テスト信号を印加するための
電極パッドはウエハの検査時のみ使用できればよいた
め、パッケージ組立後は外部に出力する必要ない。従っ
て製品仕様への影響はない。第１ＲＯＭ２１、第２ＲＯ
Ｍ２２及びセレクタＲＯＭ２６への書き込みが終了した
後は、冗長部テスト信号が印加されないため、第１ＲＯ
Ｍ２１と第２ＲＯＭ２２に記憶された下位アドレスが入
力された時には列デコーダ１５からの列選択信号の出力
が停止され、第１比較回路２３と第２比較回路２４の出
力がセレクタＲＯＭ２６を介して冗長部のスイッチ列１
７の第１のスイッチと第３のスイッチに印加され、第１
のビット列と第１のビット列とがセンスアンプ１８に接
続される。

【００３３】図から明らかなように、置き換えるビット
列が選択されたことを検出するにはＲＯＭと比較回路が
必要であり、アドレス信号のビット数が大きくなるとそ
の構成も大きくなる。従って、その回路構成は図３に示
したようなセレクタＲＯＭに比べてはるかに複雑であ
り、図６に示したようなセレクタＲＯＭを設けて３ビッ
ト列を選択可能にするほうが簡単であり、面積も小さく
なる。

【００３４】第１実施例では、冗長部のビット列を３
列、ＲＯＭを２個として説明したが、これらの個数が増
加するほど本発明を適用した時の効果は大きくなる。前
述のように、メモリ素子の大規模化に伴ってメモリセル
を複数のブロックに分割して構成することが行われてい
るが、この場合、従来のメモリ素子においては、冗長メ
モリセルは各ブロック毎に設けられ、各ブロック毎に不
良箇所を含むビット列の冗長メモリセルへの置き換えを
行うのが一般的であった。しかし、各ブロック毎に冗長
メモリと置き換える位置を記憶する冗長用ＲＯＭを設け
るため、全体としては、冗長メモリ及び冗長用ＲＯＭが
大きな面積を占め、高集積化を図る上で問題があった。
特に、製造工程におけるこれまでの経験から、不良が発
生する場合には発生する頻度が一方のブロックに偏って
しまう場合がかなりある。そのため一方のブロックで４
列分に近いビット列の置き換えが行われても、もう一方
のブロックではなんら不良が発生しないか発生しても少
数であることが多い。そのためこれまでは一方のブロッ
クの冗長用ＲＯＭは充分に使用されないことが多く、冗
長用ＲＯＭが有効に使用されているとはいえなかった。

【００３５】そこで、各ブロック毎に同一置き換え単位
数の冗長メモリセルを設け、置き換える位置を記憶する
ＲＯＭは各ブロック毎の冗長メモリセルの置き換え単位
数に対応した分だけ設ける。そして、あるブロックのメ
モリセルに不良箇所があった場合には、すべてのブロッ
クにおいて、その不良箇所に対応する部分を置き換える
ことが行われている。すなわち、他のブロックにおいて
は、不良箇所でないノーマルメモリセルの部分が置き換
えられることになる。このようにすることで、冗長用Ｒ
ＯＭを小さくでき、その分集積度を向上させることがで
きる。

【００３６】しかし、上記のように冗長用ＲＯＭを共通
化したメモリ素子においては、冗長用ＲＯＭと各ブロッ
クの冗長用メモリの置き換え単位は、あらかじめ１対１
に対応されている。そのため１個のブロックで冗長用メ
モリの置き換え単位に不良箇所があった時には、その部
分に対応する他のブロックの置き換え単位と冗長用ＲＯ
Ｍは、不良でないのに使用できないことになり、製造に
おける歩留りを低下させていた。もちろん、各ブロック
における冗長メモリの置き換え単位を増やし、冗長用Ｒ
ＯＭを増やせば、歩留りは低下しないが、その分素子面
積が大きくなり、高集積化の妨げになるという問題があ
った。本発明を適用してこの問題を解決したのが第２実
施例である。

【００３７】図７は本発明の第２実施例の構成を示す図
である。本実施例は、２ブロックで構成され、行（ワー
ド）冗長されるＳＲＡＭに本発明を適用した例である。
図において、４１１乃至４１７は第１ブロックを形成す
る部分であり、４２１乃至４２７は第２ブロックを形成
する部分である。４１１は第１ノーマルメモリセルであ
り、４１２は第１冗長メモリセルであり、４１３は第１
ロウデコーダであり、４１４は第１冗長用ワード線ドラ
イバであり、４１５は第１列（コラム）デコーダであ
り、４１６は第１スイッチ列であり、４１７はセンスア
ンプである。４２１は第２ノーマルメモリセルであり、
４２２は第２冗長メモリセルであり、４２３は第２ロウ
デコーダであり、４２４は第２冗長用ワード線ドライバ
であり、４２５は第２列（コラム）デコーダであり、４
２６は第２スイッチ列であり、４２７は第２冗長メモリ
セルのセンスアンプである。４３はアドレスバッファで
ある。４５−１乃至４５−４は置き換えるワード線のア
ドレスを記憶する冗長用ＲＯＭであり、４６−１乃至４
６−４は、入力されたアドレスが冗長用ＲＯＭ４５−１
乃至４５−４に記憶されたアドレスと一致するかどうか
を検出する比較回路である。４７は、各冗長用ＲＯＭと
比較回路の組を、冗長用メモリの置き換え単位に対応付
けするセレクタである。４８はマルチプレクサである。

【００３８】冗長用ワード線ドライバ４１４、４２４、
セレクタ４７及びマルチプレクサ４８を除く部分は、第
１実施例に類似した構成を有するため、ここでは説明を
省略し、異なる部分のみについて説明する。各ブロック
の冗長メモリセルはそれぞれ４行分のワード行を有して
おり、合計で８行分のワード行がある。これに対して、
ＲＯＭと比較回路の組は４組のみであり、これらが共通
に設けられている。従って置き換えられるワード行は合
計４行分である。

【００３９】図８は第２実施例の行デコーダの構成を示
す図である。図示のように、図３のロウデコーダと異な
るのは、比較回路４６−１乃至４６−４の出力が加えら
れており、比較回路４６−１乃至４６−４のいずれかか
ら「高」の冗長アドレス一致信号が出力された時には、
入力アドレスにかかわらず、行選択信号は「低」であ
る。冗長アドレス一致信号がすべて「低」の時には、図
３のプリデコーダと同様の動作を行う。

【００４０】図９は冗長用ワード線ドライバの構成を示
す図であり、冗長用メモリの各行に設けられている。図
１０は、セレクタ４７とマルチプレクサ４８の構成を示
す図である。セレクタ４７は、１入力を８出力のいずれ
かに接続する１−８セレクタを比較回路の個数分、すな
わち４個有している。４個の１−８セレクタの出力は、
対応する出力同士が接続され、マルチプレクサ４８に入
力される。マルチプレクサ４８は、８個の１−２セレク
タで構成され、冗長メモリ部分をテストする時には、外
部から入力される冗長時選択信号を選択信号として出力
し、それ以外の時には、４個の１−８セレクタの出力を
選択信号として出力する。１−８セレクタでの接続を選
択することにより、各比較回路と２ブロックのすべての
冗長用メモリの置き換え単位を任意に対応付けすること
が可能である。

【００４１】１−８セレクタは図６に示したセレクタＲ
ＯＭと同様の構成とすることが可能であるが、そのよう
な構成にした場合、各１−８セレクタで８個のヒューズ
が必要であり、セレクタ全体では３２個のヒューズが必
要になる。前述のように、ヒューズは素子面積が大きい
ため、ヒューズの個数が増加すると素子の面積も大幅に
増加するという問題がある。そこで、第２実施例では、
論理回路と組み合わせることでヒューズの個数を低減し
ている。

【００４２】図１１は、本実施例における各１−８セレ
クタの構成を示す図であり、図１２は図１１の回路で使
用される信号を生成する回路を示す図である。図１１に
示すように、１−８セレクタは８個のトランスミション
ゲート４７２−１乃至４７２−８で構成され、各トラン
スミションゲートには比較回路からの出力が入力され
る。図１２の回路で生成される信号を各トランスミショ
ンゲートに印加することにより、これらのトランスミシ
ョンゲートの内、１個だけが導通状態になり、他のトラ
ンスミションゲートはすべて非導通状態になる。これに
より、各比較回路は冗長用メモリの置き換え単位のいず
れかに対応させられる。

【００４３】図１２の回路は図１１のトランスミション
ゲートに印加する信号を生成する回路であり、図５の冗
長位置記憶ＲＯＭの回路に類似したヒューズを有する回
路を３個備えている。このような回路が４個必要である
から、ヒューズの個数はセレクタ全体で１２個になる。
従って、セレクタ４７を図６に示したセレクタＲＯＭと
同様の構成とした場合の３２個に比べて、ヒューズの個
数は大幅に低減される。ヒューズの個数を低減するため
に、図１１及び図１２に示した論理回路が必要になるた
め、全体として面積が小さくなるかどうかはそれらの間
のトレードオフで決定される。

【００４４】第２実施例における置き換えのための処理
は、第１実施例と同様に行われる。第２実施例のメモリ
では、２ブロックにそれぞれ冗長メモリと冗長ＲＯＭを
設けたのに比べて、冗長ＲＯＭを低減することが可能で
ある。もちろん、各ブロックにそれぞれ冗長メモリと冗
長ＲＯＭを設けた場合には、それぞれのブロックで４個
づつ、合計８個の不良箇所を救済できるが、第２実施例
のメモリでは、合計４個の不良箇所を救済できるだけで
ある。しかし、前述のように、不良箇所は一方のブロッ
クにまとまって生じることが多いため、実際の製造工程
における歩留りに大きな差はない。

【００４５】また、冗長ＲＯＭを各ブロックの置き換え
単位にあらじめ対応させた上で共通化した場合に比べ
て、セレクタの分だけ回路が増加するが、冗長メモリに
不良箇所があった場合にも救済できる確率が大きくなる
ため、製造工程における歩留りが向上するという利点が
ある。以上のように、第２実施例では、ＲＯＭと比較回
路の組及びセレクタが共通であるため、ＲＯＭを効率的
に使用することができる。しかも大きなパターン面積を
要するＲＯＭと比較回路の組の個数が低減できるという
効果がある。なおここでは各ブロックの冗長メモリセル
はそれぞれ４行分のメモリセルを有し、ＲＯＭと比較回
路の組は４組としたが、この比率は状況に応じて適当に
設定すればよい。

【００４６】なお図７に示すように、上記の回路を実現
するには配線パターンの関係から、第１冗長メモリセル
４１２と第２冗長メモリセル４２２とが近接して中央に
配置され、これに応じてＲＯＭ４５−１乃至４５−４と
比較回路４６−１乃至４６−４の組及びセレクタ４７も
中央に配置されることが望ましい。これはブロックが４
個の場合も同様であり、もしブロック数がそれ以上にな
った時には複数ブロック毎にまとめてＲＯＭ等をそれぞ
れの中央に配置することが望ましい。

【００４７】また本実施例は各ブロックの冗長メモリセ
ルの容量が大きく、ブロック数が増加した方が効果的で
ある。以上、本発明をＳＲＡＭに適用した実施例を説明
したが、本発明はＳＲＡＭに限らず、他の半導体記憶装
置にも適用可能であることは明らかである。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
ＲＯＭと比較回路の数の増加を抑えて冗長の効率を上げ
ることが可能になるという効果がある。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の原理構成図である。

【図２】本発明の第１実施例の半導体記憶装置の構成を
示す図である。

【図３】第１実施例における行デコーダの構成を示す図
である。

【図４】第１実施例における列デコーダの構成を示す図
である。

【図５】第１実施例における冗長記憶ＲＰＭと比較回路
の構成を示す図である。

【図６】第１実施例のセレクタＲＯＭの構成例を示す図
である。

【図７】本発明の第２実施例の半導体記憶装置の構成を
示す図である。

【図８】第２実施例における行デコーダの構成を示す図
である。

【図９】第２実施例における冗長用ワード線ドライバの
構成を示す図である。

【図１０】第２実施例におけるセレクタとマルチプレク
サの構成を示す図である。

【図１１】第２実施例におけるセレクタの構成を示す図
である。

【図１２】第２実施例におけるセレクタ用信号生成回路
とＲＯＭの構成を示す図である。

【図１３】冗長メモリを有する半導体メモリの従来例を
示す図である。

【図１４】検査時に冗長メモリを有する半導体メモリの
従来例を示す図である。

【符号の説明】

１…通常メモリ部分２…冗長メモリ部分３…置換位置記憶手段４…選択手段

Claims

【特許請求の範囲】

【請求項１】メモリセルを有する通常メモリ部分
（１）と、該通常メモリ部分（１）の不良箇所を所定の置き換え単
位で複数単位分置き換え可能な冗長メモリ部分（２）
と、置き換える単位の位置を記憶する置換位置記憶手段
（３）とを備え、該置換位置記憶手段（３）に記憶され
た置き換え単位内のメモリセルが選択された時に、前記
冗長メモリ部分（２）が選択される半導体記憶装置にお
いて、前記冗長メモリ部分（２）が置き換え可能な置き換え単
位の個数（ｍ）は、前記置換位置記憶手段（３）が記憶
可能な置き換え単位の個数（ｎ）より大きく、前記置換位置記憶手段（３）に記憶された置き換え単位
内のメモリセルが選択された時に前記冗長メモリ部分
（２）の任意の置き換え単位が選択されるように設定す
る選択手段（４）を備えることを特徴とする半導体記憶
装置。
【請求項２】複数のメモリブロックに分割され、各メ
モリブロックはメモリセルを有する通常メモリ部分（４
１１，４２１）と当該通常メモリ部分の不良箇所を所定
の置き換え単位で複数単位分置き換え可能な冗長メモリ
部分（４１２，４２２）とをそれぞれ備える半導体記憶
装置において、前記冗長メモリ部分（４１２、４２２）が置き換え可能
な置き換え単位の合計個数より小さな個数の置き換え単
位の位置を記憶可能な置換位置記憶手段（４５）と、前記置換位置記憶手段（４５）に記憶された置き換え単
位内のメモリセルが選択された時に前記冗長メモリ部分
（４１２、４２２）の任意の置き換え単位が選択される
ように任意に設定する選択手段（４６）を備えることを
特徴とする半導体記憶装置。
【請求項３】前記置換位置記憶手段（４５）は、装置
内の一か所に集中して配置されていることを特徴とする
請求項２に記載の半導体記憶装置。