JP2003297932A - 半導体装置 - Google Patents

半導体装置

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JP2003297932A
JP2003297932A JP2002097918A JP2002097918A JP2003297932A JP 2003297932 A JP2003297932 A JP 2003297932A JP 2002097918 A JP2002097918 A JP 2002097918A JP 2002097918 A JP2002097918 A JP 2002097918A JP 2003297932 A JP2003297932 A JP 2003297932A
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terminal
signal
circuit
transistor
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Taira Iwase
平 岩瀬
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Abstract

(57)【要約】 【課題】 テストモード設定用の入力端子を特別に設け
ることなくテストを実行でき、テストモード時において
入力回路を高電圧から保護し、より確実なテスト動作が
可能な半導体装置を提供することが可能な半導体装置を
得る。 【解決手段】 入力端子１と、入力端子１に接続された
高電圧検知回路３と、入力端子１に接続された入力回路
２と、入力回路２と高電圧検知回路３にそれぞれ接続さ
れた保護回路４ａと備え入力回路２にかかる電界を緩和
し保護することを特徴とする半導体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
もので、動作テスト時に通常使用時の入力電圧よりも高
い電圧を入力してテストモードに移行する半導体装置に
関する。
【０００２】
【従来の技術】半導体メモリ等の半導体装置の動作テス
トにおいて、特定のテストをより簡単に短時間で行なう
ため、チップ内のテストパッドにテストモード設定信号
を印加しテストモードに移行させていた。この場合当然
パッケージに入った最終製品の状態ではテストできない
ため、パッケージに入った状態でもテストできるような
技術が要求されるようになってきた。最近では入力端子
数の削減の目的で、通常信号の入力端子とテスト入力端
子とを１つの端子とするものが開発されている。
【０００３】一般に半導体メモリ等の半導体装置は、図
１３に示すように入力端子１と、入力端子１に接続され
た入力回路２と、入力端子１と入力回路２に接続された
高電圧検知回路３により構成される。入力回路２におい
て、高位電源ＶＣＣに接続されたソース端子、入力端子
１に接続されたゲート端子、ドレイン端子を有するｐＭ
ＯＳトランジスタＰ２００と、ｐＭＯＳトランジスタＰ
２００のドレイン端子に接続されたドレイン端子、入力
端子１に接続されたゲート端子、低位電源ＶＳＳに接続
されたソース端子を有するｎＭＯＳトランジスタＮ２０
０によりＣＭＯＳインバータを構成している。ｐＭＯＳ
トランジスタＰ２００及びｎＭＯＳトランジスタＮ２０
０のドレイン端子はＣＭＯＳインバータの出力端子にな
る。このＣＭＯＳインバータの出力端子に入力端子を接
続したインバータ３３０により入力回路２が構成されて
いる。
【０００４】また、高電圧検知回路３は、入力端子１に
接続されたソース端子、高位電源ＶＣＣに接続されたゲ
ート端子、ドレイン端子を有するｐＭＯＳトランジスタ
Ｐ１００と、ｐＭＯＳトランジスタＰ１００のドレイン
端子に接続されたドレイン端子、高位電源ＶＣＣに接続
されたゲート端子、低位電源ＶＳＳに接続されたソース
端子を有するｎＭＯＳトランジスタＮ１００と、ｐＭＯ
ＳトランジスタＰ１００及びｎＭＯＳトランジスタＮ１
００のドレイン端子に入力端子を接続するインバータ３
００と、インバータ３００の出力に入力端子を接続する
インバータ３１０とを備える。
【０００５】入力端子１に通常信号である低レベル信号
が入力されると、入力回路２はｐＭＯＳトランジスタＰ
２００及びｎＭＯＳトランジスタＮ２００により構成さ
れるＣＭＯＳインバータはローレベル信号を出力し、更
にインバータ３３０からハイレベル信号である通常モー
ド信号ＮＳを出力する。
【０００６】また、入力端子１に高位電源ＶＣＣより高
電圧であるテストモード設定信号が入力されると、高電
圧検知回路３のｐＭＯＳトランジスタＰ１００はオン
し、インバータ３００の出力はローレベルとなり、イン
バータ３１０によりハイレベルの信号であるテストモー
ド信号ＴＳが出力される。
【０００７】入力端子１に通常信号が入力されると通常
モード信号を出力し、更に通常信号より高電圧であるテ
ストモード設定信号を入力することで、テストモード信
号を出力することができた。
【０００８】
【発明が解決しようとする課題】しかし、図１３に示す
半導体装置では、高電圧検知回路３のトランジスタのス
レッショルド電圧等のプロセスパラメータがばらつくた
め検出電圧に誤差が生じていた。最悪の場合、通常モー
ド時にノイズなどにより間違ってテストモードに移行し
てしまうことによりメモリを用いたシステムが誤動作す
るという可能性があった。これを防ぐには高電圧検知回
路３のテストモード設定電圧をより高く設定すればよい
が、入力回路２にはテストをしている期間中、定常的に
より高い電圧がかかることになる。一方で、微細化によ
り縦方向の構造のスケーリングが進み、ゲート酸化膜が
薄くなると入力回路に高電圧をかけることが信頼性上の
問題を起こすことが懸念されるようになってきた。今後
ゲート酸化膜がさらに薄くなると入力回路に高電圧をか
けることは信頼性上ますます好ましくないという問題が
あった。
【０００９】本発明の目的は、テストモード設定用の入
力端子を特別に設けることなくテストを実行でき、テス
トモード時において入力回路を高電圧から保護し、より
確実なテスト動作が可能な半導体装置を提供することで
ある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は、入力端子に通常信号及び通
常信号より高電圧であるテストモード設定信号を入力
し、高電圧検知回路はテストモード設定信号が入力され
た場合にテストモード信号を出力し、通常信号が入力さ
れた場合に入力回路は通常モード信号を出力するが、テ
ストモード信号が出力されるタイミングで入力回路にか
かるテストモード設定信号による電界を緩和する保護回
路を備える半導体装置であることを要旨とする。
【００１１】上記目的を達成するために、本発明の第２
の特徴は、入力端子に通常信号及び通常信号より高電圧
であるテストモード設定信号を入力し、高電圧検知回路
はテストモード設定信号が入力された場合にテストモー
ド信号を出力し、入力回路は通常信号であるハイレベル
信号が入力された場合に通常モード信号を出力するが、
テストモード信号が出力されるタイミングでテストモー
ド設定信号を分圧した電圧を出力側に出力する保護回路
を備える半導体装置であることを要旨とする。
【００１２】上記目的を達成するために、本発明の第３
の特徴は、入力端子に通常信号及び通常信号より高電圧
であるテストモード設定信号を入力し、通常信号が入力
された場合に通常モード信号を出力し、高電圧検知回路
はテストモード設定信号が入力された場合に検出信号を
出力するが、検出信号をトリガー入力し、テストモード
信号のオン／オフを切り換えるテスト信号生成回路を備
える半導体装置であることを要旨とする。
【００１３】従って、テストモード設定用の入力端子を
特別に設けることなくテストを実行でき、テストモード
時において入力回路を高電圧から保護し、より確実なテ
スト動作が可能な半導体装置を得る。
【００１４】
【発明の実施の形態】次に、図面を参照して本発明の第
１〜第４の実施の形態を説明する。以下の図面の記載に
おいて、同一または類似の部分には同一または類似の符
号を付している。
【００１５】（第１の実施の形態）本発明の第１の実施
の形態に係る半導体装置は図１に示すように入力端子１
と、入力端子１に接続された高電圧検知回路３と、入力
端子１に接続された入力回路２と、入力回路２と高電圧
検知回路３にそれぞれ接続された保護回路４ａと備えて
いる。
【００１６】図１の各回路の詳細は、例えば図２に示す
ようになる。高電圧検知回路３は、入力端子１に接続さ
れたソース端子、高位電源ＶＣＣに接続されたゲート端
子、ドレイン端子を有する第１の検出トランジスタ（ｐ
ＭＯＳＦＥＴ）Ｐ１と、第１の検出トランジスタ（ｐＭ
ＯＳＦＥＴ）Ｐ１のドレイン端子に接続されたドレイン
端子、高位電源ＶＣＣに接続されたゲート端子、低位電
源ＶＳＳに接続されたソース端子を有する第２の検出ト
ランジスタ（ｎＭＯＳＦＥＴ）Ｎ１と、第１の検出トラ
ンジスタ（ｐＭＯＳＦＥＴ）Ｐ１及び第２の検出トラン
ジスタ（ｎＭＯＳＦＥＴ）Ｎ１のドレイン端子に入力端
子を接続する第１のインバータ３０と、第１のインバー
タ３０の出力端子に入力端子を接続する第２のインバー
タ３１と、第２のインバータ３１の出力端子に入力端子
を接続する第３のインバータ３２とを備える。例えば、
第１のインバータ３０、第２のインバータ３１、第３の
インバータ３２は、それぞれＣＭＯＳインバータで構成
すれば良い。
【００１７】また、入力回路２は、高位電源ＶＣＣに接
続されたソース端子、入力端子１に接続されたゲート端
子、ドレイン端子を有する第１の入力トランジスタ（ｐ
ＭＯＳＦＥＴ）Ｐ２と、高位電源ＶＣＣに接続されたソ
ース端子、高電圧検知回路３の第３のインバータ３２の
出力端子に接続されたゲート端子、第１の入力トランジ
スタ（ｐＭＯＳＦＥＴ）Ｐ２のドレイン端子に接続され
たドレイン端子を有する第３の入力トランジスタ（ｐＭ
ＯＳＦＥＴ）Ｐ３と、第１の入力トランジスタ（ｐＭＯ
ＳＦＥＴ）Ｐ２及び第３の入力トランジスタ（ｐＭＯＳ
ＦＥＴ）Ｐ３のドレイン端子に接続されたドレイン端
子、入力端子１に接続されたゲート端子、ソース端子を
有する第２の入力トランジスタ（ｎＭＯＳＦＥＴ）Ｎ２
と、高電圧検知回路３の第３のインバータ３２の出力端
子に接続された第１の入力端子、第１の入力トランジス
タ（ｐＭＯＳＦＥＴ）Ｐ２、第３の入力トランジスタ
（ｐＭＯＳＦＥＴ）Ｐ３、第２の入力トランジスタ（ｎ
ＭＯＳＦＥＴ）Ｎ２のドレイン端子にそれぞれ接続され
た第２の入力端子を有するＮＡＮＤ回路４０とを備え
る。
【００１８】更に、保護回路４ａは、第３のインバータ
３２の出力端子に接続されたゲート端子、入力回路２の
第２の入力トランジスタ（ｎＭＯＳＦＥＴ）Ｎ２のソー
ス端子に接続されたドレイン端子、低位電源ＶＳＳに接
続されたソース端子を有するカットオフトランジスタ
（ｎＭＯＳＦＥＴ）Ｎ３を備える。
【００１９】入力端子１に高位電源ＶＣＣより高電圧で
あるテストモード設定信号が入力されると、高電圧検知
回路３の第１の検出トランジスタ（ｐＭＯＳＦＥＴ）Ｐ
１はオンし、第１のインバータ３０の出力はローレベル
となり、第２のインバータ３１によりハイレベルの信号
であるテストモード信号ＴＳが出力される。テストモー
ド信号ＴＳが出力されるとほぼ同時に第３のインバータ
３２はローレベルの信号として検出反転信号ＤＳバーを
出力し、カットオフトランジスタ（ｎＭＯＳＦＥＴ）Ｎ
３のゲート端子に印加され、カットオフトランジスタ
（ｎＭＯＳＦＥＴ）Ｎ３がオフする。ローレベルの検出
反転信号ＤＳバーが出力されると入力回路２の第３の入
力トランジスタ（ｐＭＯＳＦＥＴ）Ｐ３はオンする。Ｎ
ＡＮＤ回路４０の第１の入力端子にはローレベルの信号
が入力され、第２の入力端子にはハイレベルの信号が入
力されるのでＮＡＮＤ回路４０の出力端子からはハイレ
ベルの信号が出力される。
【００２０】入力端子１にハイレベルの通常信号が入力
されると、入力回路２は第１の入力トランジスタＰ２及
び第２の入力トランジスタＮ２により構成されるＣＭＯ
Ｓインバータはローレベル信号を出力し、更にＮＡＮＤ
回路４０の第１の入力端子にはローレベルの信号が入力
され、第２の入力端子にはハイレベルの信号が入力され
るのでＮＡＮＤ回路４０の出力端子からハイレベル信号
である通常モード信号ＮＳを出力する。ただし、通常信
号が入力されてない状態、すなわち入力端子１はローレ
ベルの状態であるとＮＡＮＤ回路４０の第１の入力端子
にはハイレベルの信号が入力され、第２の入力端子には
ハイレベルの信号が入力されるのでＮＡＮＤ回路４０の
出力端子からローレベルの信号が出力される。
【００２１】例えば、図１３に示す回路で高位電源ＶＣ
Ｃが３．３Ｖで入力信号Ｓ１に６．５Ｖのテストモード
設定信号を印加したとすると、テストモード設定信号が
印加時には、入力回路２の第２の入力トランジスタ（ｎ
ＭＯＳＦＥＴ）Ｎ２００はオンしており、低位電源ＶＳ
Ｓ＝０Ｖとすると、第２の入力トランジスタ（ｎＭＯＳ
ＦＥＴ）Ｎ２００のゲート・チャネル間にはゲート印加
電圧６．５Ｖから低位電源ＶＳＳを減算した電圧６．５
Ｖが印加される。このように図１３に示す従来の半導体
装置ではテストモード設定信号が印加される時間は１分
から２分に及ぶ場合もあり、第２の入力トランジスタ
（ｎＭＯＳＦＥＴ）Ｎ２００は劣化または破壊する可能
性があった。
【００２２】一方、本発明の第１の実施の形態では、入
力端子１に高位電源ＶＣＣより高電圧であるテストモー
ド設定信号が入力されると、保護回路４ａのカットオフ
トランジスタ（ｎＭＯＳＦＥＴ）Ｎ３は、第２の入力ト
ランジスタ（ｎＭＯＳＦＥＴ）Ｎ２のゲート・チャネル
間に印加される電圧を低位電源ＶＳＳ側との接続をカッ
トオフし、第３の入力トランジスタ（ｐＭＯＳＦＥＴ）
Ｐ３がオンしている。このため第２の入力トランジスタ
（ｎＭＯＳＦＥＴ）Ｎ２のドレイン端子には、高位電源
ＶＣＣが印加される。従って、第２の入力トランジスタ
（ｎＭＯＳＦＥＴ）Ｎ２のゲート・チャネル間にかかる
電界はゲート印加電圧から高位電源ＶＣＣを減算した値
６．５Ｖ−３．３Ｖ＝３．２Ｖとなり、第２の入力トラ
ンジスタ（ｎＭＯＳＦＥＴ）Ｎ２のゲート・チャネル間
にかかる電界は緩和される。
【００２３】従って、テストモード設定用の入力端子を
特別に設けることなくテストを実行でき、テストモード
時において入力回路を高電圧から保護し、より確実なテ
スト動作が可能な半導体装置を提供することである。
【００２４】（第２の実施形態）本発明の第２の実施の
形態に係る半導体装置は図３に示すように入力端子１
と、入力端子１に接続された高電圧検知回路３と、入力
端子１と高電圧検知回路３にそれぞれ接続された保護回
路４ｂと、保護回路４ｂの出力に接続された入力回路２
とを備える。
【００２５】図３の各回路の詳細は、例えば図４に示す
ようになる。高電圧検知回路３は、入力端子１に接続さ
れたソース端子、高位電源ＶＣＣに接続されたゲート端
子、ドレイン端子を有する第１の検出トランジスタ（ｐ
ＭＯＳＦＥＴ）Ｐ１と、第１の検出トランジスタ（ｐＭ
ＯＳＦＥＴ）Ｐ１のドレイン端子に接続されたドレイン
端子、高位電源ＶＣＣに接続されたゲート端子、低位電
源ＶＳＳに接続されたソース端子を有する第２の検出ト
ランジスタ（ｎＭＯＳＦＥＴ）Ｎ１と、第１の検出トラ
ンジスタ（ｐＭＯＳＦＥＴ）Ｐ１及び第２の検出トラン
ジスタ（ｎＭＯＳＦＥＴ）Ｎ１のドレイン端子に入力端
子を接続する第１のインバータ３０と、第１のインバー
タ３０の出力端子に入力端子を接続する第２のインバー
タ３１とを備える。
【００２６】また、保護回路４ｂは、一端を入力端子１
及び高電圧検知回路３の入力側に接続し、他端を出力端
子とする分圧抵抗Ｒと、出力端子に接続されたドレイン
端子、高電圧検知回路３の第２のインバータ３１の出力
端子に接続されたゲート端子、低位電源ＶＳＳに接続さ
れたソース端子を有する分圧トランジスタ（ｎＭＯＳＦ
ＥＴ）Ｎ４を備える。
【００２７】更に、入力回路２は、高位電源ＶＣＣに接
続されたソース端子、保護回路４ｂの出力側に接続され
たゲート端子、ドレイン端子を有する第１の入力トラン
ジスタ（ｐＭＯＳＦＥＴ）Ｐ２と、第１の入力トランジ
スタ（ｐＭＯＳＦＥＴ）Ｐ２のドレイン端子に接続され
たドレイン端子、保護回路４ｂの出力側に接続されたゲ
ート端子、低位電源ＶＳＳに接続されたソース端子を有
する第２の入力トランジスタ（ｎＭＯＳＦＥＴ）Ｎ２
と、第１の入力トランジスタ（ｐＭＯＳＦＥＴ）Ｐ２及
び第２の入力トランジスタ（ｎＭＯＳＦＥＴ）Ｎ２のド
レイン端子に入力端子を接続したインバータ３３とを備
える。
【００２８】入力端子１に高位電源ＶＣＣより高電圧で
あるテストモード設定信号が入力されると、高電圧検知
回路３の第１の検出トランジスタ（ｐＭＯＳＦＥＴ）Ｐ
１はオンし、第１のインバータ３０の出力はローレベル
となり、第２のインバータ３１によりハイレベルの検出
信号ＤＳ及びテストモード信号ＴＳが出力される。ハイ
レベルの検出信号ＤＳが出力されると分圧トランジスタ
（ｎＭＯＳＦＥＴ）Ｎ４はオンし、保護回路４ｂは出力
側に分圧抵抗Ｒと分圧トランジスタ（ｎＭＯＳＦＥＴ）
Ｎ４のオン抵抗により分圧された電圧を出力する。
【００２９】入力端子１にハイレベルの通常信号が入力
されると、入力回路２は第１の入力トランジスタＰ２及
び第２の入力トランジスタＮ２により構成されるＣＭＯ
Ｓインバータはローレベル信号を出力し、更にインバー
タ３３の出力端子からハイレベル信号である通常モード
信号ＮＳを出力する。
【００３０】例えば、図１３に示す回路で高位電源ＶＣ
Ｃが３．３Ｖで入力信号Ｓ１に６．５Ｖのテストモード
設定信号を印加したとすると、テストモード設定信号が
印加時には、入力回路２の第２の入力トランジスタ（ｎ
ＭＯＳＦＥＴ）Ｎ２００はオンしており、低位電源ＶＳ
Ｓ＝０Ｖとすると、第２の入力トランジスタ（ｎＭＯＳ
ＦＥＴ）Ｎ２００のゲート・チャネル間にはゲート印加
電圧６．５Ｖから低位電源ＶＳＳを減算した電圧６．５
Ｖが印加される。このように図１３に示す従来の半導体
装置ではテストモード設定信号が印加される時間は１分
から２分に及ぶ場合もあり、第２の入力トランジスタ
（ｎＭＯＳＦＥＴ）Ｎ２００は劣化または破壊する可能
性があった。
【００３１】一方、本発明の第１の実施の形態では、入
力端子１に高位電源ＶＣＣより高電圧であるテストモー
ド設定信号が入力された場合、保護回路４ａの分圧抵抗
Ｒと分圧トランジスタ（ｎＭＯＳＦＥＴ）Ｎ４のオン抵
抗の比を１対１に設定したとすると、保護回路４ａの出
力側から出力される電圧は３．２５Ｖとなり第２の入力
トランジスタ（ｎＭＯＳＦＥＴ）Ｎ２のゲート・チャネ
ル間にかかる電界は緩和される。
【００３２】従って、テストモード設定用の入力端子を
特別に設けることなくテストを実行でき、テストモード
時において入力回路を高電圧から保護し、より確実なテ
スト動作が可能な半導体装置を提供することである。
【００３３】また、図５に示すように第１の実施の形態
で説明した半導体装置の保護回路４ａと併用することも
可能であり、より信頼性の高い半導体装置を提供するこ
とができる。
【００３４】（第３の実施の形態）本発明の第３の実施
の形態に係る半導体装置は図６に示すように、第２の実
施の形態で説明した半導体装置の保護回路４ｂを削除
し、入力端子１と入力回路２を接続し、高電圧検知回路
３の出力に更にテスト信号生成回路５を備える。
【００３５】図６の回路の詳細は、例えば図７に示すよ
うになる。テスト信号生成回路５はカウンタ回路１０を
用い、カウンタ回路１０のクロック入力端子ＣＫは図４
で示した第２のインバータ３１の出力端子に接続されて
いる。
【００３６】上記のように構成される半導体装置は、図
８のタイミングチャートに示すように、高位電源ＶＣＣ
投入時にパワーオンリセット信号ＰＲＳをリセット端子
ＰＯＲに入力しカウンタ回路１０が正常動作している状
態であることを前提とし、入力端子１に高位電源ＶＣＣ
より高電圧であるテストモード設定信号が入力される
と、図７で示した高電圧検知回路３の第１の検出トラン
ジスタ（ｐＭＯＳＦＥＴ）Ｐ１はオンし、第１のインバ
ータ３０の出力はローレベルとなり、第２のインバータ
３１によりハイレベルの信号である検出信号ＤＳが出力
される。
【００３７】ここで、１回目の検出信号ＤＳがカウンタ
回路１０のクロック入力端子ＣＫに入力されると、カウ
ンタ回路１０の出力端子Ｑはハイレベル信号であるテス
トモード信号ＴＳを出力する。更に２回目の検出信号Ｄ
Ｓがカウンタ回路１０のクッロク入力端子ＣＫに入力さ
れるとカウンタ回路１０の出力端子Ｑはローレベル信号
を出力する。高電圧検知回路３の動作と入力回路２の動
作は第２の実施の形態と実質的に同等であるので説明を
省略する。
【００３８】テストモード設定信号が印加される時間は
１分から２分に及ぶ場合もあり、第２の入力トランジス
タ（ｎＭＯＳＦＥＴ）Ｎ２は劣化または破壊する可能性
があったが、本発明によれば数ｎ〜数十ｎ秒程度の極短
時間のテストモード設定信号でテストモード信号のオン
・オフをコントロールすることが可能となり、図４で示
した入力回路２の第２の入力トランジスタ（ｎＭＯＳＦ
ＥＴ）Ｎ２のゲート・チャネル間にかかるテストモード
設定信号により発生する電界は極短時間しか印加されな
い。
【００３９】従って、テストモード設定用の入力端子を
特別に設けることなくテストを実行でき、テストモード
時において入力回路を高電圧から保護し、より確実なテ
スト動作が可能な半導体装置を提供することができる。
【００４０】更に、図７のカウンタ回路１０の詳細は、
例えば図９(ａ)に示すような内部回路の前段部である論
理回路及び図９（ｂ）で示すような内部回路の後段部に
より構成される。図９（ａ）に示す論理回路は、入力端
子をＰＯＲ端子に接続し、ＰＯＲバー端子に接続した第
１のインバータ６１と、第１の入力端子をＰＯＲ端子及
び第１のインバータ６１の入力端子に接続し、第２の入
力端子にクロック入力端子ＣＫに接続したＮＯＲ回路６
０と、ＮＯＲ回路６０の出力端子に入力端子を接続し、
出力端子第２のインバータ６２と、第２のインバータ６
２の出力端子に入力端子を接続した第３のインバータ６
３とを備える。
【００４１】図９（ｂ）で示す出力部の内部回路は、出
力側をノードＡに接続した出力制御インバータ２１と、
ノードＡに接続されたドレイン端子、高位電源ＶＣＣに
接続されたソース端子、ＰＯＲバー端子に接続されたゲ
ート端子を有するｐＭＯＳトランジスタＰ２１と、入力
側をノードＢに接続したインバータ２５と、入力側をノ
ードＢに接続し、出力側を出力端子Ｑに接続する第１の
出力制御インバータ２０と、第１の出力制御インバータ
２０と出力端子Ｑに入力側を接続し、出力側をノードA
に接続した第２の出力制御インバータ２１と、ノードＡ
に入力側を接続し出力側をノードＢに接続する第３の出
力制御インバータ２２と、入力をノードＡに接続し、出
力側を出力端子Ｑ及び第１の出力制御インバータ２０の
出力側、第２の出力制御インバータ２１の入力側に接続
する第４の出力制御インバータ２３と、インバータ２５
の出力側に入力側を接続し、出力側をノードＢに接続す
る第５の出力制御インバータ２４とを備えている。
【００４２】更に、第１〜第５の出力制御インバータ２
０〜２４は、高位電源ＶＣＣに接続されたソース端子、
第１の制御端子に接続されたゲート端子、ドレイン端子
を有する第１のｐＭＯＳトランジスタと、第１のｐＭＯ
Ｓトランジスタのドレイン端子に接続されたソース端
子、入力に接続されたゲート端子、出力に接続されたソ
ース端子を有する第２のｐＭＯＳトランジスタと、低位
電源ＶＳＳに接続されたソース端子、第２の制御端子に
接続されたゲート端子、ドレイン端子を有する第１のｎ
ＭＯＳトランジスタと、第１のｎＭＯＳトランジスタの
ドレイン端子に接続されたソース端子、入力に接続され
たゲート端子、出力に接続されたドレイン端子を有する
第２のｎＭＯＳトランジスタにより構成される。
【００４３】第１の出力制御インバータ２０は、第１の
ｐＭＯＳトランジスタをｐＭＯＳトランジスタＰ１０、
第２のｐＭＯＳトランジスタをｐＭＯＳトランジスタＰ
１１、第１のｎＭＯＳトランジスタをｎＭＯＳトランジ
スタＮ１１、第２のｎＭＯＳトランジスタをｎＭＯＳト
ランジスタＮ１０とし、第１の制御端子をＳＲバー端子
と接続し、第２の制御端子をＳＲ端子と接続する。
【００４４】第２の出力制御インバータ２１は、第１の
ｐＭＯＳトランジスタをｐＭＯＳトランジスタＰ１２、
第２のｐＭＯＳトランジスタをｐＭＯＳトランジスタＰ
１３、第１のｎＭＯＳトランジスタをｎＭＯＳトランジ
スタＮ１３、第２のｎＭＯＳトランジスタをｎＭＯＳト
ランジスタＮ１２とし、第１の制御端子をＰＯＲ端子と
接続し、第２の制御端子をＰＯＲバー端子と接続する。
【００４５】第３の出力制御インバータ２２は、第１の
ｐＭＯＳトランジスタをｐＭＯＳトランジスタＰ１４、
第２のｐＭＯＳトランジスタをｐＭＯＳトランジスタＰ
１５、第１のｎＭＯＳトランジスタをｎＭＯＳトランジ
スタＮ１５、第２のｎＭＯＳトランジスタをｎＭＯＳト
ランジスタＮ１４とし、第１の制御端子をＳＲ端子と接
続し、第２の制御端子をＳＲバー端子と接続する。
【００４６】第４の出力制御インバータ２３は、第１の
ｐＭＯＳトランジスタをｐＭＯＳトランジスタＰ１６、
第２のｐＭＯＳトランジスタをｐＭＯＳトランジスタＰ
１７、第１のｎＭＯＳトランジスタをｎＭＯＳトランジ
スタＮ１７、第２のｎＭＯＳトランジスタをｎＭＯＳト
ランジスタＮ１６とし、第１の制御端子をＳＲ端子と接
続し、第２の制御端子をＳＲバー端子と接続する。
【００４７】第５の出力制御インバータ２４は、第１の
ｐＭＯＳトランジスタをｐＭＯＳトランジスタＰ１８、
第２のｐＭＯＳトランジスタをｐＭＯＳトランジスタＰ
１９、第１のｎＭＯＳトランジスタをｎＭＯＳトランジ
スタＮ１９、第２のｎＭＯＳトランジスタをｎＭＯＳト
ランジスタＮ１８とし、第１の制御端子をＳＲバー端子
と接続し、第２の制御端子をＳＲ端子と接続する。
【００４８】また、インバータ２５は、高位電源ＶＣＣ
に接続されたソース端子、入力に接続されたゲート端
子、出力に接続されたソース端子を有するｐＭＯＳトラ
ンジスタＰ２０と、低位電源ＶＳＳに接続されたソース
端子、入力に接続されたゲート端子、出力に接続された
ドレイン端子を有するｎＭＯＳトランジスタＮ２０とを
備える。
【００４９】図９（ａ）及び図９（ｂ）で示したカウン
タ回路１０の動作を説明するタイミングチャートを図１
０に示す。図９（ａ）で示した第１のインバータ６１
は、パワーオンリセット信号ＰＲＳを入力しＰＯＲバー
端子にパワーオンリセット信号ＰＲＳを反転させた出力
信号を出力する。パワーオンリセット信号ＰＲＳがロー
レベルになりカウンタ回路１０が安定動作している状態
において、ハイレベル信号である検出信号ＤＳがクロッ
ク端子ＣＫに入力されると、図９（ａ）で示したＯＲ回
路６０はローレベル信号を出力する。ＯＲ回路６０から
出力されたローレベル信号は第２のインバータ６２によ
り反転出力されたハイレベル信号がＳＲ端子に出力され
る。また、第２のインバータ６２から出力されたハイレ
ベル信号は、第３のインバータ６３によって反転出力さ
れローレベル信号がＳＲバー端子に出力される。
【００５０】図７及び図９（ａ）で示したＰＯＲ端子、
ＰＯＲバー端子、ＳＲ端子、ＳＲバー端子から出力され
る信号は、図９（ｂ）で示す回路に入力され、ハイレベ
ル信号であるパワーオンリセット信号ＰＲＳがＰＯＲ端
子から入力されると、ＰＯＲバー端子はローレベル信号
を出力し、第２の出力制御インバータ２１はオフする。
また、ｐＭＯＳトランジスタＰ２１はオンし、ノードＡ
の電位はハイレベルになる。また、図９（ａ）に示した
論理回路が動作後にＳＲ端子はローレベル信号及びＳＲ
バー端子はハイレベル信号を出力するので、第３の出力
制御インバータ２２及び第４の出力制御インバータ２３
はオンし、第１の出力制御インバータ２０及び第５の出
力制御インバータ２４はオフする。ノードＡの電位はハ
イレベルであるのでノードＢ及び出力端子Ｑはローレベ
ル信号を出力する。
【００５１】パワーオンリセット信号がローレベルにな
ると、ＰＯＲ端子からローレベル信号が出力され、ＰＯ
Ｒバー端子からハイレベル信号が出力され、ｐＭＯＳト
ランジスタＰ２１はオフし、更に第２の出力制御インバ
ータ２１がオンし、互いに入力側と出力側を接続する第
２の出力制御インバータ２１及び第４の出力制御インバ
ータ２４のループにより出力端子Ｑはローレベルに、ノ
ードＡはハイレベルに設定される。ここで、ハイレベル
信号である検出信号ＤＳが入力されると、ＳＲ端子はハ
イレベル信号及びＳＲバー端子はローレベル信号を出力
するので、第３の出力制御インバータ２２及び第４の出
力制御インバータ２３はオフし、第１の出力制御インバ
ータ２０及び第５の出力制御インバータ２４がオンす
る。この時、インバータ２５と第５の出力制御インバー
タによりノードＢはローレベルに維持され、第１の出力
制御インバータ２０は出力端子Ｑにハイレベル信号を出
力し、更にノードＡにローレベル信号が出力される。
【００５２】検出信号ＤＳがハイレベル信号でなくなる
と、第３の出力制御インバータ２２及び第４の出力制御
インバータ２４はオンし、第１の出力制御インバータ２
０及び第５の出力制御インバータ２４はオフする。ノー
ドＡの電位はローレベルであるのでノードＢにはハイレ
ベル信号が出力され、出力端子Ｑはハイレベルに維持さ
れる。
【００５３】後段の検出信号ＤＳが入力されると、ＳＲ
端子はハイレベル信号及びＳＲバー端子はローレベル信
号を出力するので、第３の出力制御インバータ２２及び
第４の出力制御インバータ２４はオフし、第１の出力制
御インバータ２０及び第５の出力制御インバータ２４が
オンする。この時、インバータ２５と第５の出力制御イ
ンバータによりノードＢはハイレベルを維持し、第１の
出力制御インバータ２０は出力端子Ｑにローレベル信号
を出力し、更にノードＡはハイレベル信号を出力する。
【００５４】後段の検出信号ＤＳがハイレベル信号でな
くなると、第３の出力制御インバータ２２及び第４の出
力制御インバータ２４はオンし、第１の出力制御インバ
ータ２０及び第５の出力制御インバータ２４はオフす
る。ノードＡの電位はハイレベルであるのでノードＢに
はローレベル信号が出力され、出力端子Ｑはローレベル
に維持される。
【００５５】第１及び第２の実施の形態は入力回路にか
かる電界を緩和することを特徴とし、一方、第３の実施
の形態は入力回路に電界がかかる時間を短くして信頼性
上の問題を回避するものであるが、第１及び第２の実施
の形態と第３の実施の形態をそれぞれ組み合わせて使用
することも可能である。これによりさらに信頼性の高い
半導体装置を実現することができる。
【００５６】（第４の実施の形態）本発明の第４の実施
の形態に係る半導体装置は図１１に示すように、第３の
実施の形態ではテスト信号生成回路５としてカウンタ回
路１０を用いていたのに対し、フリップフロップ回路１
１を用いている。
【００５７】フリップフロップ回路１１は、図１１に示
すように第３の実施の形態におけるカウンタ回路１０の
検出信号ＤＳを入力していたＣＫ端子の替わりに、セッ
ト端子Ｓ、リセット端子Ｒをそれぞれ個別に設けてい
る。
【００５８】ただし、セット端子Ｓは、第１の入力端子
１ａに入力側を接続された第１の高電圧検知回路３ａの
出力側の出力側に接続され、リセット端子は、第２の入
力端子１ｂに接続された第２の高電圧検知回路３ｂの出
力側に接続されている。
【００５９】上記のように構成される半導体装置は、図
１２のタイミングチャートに示すように、高位電源ＶＣ
Ｃ投入時にパワーオンリセット信号ＰＲＳをリセット端
子ＰＯＲに入力しフリップフロップ回路１１が正常動作
している状態であることを前提とし、第1の入力端子１
ａに高位電源ＶＣＣより高電圧であるテストモード設定
信号が入力されると、高電圧検知回路３ａはハイレベル
の信号である第１の検出信号ＤＳを出力する。第１の検
出信号ＤＳがセット端子Ｓに入力されるとフリップフロ
ップ回路１１の出力端子Ｑはハイレベル信号であるテス
トモード信号ＴＳを出力する。
【００６０】一方、第２の入力端子１ｂに高位電源ＶＣ
Ｃより高電圧であるテストモード設定信号が入力される
と、高電圧検知回路３ｂはハイレベルの信号である第２
の検出信号ＤＳを出力する。第２の検出信号ＤＳがセッ
ト端子Ｓに入力されるとフリップフロップ回路１１の出
力端子Ｑはローレベル信号を出力する。高電圧検知回路
３の動作と入力回路２の動作は第２の実施の形態と実質
的に同等であるので説明を省略する。他は第３の実施の
形態と実質的に同等であるので重複した記載を省略す
る。
【００６１】
【発明の効果】本発明により、テストモード設定用の入
力端子を特別に設けることなくテストを実行でき、テス
トモード時において入力回路を高電圧から保護し、より
確実なテスト動作が可能な半導体装置を提供することが
可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を
説明した図である。
【図２】本発明の第１の実施の形態に係る半導体装置の
回路例を説明した図である。
【図３】本発明の第２の実施の形態に係る半導体装置を
説明した図である。
【図４】本発明の第２の実施の形態に係る半導体装置の
回路例を説明した図である。
【図５】本発明の第１及び第２の実施の形態に係る半導
体装置を組み合わせた回路例を説明した図である。
【図６】本発明の第３の実施の形態に係る半導体装置を
説明した図である。
【図７】本発明の第３の実施の形態に係る半導体装置の
第１の回路例を説明した図である。
【図８】本発明の第３の実施の形態に係る半導体装置の
第１の回路例におけるタイミングチャートを説明した図
である。
【図９】図９（ａ）はカウンタ回路の内部回路の前段部
を論理回路により説明した図である。図９（ｂ）はカウ
ンタ回路の内部回路の後段部を説明した図である。
【図１０】カウンタ回路の動作をタイミングチャートで
表した図である。
【図１１】本発明の第３の実施の形態に係る半導体装置
の第２の回路例を説明した図である。
【図１２】本発明の第３の実施の形態に係る半導体装置
の第２の回路例におけるタイミングチャートを説明した
図である。
【図１３】従来の半導体装置について説明した図であ
る。
【符号の説明】
１，１ａ，１ｂ 入力端子 ２，２ａ，２ｂ 入力回路 ３，３ａ，３ｂ 高電圧検知回路 ４ａ，４ｂ 保護回路 ５ テスト信号生成回路 １０ カウンタ回路 １１ ＲＳフリップフロップ回路 ２０〜２４ 出力制御インバータ ２５，３０〜３３，６１〜６４,３００,３１０,３２０
インバータ ４０ ＮＡＮＤ回路 ６０ ＮＯＲ回路 Ｐ１ 第１の検出トランジスタ(ｐＭＯＳトランジス
タ) Ｎ１ 第２の検出トランジスタ(ｎＭＯＳトランジス
タ) Ｐ２ 第１の入力トランジスタ(ｐＭＯＳトランジス
タ) Ｎ２ 第２の入力トランジスタ(ｎＭＯＳトランジス
タ) Ｐ３ 第３の入力トランジスタ(ｐＭＯＳトランジス
タ) Ｎ３ カットオフトランジスタ(ｎＭＯＳトランジス
タ) Ｎ４ 分圧トランジスタ(ｎＭＯＳトランジスタ) Ｐ１０〜２１,１００,２００ ｐＭＯＳトランジスタ Ｎ１０〜２０,１００,２００ ｎＭＯＳトランジスタ Ｒ 分圧抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｖ Ｆターム(参考） 2G132 AA08 AD01 AG00 AK07 AK16 AL11 AL31 5F038 AZ07 BE05 BH07 BH15 DF01 DT02 DT05 DT09 EZ20 5J056 AA01 BB43 BB46 BB60 DD28 FF08

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】通常信号及び前記通常信号より高電圧であ
    るテストモード設定信号を入力する入力端子と、 前記入力端子に接続され、前記テストモード設定信号が
    入力された場合にテストモード信号を出力する高電圧検
    知回路と、 前記入力端子に接続され、前記通常信号が入力された場
    合に通常モード信号を出力する入力回路と、 前記テストモード信号が出力されると、前記入力回路に
    かかる前記テストモード設定信号による電界を緩和する
    保護回路とを備えることを特徴とする半導体装置。
  2. 【請求項２】前記保護回路は、前記入力回路の前記低位
    電源側の出力端子に接続されたドレイン端子、前記低位
    電源に接続されたソース端子を有するカットオフトラン
    ジスタを備えることを特徴とする請求項１記載の半導体
    装置。
  3. 【請求項３】前記入力回路は、前記高位電源に接続され
    たソース端子、前記入力端子に接続されたゲート端子、
    ドレイン端子を有する第１の入力トランジスタと、 該第１の入力トランジスタのドレイン端子に接続された
    ドレイン端子、前記入力端子に接続されたゲート端子、
    ソース端子を有する第２の入力トランジスタと、 前記高位電源に接続されたソース端子、前記高電圧検知
    回路の出力側に接続されたゲート端子、前記第１の入力
    トランジスタ及び前記第２の入力トランジスタのドレイ
    ン端子に接続されたドレイン端子を有する第３の入力ト
    ランジスタと、 前記高電圧検知回路の出力側に接続された第１の入力端
    子、前記第１の入力トランジスタ、前記第３の入力トラ
    ンジスタ、前記第２の入力トランジスタのドレイン端子
    にそれぞれ接続された第２の入力端子を有するＮＡＮＤ
    回路とを備えることを特徴とする請求項１記載の半導体
    装置。
  4. 【請求項４】通常信号及び前記通常信号より高電圧であ
    るテストモード設定信号を入力する入力端子と、 該入力端子に接続され、前記テストモード設定信号が入
    力された場合にテストモード信号を出力する高電圧検知
    回路と、 前記入力端子に接続され、前記テストモード信号が出力
    されると前記テストモード設定信号を分圧した電圧を出
    力側に出力する保護回路と、 該保護回路の出力側に接続され、前記通常信号が入力さ
    れた場合に通常モード信号を出力する入力回路と、 とを備えることを特徴とする半導体装置。
  5. 【請求項５】前記保護回路は、一端を前記入力端子に接
    続し、他端を出力側とする分圧抵抗と、 前記分圧抵抗の出力側に接続されたソース端子、前記高
    電圧検知回路の出力側に接続されたゲート端子、前記低
    位電源に接続されたソース端子を有する分圧トランジス
    タとを備えることを特徴とする請求項４記載の半導体装
    置。
  6. 【請求項６】前記入力回路は、高位電源に接続されたソ
    ース端子、前記保護回路の出力側に接続されたゲート端
    子、ドレイン端子を有する第１の入力トランジスタと、 該第１の入力トランジスタのドレイン端子に接続された
    ドレイン端子、前記保護回路の出力側に接続されたゲー
    ト端子、ソース端子を有する第２の入力トランジスタと
    を備えることを特徴とする請求項４記載の半導体装置。
  7. 【請求項７】通常信号及び前記通常信号より高電圧であ
    るテストモード設定信号を入力する入力端子と、 前記通常信号が入力された場合に通常モード信号を出力
    する入力回路と、 前記入力端子に接続され、前記テストモード設定信号が
    入力された場合に検出信号を出力する高電圧検知回路
    と、 前記高電圧検知回路に接続され、前記検出信号をトリガ
    ー入力し、テストモード信号のオン／オフを切り換える
    テスト信号生成回路とを備えることを特徴とする半導体
    装置。
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