KR20220080661A

KR20220080661A - 회로 스크리닝 시스템 및 회로 스크리닝 방법

Info

Publication number: KR20220080661A
Application number: KR1020210004466A
Authority: KR
Inventors: 치-체 우; 충-양 훙; 지아-밍 구오; 에드나 팡; 밍-이 왕
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2020-12-07
Filing date: 2021-01-13
Publication date: 2022-06-14
Anticipated expiration: 2041-01-13
Also published as: US20240094288A1; DE102021100248A1; US20220178998A1; US11500016B2; US20230070575A1; KR102454581B1; US11852682B2; DE102021100248B4

Abstract

회로 스크리닝 시스템은 테스트 대상 회로, 전력 회로, 및 클록 생성 회로를 포함한다. 테스트 대상 회로는 제1 기간에 제1 테스팅 신호를, 그리고 제2 기간에 제2 테스팅 신호를 수신하고, 제1 테스팅 신호는 제2 테스팅 신호와 상이하다. 전력 회로는 테스트 대상 회로에 공급 전압을 제공하고, 여기서 공급 전압의 전압 레벨이 제1 기간에 제1 전압 레벨로 유지되고, 제1 기간 이후에 제2 전압 레벨로 풀업되고 제1 레벨로 돌아가고, 제1 기간 이후의 제2 기간에 제1 전압 레벨로 유지된다. 클록 생성 회로는 테스트 대상 회로에 클록 신호를 제공하고, 여기서 클록 신호는, 제1 기간 및 제2 기간에 상이한 프로파일들을 갖는다.

Description

회로 스크리닝 시스템 및 회로 스크리닝 방법{CIRCUIT SCREENING SYSTEM AND CIRCUIT SCREENING METHOD}

반도체 제작 프로세스 동안, 웨이퍼는 집적 회로들을 형성하기 위해 수많은 제조 프로세스들을 겪을 필요가 있다. 웨이퍼 수용 테스팅에서는, 집적 회로들의 성능과 신뢰도를 결정하기 위해 집적 회로들이 테스팅될 필요가 있다. 신뢰도 테스트는 집적 회로들의 제조 프로세스에서 초기 수명 고장(early-life failure)들을 스크리닝(screen)하는 데 종종 사용된다. 일반적으로, 신뢰도 테스트는 파워 루프 온/오프(power loop on/off) 및 정상 작동 조건들을 초과하는 전압의 인가의 기법들과 같은 다양한 상이한 기법들에 의해 집적 회로들을 테스팅한다. 그러나, 현재 테스팅 기법들은 각각의 동작 상태 하에서 집적 회로들의 신뢰도를 효과적으로 테스팅할 수 없다. 더욱이, 현재 테스팅 기법들은 긴 테스팅 시간을 요구하는데, 이는 집적 회로들의 제조 진행을 확실히 심각하게 지연시킨다.

도 1은 본 개시내용의 일 실시예에 따른 회로 스크리닝 시스템(circuit screening system)의 개략적 다이어그램이다.
도 2는 본 개시내용의 일 실시예에 따른 회로 스크리닝 시스템에 의해 테스트 대상 회로(target circuit under test)에 대해 수행되는 회로 스크리닝 방법의 흐름도이다.
도 3은 본 개시내용의 일 실시예에 따른 회로 스크리닝 시스템에 의해 테스트 대상 회로에 대해 수행되는 회로 스크리닝 방법의 타이밍 다이어그램이다.
도 4a는 본 개시내용의 일 실시예에 따른 타이밍 회로에 제1 테스팅 신호를 입력하는 것을 예시하는 다이어그램이다.
도 4b 내지 도 4e는 본 개시내용의 일 실시예에 따른 타이밍 회로에서 제2 테스팅 신호를 입력하는 것을 예시하는 다이어그램들이다.
도 5는 본 개시내용의 일 실시예에 따른 테스트 대상 회로 내로 테스팅 신호들을 입력하는 회로 스크리닝 시스템의 개략적 다이어그램이다.
도 6은 본 개시내용의 일 실시예에 따른 제1 고 전압 테스팅에서의 테스트 대상 회로의 개략적 다이어그램이다.
도 7은 본 개시내용의 일 실시예에 따른 제2 고 전압 테스팅에서의 테스트 대상 회로의 개략적 다이어그램이다.
도 8은 본 개시내용의 일 실시예에 따른 제3 고 전압 테스팅에서의 테스트 대상 회로의 개략적 다이어그램이다.
도 9는 내부의 기능 회로의 출력 로직이 "1"일 때 본 개시내용의 일 실시예에 따른 테스트 대상 회로의 개략적 다이어그램이다.
도 10은 내부의 인버터의 출력 로직이 "0"일 때 본 개시내용의 일 실시예에 따른 테스트 대상 회로의 개략적 다이어그램이다.

다음의 개시내용은 본 개시내용의 상이한 피처(feature)들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에 설명된다. 이들은, 물론, 단지 예들일 뿐이고 제한하는 것으로 의도된 것이 아니다. 예를 들어, 후속하는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 제1 및 제2 피처들이 직접 접촉하지 않을 수도 있도록 제1 및 제2 피처들 사이에 부가적인 피처들이 형성될 수도 있는 실시예들을 또한 포함할 수도 있다. 부가적으로, 본 개시내용에는 다양한 예들에서 참조 번호들 및/또는 문자들이 반복될 수도 있다. 이 반복은 단순성 및 명확성의 목적을 위한 것이고, 그 자체가, 논의된 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.

추가로, "밑에(beneath)", "아래에(below)", "하부(lower)", "위에(above)", "상부(upper)" 및 이와 유사한 것과 같은 공간적으로 관련된 용어들은 본 명세서에서 도면들에 예시된 바와 같은 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명하는 설명의 용이성을 위해 사용될 수도 있다. 공간적으로 관련된 용어들은 도면들에 도시된 배향(orientation)에 부가적으로 사용 또는 동작에 있어서의 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 이와 다르게 배향될(90도 또는 다른 배향들로 회전될) 수도 있고, 이에 따라 본 명세서에서 사용되는 공간적으로 관련된 기술어(descriptor)들도 마찬가지로 해석될 수도 있다.

본 개시내용의 넓은 범주를 제시하는 수치 범위들 및 파라미터들이 근사치들임에도 불구하고, 특정 예들에 제시된 수치 값들은 가능한 한 정밀하게 보고된다. 그러나, 임의의 수치 값은 본질적으로, 각각의 테스팅 측정들에서 발견되는 표준 편차로부터 발생되는 특정 오차들을 포함한다. 또한, 본 명세서에서 사용되는 바와 같이, 용어 "약(about)"은 일반적으로 주어진 값 또는 범위의 10%, 5%, 1%, 또는 0.5% 이내를 의미한다. 대안적으로, 용어 "약"은 본 기술분야의 통상의 기술자에 의해 고려될 때 평균의 수용가능한 표준 오차 이내를 의미한다. 동작/작동 예들 이외에도, 또는 달리 명확히 특정되지 않는 한, 본 명세서에 개시된 재료들의 수량들, 시간들의 지속기간들, 온도들, 동작 조건들, 양들의 비율들, 및 이들의 유사한 것들에 대한 것들과 같은 수치 범위들, 양들, 값들 및 퍼센티지들 모두가 모든 경우들에 있어서 용어 "약"에 의해 수정된 것으로서 이해되어야 한다. 이에 따라, 반대로 표시되지 않는 한, 본 개시내용 및 첨부된 청구범위에 제시된 수치 파라미터들은 원하는 만큼 변할 수 있는 근사치들이다. 최소한, 각각의 수치 파라미터는 보고된 유효 자릿수를 고려하여 그리고 통상적인 라운딩 기법(rounding technique)들을 적용함으로써 적어도 해석되어야 한다. 범위들은 본 명세서에서 하나의 엔드포인트(endpoint)로부터 다른 엔드포인트까지 또는 2개의 엔드포인트들 사이로 표현될 수 있다. 본 명세서에 개시된 모든 범위들은, 달리 특정되지 않는 한, 엔드포인트들을 포함한다.

도 1은 본 개시내용의 일 실시예에 따른 회로 스크리닝 시스템(100)의 개략적 다이어그램을 도시한다. 회로 스크리닝 시스템(100)은 테스트 대상 회로(110), 전력 회로(120) 및 신호 생성 회로(130)를 포함한다. 테스트 대상 회로(110)는 전력 회로(120) 및 신호 생성 회로(130)에 커플링된다. 전력 회로(120)는 공급 전력 Vdd를 생성하고 이를 테스트 대상 회로(110)에 제공하도록 구성되고, 여기서 공급 전력 Vdd의 전압 레벨은 조정가능하다. 신호 생성 회로(130)는 테스팅 신호 St를 생성하고 이를 테스트 대상 회로(110)에 제공하도록 구성된다.

테스트 대상 회로(110)는 타이밍 회로(112) 및 조합 로직 회로(114)를 포함한다. 타이밍 회로(112)는 복수의 캐스케이드된 플립플롭(cascaded flip-flop)들(112_1 내지 112_6)을 포함한다. 다시 말해, 복수의 캐스케이드된 플립플롭들(112_1 내지 112_6) 중, 하나의 플립플롭(예를 들어, 112_1)의 신호 출력 단자는 다음 플립플롭(예를 들어, 112_2)의 신호 입력 단자에 연결된다. 하나의 실시예에서, 복수의 플립플롭들(112_1 내지 112_6)은 복수의 스캔 D 플립플롭(SDFF)들로 이루어질 수도 있다. 조합 로직 회로(114)는, 타이밍 회로(112)에 커플링되는 로직 회로들의 클러스터를 포함한다. 본 개시내용의 일부 실시예들에서, 로직 회로들의 클러스터는 복수의 로직 회로들(114_1 내지 114_6)을 포함하고, 여기서 복수의 로직 회로들(114_1 내지 114_6)은 플립플롭들(112_1 내지 112_6)의 전부 또는 일부에 전기적으로 연결되어, 대응하는 플립플롭들의 신호들을 수신 또는 출력하도록 구성된다. 예를 들어, 도 1에서, 로직 회로들(114_1, 114_2 및 114_4)은 플립플롭들(112_1, 112_2 및 112_3)의 출력 신호들을 각각 수신하기 위한 것이고, 로직 회로(114_6)는 플립플롭(112_5)으로 신호를 출력하기 위한 것이다.

로직 회로들(114_1 내지 114_6)의 수 및 연결 수단은 단지 예들일 뿐이고, 본 개시내용의 제한 조건으로서 해석되어서는 안 된다는 것에 주목해야 한다. 유사하게, 복수의 플립플롭들(112_1 내지 112_6)의 수 및 연결 수단은 단지 예들일 뿐이고, 본 개시내용의 제한 조건으로서 해석되어서는 안 된다는 것에 주목해야 한다. 도 1의 회로 스크리닝 시스템(100)은 전력 회로(120)와 신호 생성 회로(130) 사이의 동작들을 제어하도록 구성되는 제어 회로(도 1에 도시되지 않음)를 더 포함할 수도 있다는 것에 주목해야 한다.

도 2는 본 개시내용의 일 실시예에 따른 회로 스크리닝 시스템(100)에 의해 테스트 대상 회로(110)에 대해 수행되는 회로 스크리닝 방법(200)의 흐름도를 도시한다. 회로 스크리닝 방법(200)은 준동적 향상 전압 응력(enhanced voltage stress)(EVS) 테스팅 방법이다. 회로 스크리닝 방법(200)은 단계들 202 내지 226을 포함한다. 단계 202에서, 공급 전력 Vdd가 0V로부터 증가되고 입력 범위에 위치한다. 입력 범위는 조합 로직 회로(114)에서의 트랜지스터들이 정상적으로 동작하는 것을 가능하게 하는 전압 레벨들을 커버한다. 본 개시내용의 일부 실시예들에서, 입력 범위는 저 정상 전압 레벨 Vnom,low로부터 상부 정상 전압 레벨 Vnom,top까지의 범위에 있다. 본 개시내용의 일부 실시예들에서, 저 정상 전압 레벨 Vnom,low는 정상 전압 레벨 Vnom의 약 0.8배이고, 상부 정상 전압 레벨 Vnom,top은 정상 전압 레벨 Vnom의 약 1.2배이다.

단계 204에서, 신호 생성 회로(130)는 타이밍 회로(112) 내로 제1 테스팅 신호 St1을 입력한다. 단계 206에서, 공급 전력 Vdd는 입력 범위로부터 응력 범위로 점진적으로 증가된다. 응력 범위는, 가능하다면 조합 로직 회로(114)에서의 트랜지스터를 브레이크다운(breakdown)되게 만드는 전압 레벨들을 커버한다. 본 개시내용의 일부 실시예들에서, 응력 범위는 저 응력 전압 레벨 Vstress,low로부터 상부 응력 전압 레벨 Vstress,top까지의 범위에 있다. 본 개시내용의 일부 실시예들에서, 저 응력 전압 레벨 Vstress,low는 응력 전압 레벨 Vstress의 약 0.8배이고, 상부 정상 전압 레벨 Vstress,top은 응력 전압 레벨 Vstress의 약 1.2배이다.

단계 208에서, 공급 전력 Vdd는 테스트 대상 회로(110)에 대해 고 전압 테스팅을 수행하도록 제1 기간 ta 동안 응력 범위에서 유지된다. 단계 210에서, 공급 전력 Vdd는 응력 범위로부터 입력 범위로 감소된다. 단계 212에서, 신호 생성 회로(130)는 타이밍 회로(112) 내로 제2 테스팅 신호 St2를 입력한다. 단계 214에서, 공급 전력 Vdd는 입력 범위로부터 응력 범위로 증가된다. 단계 216에서, 공급 전력 Vdd는 테스트 대상 회로(110)에 대해 고 전압 테스팅을 수행하도록 제2 기간 tb 동안 응력 범위에서 유지된다. 단계 218에서, 공급 전력 Vdd는 응력 범위로부터 오프 범위(off range)로 감소된다. 오프 범위는, 가능하다면 조합 로직 회로(114)에서의 트랜지스터를 턴 오프되게 만드는 전압 레벨들을 커버한다. 본 개시내용의 일부 실시예들에서, 오프 스테이지는 저 오프 전압 레벨 Voff,low로부터 상부 오프 전압 오프 전압 레벨 Voff,top까지의 범위에 있다. 본 개시내용의 일부 실시예들에서, 저 오프 전압 레벨 Voff,low는 오프 전압 레벨 Voff의 0.8배이고, 상부 오프 전압 레벨 Voff,top은 오프 전압 레벨 Voff의 1.2배이다. 단계 220에서, 공급 전력 Vdd는 제3 기간 tc 동안 오프 범위에서 유지된다. 단계 222에서, 공급 전력 Vdd는 오프 범위로부터 응력 범위로 증가된다. 단계 224에서, 공급 전력 Vdd는 테스트 대상 회로(110)에 대해 고 전압 테스팅을 수행하도록 제4 기간 td 동안 응력 범위에서 유지된다. 단계 226에서, 공급 전력 Vdd는 응력 범위로부터 0V로 감소된다.

도 3은 본 개시내용의 회로 스크리닝 방법(200)의 상세한 피처들을 추가로 예시한다. 도 3은 본 개시내용의 일 실시예에 따른 회로 스크리닝 시스템(100)에 의해 테스트 대상 회로(110)에 대해 수행되는 회로 스크리닝 방법(200)의 타이밍 다이어그램을 도시한다. 시점 t1, 즉, 단계 202에서, 공급 전력 Vdd는 0V로부터 입력 범위로 점진적으로 증가된다.

단계 204에 대응하는 시점 t2에서, 신호 생성 회로(130)는 타이밍 회로(112) 내로 제1 테스팅 신호 St1을 입력한다. 제1 테스팅 신호 St1이 타이밍 회로(112) 내로 입력되기 전에, 신호 생성 회로(130)는 테스트 대상 회로(110)에서의 회로 컴포넌트들의 초기 상태들을 설정하도록 초기 신호 Si를 타이밍 회로(112) 내로 입력한다는 것에 주목해야 한다.

도 4a는 본 개시내용의 일 실시예에 따른 타이밍 회로(112)에 제1 테스팅 신호 St1을 입력하는 것을 예시하는 다이어그램이다. 도 4a에는, 예를 들어 단지 플립플롭(112_1)만이 도시되어 있다. 본 기술분야의 통상의 기술자들은 플립플롭들(112_1 내지 112_6)에 대해 도 4a의 도시된 실시예를 어떻게 확장시킬지를 쉽게 이해할 것이다. 플립플롭(112_1)은 버퍼 스테이지(40), 래치(latch)(41) 및 래치(42)를 포함한다. 래치(42)의 입력 단자는 래치(41)의 출력 단자에 커플링된다. 래치(42)의 출력 단자는 플립플립(112_2)의 입력 단자에 커플링된다. 래치들(41 및 42)은 클록 신호 CK에 의해 트리거된다. 본 개시내용의 일부 실시예들에서, 래치(41)는 클록 신호 CK의 상승 에지에 의해 트리거되는 한편, 래치(42)는 클록 신호 CK의 하강 에지에 의해 트리거된다. 본 개시내용의 일부 실시예들에서, 클록 신호 CK는 클록 생성 회로(도시되지 않음)에 의해 제공된다.

도 4a의 실시예에서, 버퍼 스테이지(40)가 래치(41)의 입력 단자에 커플링된다. 본 개시내용의 일부 실시예들에서, 버퍼 스테이지(40)는 멀티플렉서에 의해 구현되고, 멀티플렉서의 입력 단자가 테스팅 신호 St에 의해 생성되는 테스팅 신호를 수신한다.

도 4a의 실시예에서, 테스팅 신호 St의 디지털 데이터는 [00110011]이고, 테스팅 신호 St는 제1 테스팅 신호 St1로서 테스트 대상 회로(110) 내로 입력된다. 시점 t2에서, 클록 신호 CK가 테스팅 회로(112)로 송신된다. 클록 신호 CK는, 복수의 집적된 펄스(integrated pulse)들을 포함하는 제1 프로파일 CKP1을 갖는다. 구체적으로는, 제1 프로파일 CKP1은 로직 로우 값(logic low value)으로 시작한 후에 로직 하이 값(logic high value)으로 상승하고, 반복된다. 클록 신호 CK의 제1 상승 에지 r1a가 래치(41)에 의해 수신될 때, 테스팅 신호 St의 제1 비트 '0'이 래치(41)에 저장된다. 클록 신호 CK의 제1 하강 에지 f1a가 래치(42)에 의해 수신될 때, 테스팅 신호 St의 제1 비트 '0'이 래치(41)로부터 래치(42)로 전달된다. 클록 신호 CK의 제2 상승 에지 r2a가 래치(41)에 의해 수신될 때, 테스팅 신호 St의 제2 비트 '0'이 래치(41)에 저장된다. 한편, 래치(42)에 저장된 제1 비트 '0'은 플립플롭(112_2)으로 전달된다.

본 기술분야의 통상의 기술자들은, 클록 신호 CK의 제6 펄스가 플립플롭들(112_1 내지 112_6)에 의해 수신될 때, 테스팅 신호 St의 처음 6 비트가 플립플롭들(112_1 내지 112_6)에 제1 테스팅 신호 St1로서 저장된다는 것을 이해할 것이다. 구체적으로는, 테스팅 신호 St의 제1 비트 '0'은 플립플롭(112_6)에 저장되고, 테스팅 신호 St의 제2 비트 '0'은 플립플롭(112_5)에 저장되고, 테스팅 신호 St의 제3 비트 '1'은 플립플롭(112_4)에 저장되고, 테스팅 신호 St의 제4 비트 '1'은 플립플롭(112_3)에 저장되고, 테스팅 신호 St의 제5 비트 '0'은 플립플롭(112_2)에 저장되며, 테스팅 신호 St의 제6 비트 '0'은 플립플롭(112_1)에 저장된다.

다시 도 3을 참조하면, 단계 206에 대응하는 시점 t3에서, 전력 회로(120)는 공급 전력 Vdd를 입력 범위(예를 들어, 정상 전압 레벨 Vnom)로부터 응력 범위(예를 들어, 고 전압 레벨 Vstress)로 점진적으로 증가시킨다. 하나의 실시예에서, 고 전압 레벨 Vstress는 정상 전압 레벨 Vnom의 1배 내지 3배이다. 본 개시내용에서, 시점 t2로부터 시점 t3까지의 시간 기간이 제1 입력 스테이지(31)로 간주된다.

단계 208에 대응하는 시점 t4에서, 전력 회로(120)는 테스트 대상 회로(110)에 대해 고 전압 테스팅을 수행하도록 제1 기간 ta 동안 전압 레벨 Vstress를 유지한다. 본 개시내용에서, 제1 기간 ta는 또한 제1 응력 스테이지(32)로 간주된다.

단계 210에 대응하는 시점 t5에서, 전력 회로(210)는 공급 전력 Vdd를 응력 범위(예를 들어, 고 전압 레벨 Vstress)로부터 입력 범위(예를 들어, 정상 전압 레벨 Vnom)로 점진적으로 감소시킨다.

단계 212에 대응하는 시점 t6에서, 신호 생성 회로(130)는 타이밍 회로(112) 내로 제2 테스팅 신호 St2를 입력한다. 하나의 실시예에서, 제2 테스팅 신호 St2는 제1 테스팅 신호 St1의 상보적 신호이다. 추가로, 시점 t2에서 타이밍 회로(112)에 저장된 제1 테스팅 신호 St1은 제1 세트의 디지털 데이터 [001100]를 포함하고, 제2 테스팅 신호 St2는 제2 세트의 디지털 데이터를 포함하고, 여기서 제2 세트의 디지털 데이터에서 디지털 데이터의 개별 유닛들의 로직 레벨들은 모두 제1 세트의 디지털 데이터에서 디지털 데이터의 대응하는 개별 유닛들의 로직 레벨들과 반대이다. 제2 세트의 디지털 데이터에서 디지털 데이터의 개별 유닛들의 로직 레벨들은 또한 제1 세트의 디지털 데이터에서 디지털 데이터의 대응하는 개별 유닛들의 로직 레벨들과 부분적으로 반대일 수도 있다는 것에 주목해야 한다.

제2 테스팅 신호 St2가 제1 테스팅 신호 St1의 상보적 신호일 때, 신호 생성 회로(130)는 완전한 제2 테스팅 신호 St2를 타이밍 회로(112) 내로 다시 입력할 필요가 없고, 신호 생성 회로(130)는 단지 시프트 신호 Sf만을 타이밍 회로(112) 내로 입력할 필요가 있다. 추가로, 시프트 신호 Sf는 타이밍 회로(112)에서의 데이터를 미리 결정된 수의 사이클들만큼 시프트시켜서, 타이밍 회로(112)에서의 제1 테스팅 신호 St1이 제2 테스팅 신호 St2로 직접 업데이트된다.

도 4b는 본 개시내용의 일 실시예에 따른 타이밍 회로(112) 내로 제2 테스팅 신호 St2를 입력하는 것을 예시하는 다이어그램이다. 도 4a의 실시예에 뒤이어, 디지털 데이터가 [001100]인 제1 테스팅 신호 St1이 플립플롭들(112_1 내지 112_6)에 저장된 후에, 테스트 대상 회로(110)는 테스팅 신호 St를 시프트 신호 Sf로서 계속 수신한다. 시점 t6에서, 클록 신호 CK가 타이밍 회로(112)로 송신된다. 클록 신호 CK는, 제1 프로파일 CKP1과 동일한 제2 프로파일 CKP2를 갖는다.

클록 신호 CK의 제1 상승 에지 r1b가 래치(41)에 의해 수신될 때, 테스팅 신호 St의 제7 비트 '1'이 래치(41)에 저장된다. 클록 신호 CK의 제1 하강 에지 f1b가 래치(42)에 의해 수신될 때, 테스팅 신호 St의 제7 비트 '1'이 래치(41)로부터 래치(42)로 전달된다. 클록 신호 CK의 제2 상승 에지 r2b가 래치(41)에 의해 수신될 때, 테스팅 신호 St의 제8 비트 '1'이 래치(41)에 저장된다. 한편, 래치(42)에 저장된 제7 비트 '1'은 플립플롭(112_2)으로 전달된다. 클록 신호 CK의 2개의 펄스들을 수신함으로써, 플립플롭들(112_1 내지 112_6)에 저장된 데이터 비트들은 각각 '1', '1', '0', '0', '1', '1'이고, 제1 테스팅 신호 St1의 상보적 신호인 제2 테스팅 신호 St2의 디지털 데이터 [110011]을 형성한다.

도 4c는 본 개시내용의 일 실시예에 따른 타이밍 회로(112) 내로 제2 테스팅 신호 St2를 입력하는 것을 예시하는 다이어그램이다. 도 4a의 실시예에 뒤이어, 디지털 데이터가 [001100]인 제1 테스팅 신호 St1이 플립플롭들(112_1 내지 112_6)에 저장된 후에, 테스트 대상 회로(110)는 테스팅 신호 St를 시프트 신호 Sf로서 계속 수신한다. 시점 t6에서, 클록 신호 CK가 타이밍 회로(112)로 송신된다. 클록 신호 CK는, 제1 프로파일 CKP1과는 상이한 제3 프로파일 CKP3을 갖는다. 제3 프로파일 CKP3은 로직 하이 값으로 시작한 후에 로직 로우 값으로 하강하고, 반복된다. 본 기술분야의 통상의 기술자들은, 프로파일 CKP3이 프로파일 CKP1에 대한 역 파형인데, 즉, 프로파일 CKP3과 프로파일 CKP1 간의 위상 차이가 90도임을 이해할 것이다.

구체적으로는, 클록 신호 CK의 제1 상승 에지 r1c가 래치(41)에 의해 수신될 때, 테스팅 신호 St의 제7 비트 '1'이 래치(41)에 저장된다. 클록 신호 CK의 제1 하강 에지 f1c가 래치(42)에 의해 수신될 때, 테스팅 신호 St의 제7 비트 '1'이 래치(41)로부터 래치(42)로 전달된다. 클록 신호 CK의 제2 상승 에지 r2c가 플립플롭(112_1)에 의해 수신될 때, 테스팅 신호 St의 제8 비트 '1'이 래치(41)에 저장된다. 한편, 래치(42)에 저장된 제7 비트 '1'은 플립플롭(112_2)으로 전달된다. 클록 신호 CK의 2개의 펄스들을 수신함으로써, 플립플롭들(112_1 내지 112_6)에 저장된 데이터 비트들은 각각 '1', '1', '0', '0', '1', '1'이고, 제1 테스팅 신호 St1의 상보적 신호인 제2 테스팅 신호 St2의 디지털 데이터 [110011]을 형성한다.

도 4c의 실시예에서, 프로파일들 CKP3과 CKP1 간의 위상 차이가 90도인데, 이는 프로파일들 CKP3 및 CKP1을 상보적으로 만든다는 것에 주목해야 한다. 그러나, 본 기술분야의 통상의 기술자들은 프로파일들 CKP3과 CKP1 간의 위상 차이가 90도로 제한되어서는 안 된다는 것을 이해할 것이다.

도 4d는 본 개시내용의 일 실시예에 따른 타이밍 회로(112) 내로 제2 테스팅 신호 St2를 입력하는 것을 예시하는 다이어그램이다. 도 4a의 실시예에 뒤이어, 디지털 데이터가 [001100]인 제1 테스팅 신호 St1이 플립플롭들(112_1 내지 112_6)에 저장된 후에, 테스트 대상 회로(110)는 테스팅 신호 St를 시프트 신호 Sf로서 계속 수신한다. 시점 t6에서, 클록 신호 CK가 타이밍 회로(112)로 송신된다. 클록 신호 CK는, 제1 프로파일 CKP1과는 상이한, 복수의 하프 펄스(half pulse)들을 포함하는 제4 프로파일 CKP4를 갖는다. 구체적으로는, 제4 프로파일 CKP4는 로직 로우 값으로 시작한 후에 로직 하이 값으로 상승하고, 중지된다. 즉, 클록 신호 CK는 제4 프로파일 CKP4에서 하강 에지를 배제한다.

클록 신호 CK의 제1 상승 에지 r1d가 래치(41)에 의해 수신될 때, 테스팅 신호 St의 제7 비트 '1'이 래치(41)에 저장된다. 한편, 래치(42)에 저장된 비트 '0'은 플립플롭(112_2)으로 전달된다. 클록 신호 CK의 제2 상승 에지 r2d가 래치(41112_1)에 의해 수신될 때, 테스팅 신호 St의 제8 비트 '1'이 래치(41)에 저장된다. 한편, 래치(42)에 저장된 비트 '0'은 플립플롭(112_2)으로 전달된다.

도 4e는 본 개시내용의 일 실시예에 따른 타이밍 회로(112) 내로 제2 테스팅 신호 St2를 입력하는 것을 예시하는 다이어그램이다. 도 4a의 실시예에 뒤이어, 디지털 데이터가 [001100]인 제1 테스팅 신호 St1이 플립플롭들(112_1 내지 112_6)에 저장된 후에, 테스트 대상 회로(110)는 테스팅 신호 St를 시프트 신호 Sf로서 계속 수신한다. 시점 t6에서, 클록 신호 CK가 타이밍 회로(112)로 송신된다. 클록 신호 CK는, 제1 프로파일 CKP1과는 상이한, 복수의 하프 펄스들을 포함하는 제5 프로파일 CKP5를 갖는다. 구체적으로는, 제5 프로파일 CKP5는 로직 하이 값으로 시작한 후에 로직 로우 값으로 하강하고, 중지된다. 다시 말해, 클록 신호 CK는 제5 프로파일 CKP5에서 상승 에지를 배제한다.

이 실시예에서, 래치(42)는 하강 에지(예를 들어, 하강 에지들 f1e 또는 f2e)가 수신될 때 래치(41)에 저장된 데이터 비트를 수신한다.

시점 t6에서의 목표는 타이밍 회로(112)에 저장된 데이터를 변경하고, 조합 로직 회로(114)로 송신된 데이터를 추가로 변경하는 것이라는 것에 주목해야 한다. 도 4b 내지 도 4e의 실시예들에서, 타이밍 회로(112)에 저장된 데이터를 변경하는 것의 목표는 클록 신호 CK의 프로파일을 조정함으로써 구현된다. 구체적으로는, 타이밍 회로(112) 내로 상이한 프로파일들을 갖는 클록 신호 CK를 입력함으로써, 타이밍 회로(112)에 포함된 플립플롭들은 상이한 데이터를 저장한다. 그러나, 본 기술분야의 통상의 기술자들은 클록 신호 CK가 도 4b 내지 도 4e에 도시된 것들을 제외하고는 타이밍 회로(112)에 저장된 데이터를 변경하기 위해 상이한 프로파일들을 가질 수 있다는 것을 이해할 것이다. 예를 들어, 클록 신호 CK는, 프로파일들 CKP1 내지 CKP5의 조합인 프로파일을 갖는다.

부가적으로, 타이밍 회로(112)에 의해 수신된 테스팅 신호 St는 도 4b 내지 도 4e의 실시예들에서 시점 t6에서 변경되지 않는다. 타이밍 회로(112)에 저장된 데이터는 클록 신호 CK의 프로파일을 변경함으로써 변경된다. 그러나, 타이밍 회로(112)에 저장된 데이터는 상이한 테스팅 신호 St를 타이밍 회로(112) 내로 입력함으로써 또한 변경될 수 있다. 본 기술분야의 통상의 기술자들은 테스팅 신호 St를 변경함으로써 타이밍 회로(112)에 저장된 데이터를 변경하는 구현을 쉽게 이해할 것이다. 상세한 설명은 여기서 간결함을 위해 생략된다.

단계 214에 대응하는 시점 t7에서, 전력 회로(120)는 공급 전력 Vdd를 입력 범위(예를 들어, 정상 전압 레벨 Vnom)로부터 응력 범위(예를 들어, 고 전압 레벨 Vstress)로 점진적으로 증가시킨다. 본 개시내용에서, 시점 t6으로부터 시점 t7까지의 시간 기간이 제2 입력 스테이지(33)로 간주된다.

단계 216에 대응하는 시점 t8에서, 전력 회로(120)는 테스트 대상 회로(110)에 대해 고 전압 테스팅을 수행하도록 제2 기간 tb 동안 응력 범위(예를 들어, 전압 레벨 Vstress)에서 공급 전력 Vdd를 유지한다. 본 개시내용에서, 제2 기간 tb는 또한 제2 응력 스테이지(34)로 간주된다.

단계 218에 대응하는 시점 t9에서, 전력 회로(120)는 공급 전력 Vdd를 응력 범위(예를 들어, 고 전압 레벨 Vstress)로부터 오프 범위(예를 들어, 오프 전압 레벨 Voff)로 점진적으로 감소시킨다. 하나의 실시예에서, 오프 전압 레벨 Voff는 0V 내지 트랜지스터의 문턱 전압 Vth이다. 다른 실시예에서, 오프 전압 레벨 Voff는 트랜지스터의 문턱 전압 Vth보다 약간 더 크다.

단계 220에 대응하는 시점 t10에서, 전력 회로(120)는 제3 기간 tc 동안 오프 범위(예를 들어, 오프 전압 레벨 Voff)에서 유지한다. 하나의 실시예에서, 제3 기간 tc는 제1 기간 ta 및 제2 기간 tb보다 더 작다. 본 개시내용에서, 제3 기간 tc는 또한 오프 스테이지(35)로 간주된다.

단계 222에 대응하는 시점 t11에서, 전력 회로(120)는 공급 전력 Vdd를 오프 범위(예를 들어, 오프 전압 레벨 Voff)로부터 응력 범위(예를 들어, 고 전압 레벨 Vstress)로 점진적으로 증가시킨다.

단계 224에 대응하는 시점 t12에서, 전력 회로(120)는 테스트 대상 회로(110)에 대해 고 전압 테스팅을 수행하도록 제4 기간 td 동안 응력 범위(예를 들어, 전압 레벨 Vstress)에서 공급 전력을 유지한다. 본 개시내용에서, 제4 기간 td는 또한 제3 응력 스테이지(36)로 간주된다.

단계 226에 대응하는 시점 t13에서, 전력 회로(120)는 공급 전력 Vdd를 응력 범위(예를 들어, 고 전압 레벨 Vstress)로부터 0V로 점진적으로 감소시키고, 회로 스크리닝을 종료한다.

본 개시내용의 일부 실시예들에서, 제1 응력 스테이지(32), 제2 응력 스테이지(34) 및 제3 응력 스테이지(36)의 길이는 공급 전력 Vdd의 전압 레벨과 네거티브로 관련된다. 본 개시내용의 일부 실시예들에서, 제1 입력 스테이지(31) 및 제2 입력 스테이지(33)의 길이는 클록 신호 CK의 주파수와 네거티브로 관련된다.

도 5는 본 개시내용의 일 실시예에 따른 테스트 대상 회로(110) 내로 테스팅 신호들을 입력하는 회로 스크리닝 시스템(100)의 개략적 다이어그램을 도시한다. 타이밍의 관점에서, 초기 신호 Si(예를 들어, [10001111001111])는 테스트 대상 회로(110)에서의 회로 컴포넌트들의 초기 상태들을 설정하도록 테스트 대상 회로(110) 내로 먼저 입력된다. 다음으로, 시점 t2에서, 제1 테스팅 신호 St1(예를 들어, [00110011001100110011])이 그 후에 테스트 대상 회로(110) 내로 입력된다. 일단 제1 테스팅 신호 St1이 테스트 대상 회로(110) 내로 완전히 입력되면, 시점 t4에서, 테스트 대상 회로(110)는 그 후에 ta의 기간 동안 제1 고 전압 테스팅을 겪는다. 일단 제1 고 전압 테스팅이 종료되면, 시점 t6에서, 시프트 신호 Sf는 타이밍 회로(112)에서의 데이터를 제2 테스팅 신호 St2로 변경한다. 일단 제1 테스팅 신호 St1이 제2 테스팅 신호 St2로 완전히 변경되면, 시점 t8에서, 테스트 대상 회로(110)는 그 후에 tb의 기간 동안 제2 고 전압 테스팅을 수행한다. 다음으로, 시점 t10에서, 테스트 대상 회로(110)의 공급 전력 Vdd는 파워 갭을 생성하도록 단기간의 시간 동안 턴 오프된 상태에 가까워지도록 풀다운(pull down)되고, 그 후에 제3 고 전압 테스팅이 td의 기간 동안 수행된다.

게다가, 적절하게 설계된 조합 로직 회로(114)에 의해, 테스팅 신호가 제1 테스팅 신호 St1로부터 상보적 제2 테스팅 신호 St2로 변경될 때, 조합 로직 회로(114)에서의 모든 또는 대부분의 로직 회로들의 출력 전압 레벨들이 변경된다.

예를 들어, 도 6은 본 개시내용의 일 실시예에 따른 제1 고 전압 테스팅에서의 테스트 대상 회로(110)의 개략적 다이어그램을 도시한다. 더 나은 예시를 위해, 제1 테스팅 신호 St1이 이 실시예에서 설명을 위해 사용된다. 제1 테스팅 신호 St1이 타이밍 회로(112) 내로 입력될 때, 로직 회로들(114_1 내지 114_6)의 출력 로직들은 각각 1, 1, 0, 0, 0 및 0이고, 여기서 로직 1은 고 전압 레벨이고 로직 0은 저 전압 레벨이다. 테스팅 신호가 제2 테스팅 신호 St2일 때, 로직 회로(114_1)의 출력 전압 레벨은 저 전압 레벨, 즉, 로직 0으로 전환된다.

테스팅 신호가 제1 테스팅 신호 St1로부터 상보적 제2 테스팅 신호 St2, 즉, [110011]로 변경될 때, 본 개시내용의 일 실시예에 따른 제2 고 전압 테스팅에서의 테스트 대상 회로(110)의 개략적 다이어그램을 도시하는 도 7에 도시된 바와 같이, 로직 회로들(114_1 내지 114_6)의 출력 로직들은 각각 0, 0, 1, 1, 0 및 1이다. 다시 말해, 로직 회로(114_5)를 제외하고는, 나머지 로직 회로들의 출력 전압 레벨들이 변경되었다.

일단 테스트 대상 회로(110)의 공급 전력 Vdd가 단기간의 시간 동안 턴 오프된 상태에 가까워지도록 풀다운되면, 본 개시내용의 일 실시예에 따른 제3 고 전압 테스팅에서의 테스트 대상 회로(110)의 개략적 다이어그램을 도시하는 도 8에 도시된 바와 같이, 로직 회로들(114_1 내지 114_6)의 출력 로직들은 각각 1, 0, 1, 1, 1 및 1이다. 테스트 대상 회로(110)의 공급 전력 Vdd가 단기간의 시간 동안 턴 오프된 상태에 가까워지도록 풀다운될 때, 로직 회로(114_5)의 출력 전압 레벨이 변경되었는데, 즉, 로직 0으로부터 로직 1로 변경되었다. 추가로, 테스트 대상 회로(110)의 공급 전력 Vdd가 재활성화될 때, 테스트 대상 회로(110)에서의 모든 회로들의 로직 값들은 파워 온 시에 초기 상태들로 돌아간다. 이 시점에서, 제1 테스팅 신호 St1 및 제2 테스팅 신호 St2 하에서, 변경되지 않은 조합 로직 회로(114)에서의 로직 회로의 출력 전압 레벨의 경우, 턴 오프된 상태에 가까워지도록 공급 전력 Vdd가 풀다운될 때 출력 전압 레벨이 변경된다. 이 시점에서, 플립플롭들(112_1 내지 112_6)에 저장된 로직들은 각각 0, 1, 0, 1, 0 및 1이라는 것에 주목해야 한다.

상기의 회로 스크리닝 방법(200)에 의하면, 상이한 출력 전압 레벨들, 즉, 로직들 0 및 1의 형태로 조합 로직 회로(114)에서의 모든 로직 회로들(114_1 내지 114_6)은 고 전압 테스팅을 겪을 수 있다. 그에 따라, 본 개시내용의 회로 스크리닝 시스템(100)은 테스트 대상 회로(110)에서의 대부분의 또는 모든 회로 컴포넌트들을 커버하여, 스크리닝 정확도를 더욱 상당히 향상시킬 수 있다. 하나의 실시예에서, 본 개시내용의 스크리닝 방법은 테스트 대상 회로(110)에서 플립플롭들(112_1 내지 112_6) 전부와 로직 회로들(114_1 내지 114_6)의 이분의 일 이상을 커버할 수 있다.

도 9는 내부의 기능 회로의 출력 로직이 1일 때 본 개시내용의 일 실시예에 따른 테스트 대상 회로(110)의 개략적 다이어그램을 도시한다. 더 나은 예시를 위해, 이 실시예에서는 기능 회로가 인버터(800)(예를 들어, 114_1)로 예시된다; 그러나, 본 개시내용은 상기로 제한되지 않는다. 인버터(800)는, P-타입 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field-effect transistor)(MOSFET)(이하 P-타입 트랜지스터라고 지칭됨)(802) 및 N-타입 금속 산화물 반도체 전계 효과 트랜지스터(이하 N-타입 트랜지스터라고 지칭됨)(804)를 포함한다. P-타입 트랜지스터(802)의 소스는 공급 전력 Vdd에 연결되고, P-타입 트랜지스터(802)의 게이트는 N-타입 트랜지스터(804)의 게이트에 연결되고, P-타입 트랜지스터(802)의 드레인은 N-타입 트랜지스터(804)의 드레인에 연결되며, N-타입 트랜지스터(804)의 소스는 접지 전압 Vss에 연결된다. 인버터(800)의 입력 로직이 0이고 출력 로직이 1일 때, P-타입 트랜지스터(802)는 턴 온된 상태에 있고 N-타입 트랜지스터(804)는 개방 회로 상태에 있다. 제1 기간 ta에서, 인버터(800)에 대해 고 전압 테스팅을 수행하도록 공급 전력 Vdd가 정상 전압 레벨 Vnom으로부터 고 전압 레벨 Vstress로 증가될 때, P-타입 트랜지스터(802)가 턴 온된 상태에 있기 때문에, P-타입 트랜지스터(802)의 소스 또는 드레인이 결함을 갖더라도, 고 전압 레벨 Vstress는 결함을 스크리닝하는 것이 불가능하다. 추가로, 결함은 P-타입 트랜지스터(802)의 소스와 드레인 사이의 극히 짧은 거리일 수도 있다. 그러나, P-타입 트랜지스터(802)의 소스와 드레인이 전기적으로 연결될 때, 고 전압 레벨 Vstress는 P-타입 트랜지스터(802)의 소스와 드레인 사이에 더 높은 전압 차이를 생성하는 것이 불가능하여, 결함이 스크리닝될 수 없다.

P-타입 트랜지스터(802)의 결함을 스크리닝하기 위해, 이 실시예는 인버터(800)의 출력 로직을 0으로 전환하고 고 전압 테스팅, 즉, 제2 고 전압 테스팅을 다시 수행한다. 도 10은 내부의 인버터(800)의 출력 로직이 0일 때 본 개시내용의 일 실시예에 따른 테스트 대상 회로(110)의 개략적 다이어그램을 도시한다. 인버터(800)의 입력 로직이 1이고 출력 로직이 0일 때, P-타입 트랜지스터(802)는 개방 회로 상태에 있고, N-타입 트랜지스터(804)는 턴 온된 상태에 있다. 제1 기간 tb에서, 인버터(800)에 대해 고 전압 테스팅을 수행하도록 공급 전력 Vdd가 정상 전압 레벨 Vnom으로부터 고 전압 레벨 Vstress로 증가될 때, P-타입 트랜지스터(802)가 개방 회로 상태에 있기 때문에, P-타입 트랜지스터(802)의 소스와 드레인이 전기적으로 연결해제된다. 이 시점에서, 고 전압 레벨 Vstress는 P-타입 트랜지스터(802)의 소스와 드레인 사이에 더 높은 전압 차이를 생성한다. P-타입 트랜지스터(802)의 소스와 드레인 사이의 거리가 너무 짧은 경우, 전압 차이가 소스와 드레인 사이의 절연 층을 돌파하여 소스가 드레인에 전기적으로 연결되게 된다. 다시 말해, P-타입 트랜지스터(802)의 소스와 드레인 사이의 극히 짧은 거리 때문에, P-타입 트랜지스터(802)는 제2 고 전압 테스팅을 통과할 수 없고 따라서 차단(screen out)된다. 다른 실시예에서, 일단 본 개시내용의 회로 스크리닝 방법(200)이 완료되면, 결함을 갖는 P-타입 트랜지스터(802)를 차단하기 위해 회로 프로빙 방법(circuit probing method)이 사용될 수 있다는 것에 주목해야 한다. 회로 프로빙 방법은 정상 전압 레벨 Vnom에서 테스트 대상 회로(110) 내로 특정 신호를 입력하고 그의 출력 신호를 판독하고, 이에 따라 결함을 갖는 트랜지스터가 P-타입 트랜지스터(802)라는 것을 결정한다.

현재 EVS 테스팅 방법과 비교하여, 본 개시내용에 의해 제시된 준동적 EVS 테스팅 방법은 테스트 대상 회로에서의 대부분의 또는 모든 회로 컴포넌트들을 스크리닝하여, 스크리닝 정확도를 더욱 상당히 향상시키는 것이 가능하다. 게다가, 본 개시내용에 의해 제시된 준동적 EVS 테스팅 방법은, 더 짧은 테스팅 시간을 갖는 것에 부가적으로, 테스팅을 위해 더 높은 테스팅 전압을 또한 사용하여 스크리닝 정확도를 더욱 향상시킬 수 있다.

본 개시내용의 일부 실시예들에서, 회로 스크리닝 시스템이 개시된다. 회로 스크리닝 시스템은 테스트 대상 회로, 전력 회로, 및 클록 생성 회로를 포함한다. 테스트 대상 회로는 제1 기간에 제1 테스팅 신호를, 그리고 제2 기간에 제2 테스팅 신호를 수신하도록 구성되고, 제1 테스팅 신호는 제2 테스팅 신호와 상이하다. 테스트 대상 회로에 커플링되는 전력 회로는 테스트 대상 회로에 공급 전압을 제공하도록 구성되고, 여기서 공급 전압의 전압 레벨이 제1 기간에 제1 전압 레벨로 유지되고, 제1 기간 이후에 제2 전압 레벨로 풀업되고 제1 레벨로 돌아가고, 제1 기간 이후의 제2 기간에 제1 전압 레벨로 유지된다. 클록 생성 회로는 테스트 대상 회로에 클록 신호를 제공하도록 구성되고, 여기서 클록 신호는, 제1 기간에 제1 테스팅 신호를 그리고 제2 기간에 제2 테스팅 신호를 수신하도록 테스트 대상 회로를 트리거하기 위해 제1 기간 및 제2 기간에 상이한 프로파일들을 갖는다.

본 개시내용의 일부 실시예들에서, 회로 스크리닝 시스템이 개시된다. 회로 스크리닝 시스템은 신호 생성 회로, 테스트 대상 회로, 전력 회로 및 클록 생성 회로를 포함한다. 테스트 대상 회로는, 캐스케이드 연결의 복수의 플립플롭들 및 플립플롭들에 커플링되는 로직 회로들의 클러스터를 포함하고, 여기서 복수의 플립플롭들은 테스팅 신호를 로직 회로들의 클러스터로 전송한다. 전력 회로는 테스트 대상 회로에 공급 전압을 제공하도록 구성되고, 여기서 공급 전압의 전압 레벨은 제1 기간에서는 입력 범위에, 제1 기간 이후의 제2 기간에서는 입력 범위보다 더 높은 응력 범위에 위치되고, 제2 기간 이후의 제3 기간에서는 입력 범위에 위치된다. 클록 생성 회로는 제1 기간에 테스트 대상 회로에 제1 프로파일을 갖는 클록 신호를 제공하고, 제2 기간에 테스트 대상 회로에 제2 프로파일을 갖는 클록 신호를 제공하도록 구성된다. 제1 프로파일 및 제2 프로파일은 상이하다.

본 개시내용의 일부 실시예들에서, 회로 스크리닝 방법이 개시된다. 이 방법은: 제1 입력 스테이지에서 동작하는 단계 - 제1 입력 스테이지에서, 제1 테스팅 신호가 테스트 대상 회로 내로 입력되고, 전압 레벨이 입력 범위에 위치되는 공급 전압이 테스트 대상 회로에 제공되고, 제1 프로파일을 갖는 클록 신호가 테스트 대상 회로에 제공됨 -; 제1 입력 스테이지 이후의 제1 응력 스테이지에서 동작하는 단계 - 제1 응력 스테이지에서, 공급 전압의 전압 레벨은 입력 범위보다 더 높은 응력 범위에 위치됨 -; 제1 응력 스테이지 이후의 제2 입력 스테이지에서 동작하는 단계 - 제2 입력 스테이지에서, 제1 테스팅 신호와는 상이한 제2 테스팅 신호가 테스트 대상 회로 내로 입력되고, 전압 레벨이 응력 범위로부터 입력 범위에 재위치되는 공급 전압이 테스트 대상 회로에 제공되고, 제1 프로파일과는 상이한 제2 프로파일을 갖는 클록 신호가 테스트 대상 회로에 제공됨 - 를 포함한다.

상기의 설명은 단지 본 발명의 선호되는 실시예들일 뿐이고, 본 발명의 청구범위에 따라 이루어지는 임의의 동등한 변경들 및 수정들은 본 발명의 범주 내에 포괄되어야 한다.

실시예들

실시예 1. 회로 스크리닝 시스템(circuit screening system)에 있어서,

제1 기간에 제1 테스팅 신호를, 그리고 제2 기간에 제2 테스팅 신호를 수신하도록 구성되는 테스트 대상 회로(target circuit under test) ― 상기 제1 테스팅 신호는 상기 제2 테스팅 신호와 상이함 ―;

상기 테스트 대상 회로에 커플링되고, 상기 테스트 대상 회로에 공급 전압을 제공하도록 구성되는 전력 회로 ― 상기 공급 전압의 전압 레벨은 상기 제1 기간에 제1 전압 레벨로 유지되며, 상기 제1 기간 이후에 제2 전압 레벨로 풀업(pull up)되고 상기 제1 전압 레벨로 돌아가고, 상기 제1 기간 이후의 제2 기간에 상기 제1 전압 레벨로 유지됨 ―; 및

상기 테스트 대상 회로에 클록 신호를 제공하도록 구성되는 클록 생성 회로 ― 상기 클록 신호는, 상기 제1 기간에 상기 제1 테스팅 신호를 그리고 상기 제2 기간에 상기 제2 테스팅 신호를 수신하도록 상기 테스트 대상 회로를 트리거하기 위해 상기 제1 기간 및 상기 제2 기간에 상이한 프로파일들을 가짐 ―

를 포함하는, 회로 스크리닝 시스템.

실시예 2. 실시예 1에 있어서,

상기 클록 신호는 상기 제1 기간 및 상기 제2 기간에 제1 프로파일 및 제2 프로파일을 각각 가지며, 상기 제1 프로파일 및 상기 제2 프로파일은 위상 차이를 갖는, 회로 스크리닝 시스템.

실시예 3. 실시예 2에 있어서,

상기 제1 프로파일과 상기 제2 프로파일 간의 위상 차이는 90도인, 회로 스크리닝 시스템.

실시예 4. 실시예 1에 있어서,

상기 제1 기간에 제공된 클록 신호는 복수의 집적된 펄스(integrated pulse)들을 포함하고, 상기 제2 기간에 제공된 클록 신호는 복수의 하프 펄스(half pulse)들을 포함하는, 회로 스크리닝 시스템.

실시예 5. 실시예 4에 있어서,

상기 제2 기간에 제공된 클록 신호의 프로파일은 하강 에지를 배제하는, 회로 스크리닝 시스템.

실시예 6. 실시예 4에 있어서,

상기 제2 기간에 제공된 클록 신호의 프로파일은 상승 에지를 배제하는, 회로 스크리닝 시스템.

실시예 7. 실시예 1에 있어서,

상기 전력 회로는 또한, 상기 제2 기간 이후에 상기 공급 전압의 전압 레벨을 상기 제2 전압 레벨로 풀업하도록 구성되는, 회로 스크리닝 시스템.

실시예 8. 회로 스크리닝 시스템에 있어서,

테스팅 신호를 생성하도록 배열되는 신호 생성 회로;

캐스케이드 연결의 복수의 플립플롭(flip-flop)들 및 상기 플립플롭들에 커플링되는 로직 회로들의 클러스터를 포함하는 테스트 대상 회로 ― 상기 복수의 플립플롭들은 상기 테스팅 신호를 상기 로직 회로들의 클러스터로 전송함 ―;

상기 테스트 대상 회로에 공급 전압을 제공하도록 구성되는 전력 회로 ― 상기 공급 전압의 전압 레벨은 제1 기간에서는 입력 범위에, 상기 제1 기간 이후의 제2 기간에서는 상기 입력 범위보다 더 높은 응력 범위(stress range)에 위치되고, 상기 제2 기간 이후의 제3 기간에서는 상기 입력 범위에 위치됨 ―; 및

상기 제1 기간에 상기 테스트 대상 회로에 제1 프로파일을 갖는 클록 신호를 제공하고, 상기 제2 기간에 상기 테스트 대상 회로에 제2 프로파일을 갖는 클록 신호를 제공하도록 배열되는 클록 생성 회로

를 포함하고,

상기 제1 프로파일 및 상기 제2 프로파일은 상이한, 회로 스크리닝 시스템.

실시예 9. 실시예 8에 있어서,

상기 제1 프로파일을 갖는 클록 신호는, 상기 제1 기간에 상기 테스팅 신호를 제1 테스팅 신호로서 수신하도록 상기 복수의 플립플롭들을 트리거하기 위한 복수의 집적된 펄스들을 포함하고, 상기 제2 프로파일을 갖는 클록 신호는, 상기 제2 기간에 상기 테스팅 신호를 제2 테스팅 신호로서 수신하도록 상기 복수의 플립플롭들을 트리거하기 위한 복수의 하프 펄스들을 포함하는, 회로 스크리닝 시스템.

실시예 10. 실시예 9에 있어서,

상기 제2 프로파일을 갖는 클록 신호는 상기 제2 테스팅 신호를 획득하기 위해 상기 제1 테스팅 신호를 적어도 1 비트 시프트시키도록 상기 복수의 플립플롭들을 트리거하는, 회로 스크리닝 시스템.

실시예 11. 실시예 9에 있어서,

상기 제1 테스팅 신호 및 상기 제2 테스팅 신호는 상보적인, 회로 스크리닝 시스템.

실시예 12. 실시예 9에 있어서,

상기 제1 기간에 상기 신호 생성 회로에 의해 제공된 테스팅 신호는, 상기 제2 기간에 상기 신호 생성 회로에 의해 제공된 테스팅 신호와 상이한, 회로 스크리닝 시스템.

실시예 13. 실시예 8에 있어서,

상기 공급 전압의 전압 레벨은 추가로, 상기 제3 기간 이후의 제4 기간에서는 상기 응력 범위에 위치되고, 상기 제4 기간 이후의 제5 기간에서는 상기 입력 범위보다 더 낮은 오프 범위(off range)에 위치되는, 회로 스크리닝 시스템.

실시예 14. 실시예 13에 있어서,

상기 공급 전압의 전압 레벨은 추가로 상기 제5 기간 이후의 제6 기간에서는 상기 응력 범위에 위치되는, 회로 스크리닝 시스템.

실시예 15. 실시예 13에 있어서,

상기 오프 범위에 위치된 전압 레벨은 상기 테스트 대상 회로의 트랜지스터의 문턱 전압보다 더 작은, 회로 스크리닝 시스템.

실시예 16. 회로 스크리닝 방법에 있어서,

제1 입력 스테이지에서 동작하는 단계 ― 상기 제1 입력 스테이지에서, 제1 테스팅 신호가 테스트 대상 회로 내로 입력되고, 전압 레벨이 입력 범위에 위치되는 공급 전압이 상기 테스트 대상 회로에 제공되고, 제1 프로파일을 갖는 클록 신호가 상기 테스트 대상 회로에 제공됨 ―;

상기 제1 입력 스테이지 이후의 제1 응력 스테이지에서 동작하는 단계 ― 상기 제1 응력 스테이지에서, 상기 공급 전압의 전압 레벨은 상기 입력 범위보다 더 높은 응력 범위에 위치됨 ―;

상기 제1 응력 스테이지 이후의 제2 입력 스테이지에서 동작하는 단계 ― 상기 제2 입력 스테이지에서, 상기 제1 테스팅 신호와는 상이한 제2 테스팅 신호가 상기 테스트 대상 회로 내로 입력되고, 전압 레벨이 상기 응력 범위로부터 상기 입력 범위에 재위치되는 공급 전압이 상기 테스트 대상 회로에 제공되고, 상기 제1 프로파일과는 상이한 제2 프로파일을 갖는 클록 신호가 상기 테스트 대상 회로에 제공됨 ―

를 포함하는, 회로 스크리닝 방법.

실시예 17. 실시예 16에 있어서,

상기 제1 응력 스테이지 이후의 제2 입력 스테이지에서 동작하는 단계는:

상기 제1 프로파일을 갖는 클록 신호를 반전시킴으로써 상기 제2 프로파일을 갖는 클록 신호를 생성하는 단계; 및

상기 제2 프로파일을 갖는 제2 신호를 상기 테스트 대상 회로에 입력하는 단계

를 더 포함하는, 회로 스크리닝 방법.

실시예 18. 실시예 16에 있어서,

로직 하이 값(logic high value)을 생성하고, 상기 로직 하이 값을 로직 로우 값(logic low value)으로 풀다운(pull down)하고, 상기 클록 신호의 생성을 중지함으로써 상기 제2 프로파일을 갖는 클록 신호를 생성하는 단계; 및

를 더 포함하는, 회로 스크리닝 방법.

실시예 19. 실시예 16에 있어서,

로직 로우 값을 생성하고, 상기 로직 로우 값을 로직 하이 값으로 상승시키고, 상기 클록 신호의 생성을 중지함으로써 상기 제2 프로파일을 갖는 클록 신호를 생성하는 단계; 및

를 더 포함하는, 회로 스크리닝 방법.

실시예 20. 실시예 16에 있어서,

상기 제2 입력 스테이지 이후의 오프 스테이지에서 동작하는 단계를 더 포함하고,

상기 오프 스테이지에서, 전압 레벨이 상기 입력 범위보다 더 낮은 오프 범위에 위치되는 공급 전압이 상기 테스트 대상 회로에 제공되는, 회로 스크리닝 방법.

Claims

회로 스크리닝 시스템(circuit screening system)에 있어서,
제1 기간에 제1 테스팅 신호를, 그리고 제2 기간에 제2 테스팅 신호를 수신하도록 구성되는 테스트 대상 회로(target circuit under test) ― 상기 제1 테스팅 신호는 상기 제2 테스팅 신호와 상이함 ―;
상기 테스트 대상 회로에 커플링되고, 상기 테스트 대상 회로에 공급 전압을 제공하도록 구성되는 전력 회로 ― 상기 공급 전압의 전압 레벨은 상기 제1 기간에 제1 전압 레벨로 유지되며, 상기 제1 기간 이후에 제2 전압 레벨로 풀업(pull up)되고 상기 제1 전압 레벨로 돌아가고, 상기 제1 기간 이후의 제2 기간에 상기 제1 전압 레벨로 유지됨 ―; 및
상기 테스트 대상 회로에 클록 신호를 제공하도록 구성되는 클록 생성 회로 ― 상기 클록 신호는, 상기 제1 기간에 상기 제1 테스팅 신호를 그리고 상기 제2 기간에 상기 제2 테스팅 신호를 수신하도록 상기 테스트 대상 회로를 트리거하기 위해 상기 제1 기간 및 상기 제2 기간에 상이한 프로파일들을 가짐 ―
를 포함하는, 회로 스크리닝 시스템.
제1항에 있어서,
상기 클록 신호는 상기 제1 기간 및 상기 제2 기간에 제1 프로파일 및 제2 프로파일을 각각 가지며, 상기 제1 프로파일 및 상기 제2 프로파일은 위상 차이를 갖는, 회로 스크리닝 시스템.
제2항에 있어서,
상기 제1 프로파일과 상기 제2 프로파일 간의 위상 차이는 90도인, 회로 스크리닝 시스템.
제1항에 있어서,
상기 제1 기간에 제공된 클록 신호는 복수의 집적된 펄스(integrated pulse)들을 포함하고, 상기 제2 기간에 제공된 클록 신호는 복수의 하프 펄스(half pulse)들을 포함하는, 회로 스크리닝 시스템.
제4항에 있어서,
상기 제2 기간에 제공된 클록 신호의 프로파일은 하강 에지 또는 상승 에지를 배제하는, 회로 스크리닝 시스템.
제1항에 있어서,
상기 전력 회로는 또한, 상기 제2 기간 이후에 상기 공급 전압의 전압 레벨을 상기 제2 전압 레벨로 풀업하도록 구성되는, 회로 스크리닝 시스템.
회로 스크리닝 시스템에 있어서,
테스팅 신호를 생성하도록 배열되는 신호 생성 회로;
캐스케이드 연결의 복수의 플립플롭(flip-flop)들 및 상기 플립플롭들에 커플링되는 로직 회로들의 클러스터를 포함하는 테스트 대상 회로 ― 상기 복수의 플립플롭들은 상기 테스팅 신호를 상기 로직 회로들의 클러스터로 전송함 ―;
상기 테스트 대상 회로에 공급 전압을 제공하도록 구성되는 전력 회로 ― 상기 공급 전압의 전압 레벨은 제1 기간에서는 입력 범위에, 상기 제1 기간 이후의 제2 기간에서는 상기 입력 범위보다 더 높은 응력 범위(stress range)에 위치되고, 상기 제2 기간 이후의 제3 기간에서는 상기 입력 범위에 위치됨 ―; 및
상기 제1 기간에 상기 테스트 대상 회로에 제1 프로파일을 갖는 클록 신호를 제공하고, 상기 제2 기간에 상기 테스트 대상 회로에 제2 프로파일을 갖는 클록 신호를 제공하도록 배열되는 클록 생성 회로
를 포함하고,
상기 제1 프로파일 및 상기 제2 프로파일은 상이한, 회로 스크리닝 시스템.
제7항에 있어서,
상기 제1 프로파일을 갖는 클록 신호는, 상기 제1 기간에 상기 테스팅 신호를 제1 테스팅 신호로서 수신하도록 상기 복수의 플립플롭들을 트리거하기 위한 복수의 집적된 펄스들을 포함하고, 상기 제2 프로파일을 갖는 클록 신호는, 상기 제2 기간에 상기 테스팅 신호를 제2 테스팅 신호로서 수신하도록 상기 복수의 플립플롭들을 트리거하기 위한 복수의 하프 펄스들을 포함하는, 회로 스크리닝 시스템.
제7항에 있어서,
상기 공급 전압의 전압 레벨은 추가로, 상기 제3 기간 이후의 제4 기간에서는 상기 응력 범위에 위치되고, 상기 제4 기간 이후의 제5 기간에서는 상기 입력 범위보다 더 낮은 오프 범위(off range)에 위치되는, 회로 스크리닝 시스템.
회로 스크리닝 방법에 있어서,
제1 입력 스테이지에서 동작하는 단계 ― 상기 제1 입력 스테이지에서, 제1 테스팅 신호가 테스트 대상 회로 내로 입력되고, 전압 레벨이 입력 범위에 위치되는 공급 전압이 상기 테스트 대상 회로에 제공되고, 제1 프로파일을 갖는 클록 신호가 상기 테스트 대상 회로에 제공됨 ―;
상기 제1 입력 스테이지 이후의 제1 응력 스테이지에서 동작하는 단계 ― 상기 제1 응력 스테이지에서, 상기 공급 전압의 전압 레벨은 상기 입력 범위보다 더 높은 응력 범위에 위치됨 ―;
상기 제1 응력 스테이지 이후의 제2 입력 스테이지에서 동작하는 단계 ― 상기 제2 입력 스테이지에서, 상기 제1 테스팅 신호와는 상이한 제2 테스팅 신호가 상기 테스트 대상 회로 내로 입력되고, 전압 레벨이 상기 응력 범위로부터 상기 입력 범위에 재위치되는 공급 전압이 상기 테스트 대상 회로에 제공되고, 상기 제1 프로파일과는 상이한 제2 프로파일을 갖는 클록 신호가 상기 테스트 대상 회로에 제공됨 ―
를 포함하는, 회로 스크리닝 방법.