JP2003309372A - 厚膜多層配線基板 - Google Patents
厚膜多層配線基板Info
- Publication number
- JP2003309372A JP2003309372A JP2002115052A JP2002115052A JP2003309372A JP 2003309372 A JP2003309372 A JP 2003309372A JP 2002115052 A JP2002115052 A JP 2002115052A JP 2002115052 A JP2002115052 A JP 2002115052A JP 2003309372 A JP2003309372 A JP 2003309372A
- Authority
- JP
- Japan
- Prior art keywords
- thick
- wiring board
- multilayer wiring
- layer
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5524—Materials of bond wires comprising metals or metalloids, e.g. silver comprising aluminium [Al]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】 配線基板の小型化・高密度化を図ることので
きる厚膜多層配線基板を提供すること。 【解決手段】 セラミック絶縁基板２にＡｇ系導体４、
厚膜抵抗体７、絶縁層３を積層してなる厚膜多層配線基
板１上に、チップ電子部品１０を搭載した厚膜多層配線
基板において，厚膜抵抗体７を、内層と表層に分け抵抗
トリミング可能に形成し、内層厚膜抵抗体７ａと表層厚
膜抵抗体７ｂを並列及び直列に接続することによって構
成する。
きる厚膜多層配線基板を提供すること。 【解決手段】 セラミック絶縁基板２にＡｇ系導体４、
厚膜抵抗体７、絶縁層３を積層してなる厚膜多層配線基
板１上に、チップ電子部品１０を搭載した厚膜多層配線
基板において，厚膜抵抗体７を、内層と表層に分け抵抗
トリミング可能に形成し、内層厚膜抵抗体７ａと表層厚
膜抵抗体７ｂを並列及び直列に接続することによって構
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、厚膜多層配線基板
に係り、特にセラミック絶縁基板にＡｇ系導体、厚膜受
動素子（抵抗Ｒ・コイルＬ・コンデンサＣ）、絶縁層を
積層してなる厚膜多層配線基板上に、チップ電子部品等
を搭載し、電子回路基板の小型化・高密度化を図ること
のできる厚膜多層配線基板の構造に関する。
に係り、特にセラミック絶縁基板にＡｇ系導体、厚膜受
動素子（抵抗Ｒ・コイルＬ・コンデンサＣ）、絶縁層を
積層してなる厚膜多層配線基板上に、チップ電子部品等
を搭載し、電子回路基板の小型化・高密度化を図ること
のできる厚膜多層配線基板の構造に関する。
【０００２】
【従来の技術】従来の厚膜基板は、絶縁基板上に導体、
抵抗体、及びオーバーコートガラスをそれぞれスクリー
ン印刷によって印刷、焼成して形成し、チップ電子部品
及びボンディングパッド等をはんだによって接続し、回
路基板を形成していた。
抵抗体、及びオーバーコートガラスをそれぞれスクリー
ン印刷によって印刷、焼成して形成し、チップ電子部品
及びボンディングパッド等をはんだによって接続し、回
路基板を形成していた。
【０００３】また、厚膜多層配線基板においては、内層
に受動素子、特に抵抗体を形成する場合、後工程の焼成
によって抵抗体の抵抗値が大きく変化して実用化が難し
いため、導体だけを内層に形成していた。
に受動素子、特に抵抗体を形成する場合、後工程の焼成
によって抵抗体の抵抗値が大きく変化して実用化が難し
いため、導体だけを内層に形成していた。
【０００４】このような事情から従来の厚膜多層配線基
板では、近年の各種電子回路基板の小型化・高密度化の
対応が難しい状態にある。この種の従来例には、特開２
０００−２８６５３９号、特開２０００−３５３８７７
号、実開平５−６９９７７号等がある。
板では、近年の各種電子回路基板の小型化・高密度化の
対応が難しい状態にある。この種の従来例には、特開２
０００−２８６５３９号、特開２０００−３５３８７７
号、実開平５−６９９７７号等がある。
【０００５】
【発明が解決しようとする課題】このような従来の厚膜
多層配線基板にあっては、各種電子回路基板の小型化・
高密度化を図るには技術的に限界が有り、小型化・高密
度化を目的とした回路設計及び配線パターン設計が難し
いものとなっている。
多層配線基板にあっては、各種電子回路基板の小型化・
高密度化を図るには技術的に限界が有り、小型化・高密
度化を目的とした回路設計及び配線パターン設計が難し
いものとなっている。
【０００６】本発明の目的は、配線基板の小型化・高密
度化を図ることのできる厚膜多層配線基板を提供するこ
とにある。
度化を図ることのできる厚膜多層配線基板を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明の特徴は、配線基
板を多層化（立体化）、内層、表層に形成する受動素子
を並列又は直列接続することによって実装面積を小さく
しようというものである。また、内層に形成した受動素
子の直上表面にチップ電子部品を搭載することにより配
線基板の小型化・高密度化を図ろうとするものである。
板を多層化（立体化）、内層、表層に形成する受動素子
を並列又は直列接続することによって実装面積を小さく
しようというものである。また、内層に形成した受動素
子の直上表面にチップ電子部品を搭載することにより配
線基板の小型化・高密度化を図ろうとするものである。
【０００８】より具体的には、上記目的を達成するため
請求項１に記載の厚膜多層配線基板は、セラミック絶縁
基板にＡｇ系導体、厚膜抵抗体、絶縁層を積層してなる
厚膜多層配線基板上に、チップ電子部品を搭載した厚膜
多層配線基板において，厚膜抵抗体を、内層と表層に分
け抵抗トリミング可能に形成し、内層厚膜抵抗体と表層
厚膜抵抗体を並列及び直列に接続することによって構成
したものである。このように構成することにより請求項
１に記載の発明によると、厚膜多層配線基板の小型化・
高密度化を図ることができる。
請求項１に記載の厚膜多層配線基板は、セラミック絶縁
基板にＡｇ系導体、厚膜抵抗体、絶縁層を積層してなる
厚膜多層配線基板上に、チップ電子部品を搭載した厚膜
多層配線基板において，厚膜抵抗体を、内層と表層に分
け抵抗トリミング可能に形成し、内層厚膜抵抗体と表層
厚膜抵抗体を並列及び直列に接続することによって構成
したものである。このように構成することにより請求項
１に記載の発明によると、厚膜多層配線基板の小型化・
高密度化を図ることができる。
【０００９】上記目的を達成するため請求項２に記載の
厚膜多層配線基板は、内層厚膜抵抗体と表層厚膜抵抗体
とによって形成した厚膜抵抗体の上にチップ電子部品を
搭載して構成したものである。このように構成すること
により請求項２に記載の発明によると、厚膜多層配線基
板の小型化・高密度化を図ることができる。
厚膜多層配線基板は、内層厚膜抵抗体と表層厚膜抵抗体
とによって形成した厚膜抵抗体の上にチップ電子部品を
搭載して構成したものである。このように構成すること
により請求項２に記載の発明によると、厚膜多層配線基
板の小型化・高密度化を図ることができる。
【００１０】上記目的を達成するため請求項３に記載の
厚膜多層配線基板は、要求抵抗値を、内層厚膜抵抗体の
焼成回数による抵抗値変化量に合わせてパターン設計を
行うことによって厚膜多層配線基板の内層で得るように
したものである。このように構成することにより請求項
３に記載の発明によると、厚膜多層配線基板の小型化・
高密度化を図ることができる。
厚膜多層配線基板は、要求抵抗値を、内層厚膜抵抗体の
焼成回数による抵抗値変化量に合わせてパターン設計を
行うことによって厚膜多層配線基板の内層で得るように
したものである。このように構成することにより請求項
３に記載の発明によると、厚膜多層配線基板の小型化・
高密度化を図ることができる。
【００１１】上記目的を達成するため請求項４に記載の
厚膜多層配線基板は、要求抵抗値を内層厚膜抵抗体の焼
成回数による抵抗値変化量に合わせて抵抗ペーストを使
用することによって厚膜多層配線基板の内層で得るよう
にしたものである。このように構成することにより請求
項４に記載の発明によると、厚膜多層配線基板の小型化
・高密度化を図ることができる。
厚膜多層配線基板は、要求抵抗値を内層厚膜抵抗体の焼
成回数による抵抗値変化量に合わせて抵抗ペーストを使
用することによって厚膜多層配線基板の内層で得るよう
にしたものである。このように構成することにより請求
項４に記載の発明によると、厚膜多層配線基板の小型化
・高密度化を図ることができる。
【００１２】上記目的を達成するため請求項５に記載の
厚膜多層配線基板は、複数積層してなる絶縁層の最下層
に設けられる第１の導体と該絶縁層の最上層に設けられ
る第２の導体とを有し，第２の導体と絶縁層とを貫通し
てビアホールを形成し，ビアホールに埋め込むコンタク
ト導体を絶縁層の積層数と同じ層数に形成したものであ
る。このように構成することにより請求項５に記載の発
明によると、厚膜多層配線基板の小型化・高密度化を図
ることができる。
厚膜多層配線基板は、複数積層してなる絶縁層の最下層
に設けられる第１の導体と該絶縁層の最上層に設けられ
る第２の導体とを有し，第２の導体と絶縁層とを貫通し
てビアホールを形成し，ビアホールに埋め込むコンタク
ト導体を絶縁層の積層数と同じ層数に形成したものであ
る。このように構成することにより請求項５に記載の発
明によると、厚膜多層配線基板の小型化・高密度化を図
ることができる。
【００１３】上記目的を達成するため請求項６に記載の
厚膜多層配線基板は、ビアホールを、最下層絶縁層のビ
アホール径から最上層絶縁層のビアホール径に向かって
段階的に大きな径に形成し，ビアホール径の大きさが段
階的に異なるビアホールにコンタクト導体を埋め込ん
で、第１の導体と第２の導体とを電気的に接続したもの
である。このように構成することにより請求項６に記載
の発明によると、厚膜多層配線基板の小型化・高密度化
を図ることができる。
厚膜多層配線基板は、ビアホールを、最下層絶縁層のビ
アホール径から最上層絶縁層のビアホール径に向かって
段階的に大きな径に形成し，ビアホール径の大きさが段
階的に異なるビアホールにコンタクト導体を埋め込ん
で、第１の導体と第２の導体とを電気的に接続したもの
である。このように構成することにより請求項６に記載
の発明によると、厚膜多層配線基板の小型化・高密度化
を図ることができる。
【００１４】
【発明の実施の形態】以下、本発明に係る厚膜多層配線
基板の実施の形態について３層構造を例にとって説明す
る。図１には、本発明に係る厚膜多層配線基板の一実施
の形態が示されている。
基板の実施の形態について３層構造を例にとって説明す
る。図１には、本発明に係る厚膜多層配線基板の一実施
の形態が示されている。
【００１５】図１において、厚膜多層配線基板１は、次
のように構成されている。
のように構成されている。
【００１６】すなわち、まず、セラミック絶縁基板２に
Ａｇ系導体（第１導体）４ａ及び厚膜受動素子である厚
膜コンデンサ８を印刷・焼成して形成し、その上に絶縁
層３ａ、絶縁層３ｂ及びコンタクト導体６を印刷・焼成
して形成する。そして、この上にＡｇ系導体（第２導
体）４ｂ、内層抵抗体７ａを印刷・焼成し、その上に絶
縁層３ｃ、絶縁層３ｄ及びコンタクト導体６を印刷・焼
成して形成する。更に、この上にＡｇ系導体（表層導
体）５、表層抵抗体７ｂ及びオーバーコートガラス９を
同様に形成した多層厚膜配線基板の部品搭載部にはんだ
ペーストを印刷しチップ電子部品１０・チップＩＣ１１
・ボンディングパッド１２等を搭載しはんだ１４、リフ
ロー・ワイヤーボンディング（アルミ線１３、金線１
５）にて電気的接続する構造となっている。
Ａｇ系導体（第１導体）４ａ及び厚膜受動素子である厚
膜コンデンサ８を印刷・焼成して形成し、その上に絶縁
層３ａ、絶縁層３ｂ及びコンタクト導体６を印刷・焼成
して形成する。そして、この上にＡｇ系導体（第２導
体）４ｂ、内層抵抗体７ａを印刷・焼成し、その上に絶
縁層３ｃ、絶縁層３ｄ及びコンタクト導体６を印刷・焼
成して形成する。更に、この上にＡｇ系導体（表層導
体）５、表層抵抗体７ｂ及びオーバーコートガラス９を
同様に形成した多層厚膜配線基板の部品搭載部にはんだ
ペーストを印刷しチップ電子部品１０・チップＩＣ１１
・ボンディングパッド１２等を搭載しはんだ１４、リフ
ロー・ワイヤーボンディング（アルミ線１３、金線１
５）にて電気的接続する構造となっている。
【００１７】このような構造について、厚膜受動素子、
特に厚膜抵抗体を例にとって、図２〜図４を用いて説明
すると、まず、セラミック絶縁基板２にＡｇ系内層導体
４及び内層厚膜抵抗体７ａを印刷・焼成して形成する。
その上に絶縁層３ａ、絶縁層３ｂ及びコンタクト導体６
を印刷・焼成して形成する。さらにその上に表層導体
５、表層厚膜抵抗体７ｂ及びオーバーコートガラス９を
印刷・焼成して形成する。このとき、内層厚膜抵抗体７
ａと表層厚膜抵抗体７ｂを並列及び直列接続することに
より抵抗体パターンが従来の約１／２の面積に縮小でき
る。
特に厚膜抵抗体を例にとって、図２〜図４を用いて説明
すると、まず、セラミック絶縁基板２にＡｇ系内層導体
４及び内層厚膜抵抗体７ａを印刷・焼成して形成する。
その上に絶縁層３ａ、絶縁層３ｂ及びコンタクト導体６
を印刷・焼成して形成する。さらにその上に表層導体
５、表層厚膜抵抗体７ｂ及びオーバーコートガラス９を
印刷・焼成して形成する。このとき、内層厚膜抵抗体７
ａと表層厚膜抵抗体７ｂを並列及び直列接続することに
より抵抗体パターンが従来の約１／２の面積に縮小でき
る。
【００１８】図３に示す如き並列接続は、特に、消費電
力の大きい抵抗体に優位で、例えば消費電力１Ｗの１Ｋ
Ωの抵抗体は、従来、パターン寸法をＬ＝３．２ｍｍ／
Ｗ＝３．２ｍｍ／Ｐ＝１．０２４ｗ／Ｒ０＝１ＫΩで設
計していた。ところが、図２に示す如き構造を使用する
ことによって、Ｒ２を内層抵抗体とし、Ｒ１を表層抵抗
体に形成しそれぞれ２ＫΩパターン寸法Ｌ＝３．２ｍｍ
／Ｗ＝１．６ｍｍ／Ｐ＝０．５１２ｗ／Ｒ１・２＝２Ｋ
Ωにし上下の並列接続することにより、表層抵抗体パタ
ーンが１／２の面積で同じ消費電力の抵抗体の形成が可
能となる。
力の大きい抵抗体に優位で、例えば消費電力１Ｗの１Ｋ
Ωの抵抗体は、従来、パターン寸法をＬ＝３．２ｍｍ／
Ｗ＝３．２ｍｍ／Ｐ＝１．０２４ｗ／Ｒ０＝１ＫΩで設
計していた。ところが、図２に示す如き構造を使用する
ことによって、Ｒ２を内層抵抗体とし、Ｒ１を表層抵抗
体に形成しそれぞれ２ＫΩパターン寸法Ｌ＝３．２ｍｍ
／Ｗ＝１．６ｍｍ／Ｐ＝０．５１２ｗ／Ｒ１・２＝２Ｋ
Ωにし上下の並列接続することにより、表層抵抗体パタ
ーンが１／２の面積で同じ消費電力の抵抗体の形成が可
能となる。
【００１９】図４に示す如き直列接続は、例えば、２Ｋ
Ωの抵抗体を形成すると、従来、パターン寸法をＬ＝２
ｍｍ／Ｗ＝１ｍｍ／Ｒ０＝２ＫΩで設計していた。とこ
ろが、図２に示す如き構造を使用することによって、Ｒ
２を内層抵抗体とし、Ｒ１を表層抵抗体に形成し、それ
ぞれ１ＫΩパターン寸法Ｌ＝１ｍｍ／Ｗ＝１ｍｍ／Ｒ１
・Ｒ２＝１ＫΩにし、上下を直列接続することによって
表層抵抗体パターンが１／２の面積で同じ抵抗値を得る
ことができる。
Ωの抵抗体を形成すると、従来、パターン寸法をＬ＝２
ｍｍ／Ｗ＝１ｍｍ／Ｒ０＝２ＫΩで設計していた。とこ
ろが、図２に示す如き構造を使用することによって、Ｒ
２を内層抵抗体とし、Ｒ１を表層抵抗体に形成し、それ
ぞれ１ＫΩパターン寸法Ｌ＝１ｍｍ／Ｗ＝１ｍｍ／Ｒ１
・Ｒ２＝１ＫΩにし、上下を直列接続することによって
表層抵抗体パターンが１／２の面積で同じ抵抗値を得る
ことができる。
【００２０】また、内層厚膜抵抗体７ａは、トリミング
による抵抗値調整が不可能であり抵抗精度に限度があっ
たその点に付いても本構造は表層抵抗体をトリミングで
きるため解決可能である。さらにまた、表層厚膜抵抗体
７ｂの上にチップ電子部品１０等の搭載も可能でさらに
高密度化を図ることができる。ここでは、抵抗体に付い
て説明したが図５で示すような抵抗体以外の受動素子
（Ｌ・Ｃ）においても同様に構成することができる。
による抵抗値調整が不可能であり抵抗精度に限度があっ
たその点に付いても本構造は表層抵抗体をトリミングで
きるため解決可能である。さらにまた、表層厚膜抵抗体
７ｂの上にチップ電子部品１０等の搭載も可能でさらに
高密度化を図ることができる。ここでは、抵抗体に付い
て説明したが図５で示すような抵抗体以外の受動素子
（Ｌ・Ｃ）においても同様に構成することができる。
【００２１】厚膜抵抗体７を内層に形成するに当たり内
層厚膜抵抗体７ａの形成後の焼成工程にあっては、内層
厚膜抵抗体７ａの抵抗値が変化する。本実施例において
は、図６に示した内層厚膜抵抗体７ａの形成後の焼成に
よる抵抗値変化率を把握し内層厚膜抵抗体７ａの形成後
の焼成回数により変化する抵抗に合わせたパターン設計
を実施することにより目標とする抵抗値を得られる。ま
た、図６の変化率に合わせた抵抗ペーストをブレンド等
によって作ることでも目標とする抵抗値を得ることがで
きる。
層厚膜抵抗体７ａの形成後の焼成工程にあっては、内層
厚膜抵抗体７ａの抵抗値が変化する。本実施例において
は、図６に示した内層厚膜抵抗体７ａの形成後の焼成に
よる抵抗値変化率を把握し内層厚膜抵抗体７ａの形成後
の焼成回数により変化する抵抗に合わせたパターン設計
を実施することにより目標とする抵抗値を得られる。ま
た、図６の変化率に合わせた抵抗ペーストをブレンド等
によって作ることでも目標とする抵抗値を得ることがで
きる。
【００２２】例えば、内層厚膜抵抗体７ａの形成後に４
回の焼成工程がある場合は、１００ｋΩのシート抵抗を
使用する抵抗体に付いては６５％抵抗値が下がるため初
期抵抗値を６５％上げたパターンに設計する。または、
ペーストのブレンドによって６５％上げたペーストとし
目標抵抗値を形成する。同様に１０ｋΩのシート抵抗を
使用する抵抗体は、１５％上げ、１ｋΩのシート抵抗を
使用する抵抗体は９０％下げ対応することにより目標抵
抗値を形成することができる。
回の焼成工程がある場合は、１００ｋΩのシート抵抗を
使用する抵抗体に付いては６５％抵抗値が下がるため初
期抵抗値を６５％上げたパターンに設計する。または、
ペーストのブレンドによって６５％上げたペーストとし
目標抵抗値を形成する。同様に１０ｋΩのシート抵抗を
使用する抵抗体は、１５％上げ、１ｋΩのシート抵抗を
使用する抵抗体は９０％下げ対応することにより目標抵
抗値を形成することができる。
【００２３】次に、絶縁層間のビアホール形成構造の特
徴に付いて図７を用いて説明する。図７が本実施例によ
る構造であり、絶縁基板２の上に内層導体４ａを印刷・
焼成して形成してある。その上に絶縁層３ａ及びコンタ
クト導体６ａを印刷・同時焼成する。さらに、絶縁層３
ｂを印刷・焼成し、最後にコンタクト導体６ｂを印刷・
焼成して１層が形成されている。
徴に付いて図７を用いて説明する。図７が本実施例によ
る構造であり、絶縁基板２の上に内層導体４ａを印刷・
焼成して形成してある。その上に絶縁層３ａ及びコンタ
クト導体６ａを印刷・同時焼成する。さらに、絶縁層３
ｂを印刷・焼成し、最後にコンタクト導体６ｂを印刷・
焼成して１層が形成されている。
【００２４】このとき絶縁層３ａのビアホールを例えば
φ０．３ｍｍにしたとき、絶縁層３ｂはφ０．４ｍｍと
大きくする構造とし、図８で示す印刷ダレを抑制する。
また、コンタクト導体を６ａ・６ｂと２回にすることで
ビアホール部の凹みを抑制する構造とし接続信頼性の優
れた構造とすることができる。
φ０．３ｍｍにしたとき、絶縁層３ｂはφ０．４ｍｍと
大きくする構造とし、図８で示す印刷ダレを抑制する。
また、コンタクト導体を６ａ・６ｂと２回にすることで
ビアホール部の凹みを抑制する構造とし接続信頼性の優
れた構造とすることができる。
【００２５】このようにして構成した厚膜多層配線基板
１は、図９に示す如き構成となる。すなわち、厚膜多層
配線基板１は、セラミック絶縁基板２にＡｇ系内層導体
４及び内層厚膜抵抗体７ａを印刷・焼成して形成し、そ
の上に絶縁層３ａ、絶縁層３ｂ及びコンタクト導体６を
印刷・焼成して形成し、さらにその上に表層導体５、表
層厚膜抵抗体７ｂ及びオーバーコートガラス９をそれぞ
れスクリーン印刷にて印刷・焼成して形成し、チップ電
子部品１０、１１及びボンディングパッド１２等をはん
だ１４にて接続し回路基板を形成している。１３は、ア
ルミ線である。
１は、図９に示す如き構成となる。すなわち、厚膜多層
配線基板１は、セラミック絶縁基板２にＡｇ系内層導体
４及び内層厚膜抵抗体７ａを印刷・焼成して形成し、そ
の上に絶縁層３ａ、絶縁層３ｂ及びコンタクト導体６を
印刷・焼成して形成し、さらにその上に表層導体５、表
層厚膜抵抗体７ｂ及びオーバーコートガラス９をそれぞ
れスクリーン印刷にて印刷・焼成して形成し、チップ電
子部品１０、１１及びボンディングパッド１２等をはん
だ１４にて接続し回路基板を形成している。１３は、ア
ルミ線である。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
配線基板を多層化（立体化）、内層、表層に形成する受
動素子を並列又は直列接続することによって実装面積を
小さくすることができる。
配線基板を多層化（立体化）、内層、表層に形成する受
動素子を並列又は直列接続することによって実装面積を
小さくすることができる。
【００２７】また、本発明によれば、内層に形成した受
動素子の直上表面にチップ電子部品を搭載することによ
り配線基板の小型化・高密度化を図ることができる。
動素子の直上表面にチップ電子部品を搭載することによ
り配線基板の小型化・高密度化を図ることができる。
【図１】本発明の一実施の形態を示す断面図である。
【図２】図１に図示の抵抗体の構成を示す局部断面図で
ある。
ある。
【図３】図１に図示の表層抵抗対の並列接続時のパター
ン図である。
ン図である。
【図４】図１に図示の表層抵抗対の直列接続時のパター
ン図である。
ン図である。
【図５】図１に図示の抵抗体以外の受動素子（Ｌ・Ｃ）
の構成を示す局部断面図である。
の構成を示す局部断面図である。
【図６】焼成回数による抵抗変化を示す図である。
【図７】ビアホール部の局部断面図である。
【図８】図７に図示のビアホール部の効果を説明するた
めの局部断面図である。
めの局部断面図である。
【図９】図１に図示の厚膜多層配線基板の斜視図であ
る。
る。
１…………………厚膜多層配線基板
２…………………セラミック絶縁基板
３ａ〜ｄ…………絶縁層
４ａ〜ｂ…………Ａｇ系内層導体
５…………………Ａｇ系表層導体
６…………………コンタクト導体
７ａ………………内層抵抗体（厚膜抵抗体）
７ｂ………………表層抵抗体（厚膜抵抗体）
８…………………厚膜コンデンサ
９…………………オーバーコートガラス
１０………………チップ電子部品
１１………………チップＩＣ
１２………………ボンディングパッド
１３………………アルミ線
１４………………はんだ
１５………………金線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 湖口 秀和
茨城県ひたちなか市大字高場2520番地 株
式会社日立製作所自動車機器グループ内
Ｆターム(参考） 4E351 AA07 AA13 BB05 BB24 BB26
BB31 CC11 CC23 DD01 EE01
FF04 FF06 GG01 GG06
5E346 AA02 AA12 AA14 AA15 AA17
AA32 AA43 BB01 BB20 CC01
CC39 CC46 DD03 DD09 DD13
DD34 EE32 FF35 FF45 GG18
GG19 GG40 HH01 HH22 HH33
Claims (6)
- 【請求項１】 セラミック絶縁基板にＡｇ系導体、厚膜
抵抗体、絶縁層を積層してなる厚膜多層配線基板上に、
チップ電子部品を搭載した厚膜多層配線基板において，
前記厚膜抵抗体を、内層と表層に分け抵抗トリミング可
能に形成し、前記内層厚膜抵抗体と表層厚膜抵抗体を並
列及び直列に接続することによって構成したことを特徴
とする厚膜多層配線基板。 - 【請求項２】 請求項１に記載の厚膜多層配線基板にお
いて，前記内層厚膜抵抗体と前記表層厚膜抵抗体とによ
って形成した前記厚膜抵抗体の上にチップ電子部品を搭
載してなる厚膜多層配線基板。 - 【請求項３】 請求項２に記載の厚膜多層配線基板にお
いて，要求抵抗値を、前記内層厚膜抵抗体の焼成回数に
よる抵抗値変化量に合わせてパターン設計を行うことに
よって前記厚膜多層配線基板の内層で得るようにしたこ
とを特徴とする厚膜多層配線基板。 - 【請求項４】 請求項２に記載の厚膜多層配線基板にお
いて，要求抵抗値を、前記内層厚膜抵抗体の焼成回数に
よる抵抗値変化量に合わせた抵抗ペーストを使用するこ
とによって前記厚膜多層配線基板の内層で得るようにし
たことを特徴とする厚膜多層配線基板。 - 【請求項５】 複数積層してなる絶縁層の最下層に設け
られる第１の導体と該絶縁層の最上層に設けられる第２
の導体とを有し，前記第２の導体と前記絶縁層とを貫通
してビアホールを形成し，前記該ビアホールに埋め込む
コンタクト導体を前記絶縁層の積層数と同じ層数に形成
したことを特徴とする厚膜多層配線基板。 - 【請求項６】 請求項５に記載の厚膜多層配線基板にお
いて，前記ビアホールを、前記最下層絶縁層のビアホー
ル径から前記最上層絶縁層のビアホール径に向かって段
階的に大きな径に形成し，前記ビアホール径の大きさが
段階的に異なるビアホールにコンタクト導体を埋め込ん
で、第１の導体と第２の導体とを電気的に接続したこと
を特徴とする厚膜多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002115052A JP3913094B2 (ja) | 2002-04-17 | 2002-04-17 | 厚膜多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002115052A JP3913094B2 (ja) | 2002-04-17 | 2002-04-17 | 厚膜多層配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003309372A true JP2003309372A (ja) | 2003-10-31 |
| JP3913094B2 JP3913094B2 (ja) | 2007-05-09 |
Family
ID=29396584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002115052A Expired - Fee Related JP3913094B2 (ja) | 2002-04-17 | 2002-04-17 | 厚膜多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3913094B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008026513A (ja) * | 2006-07-20 | 2008-02-07 | Sony Corp | 表示装置 |
| KR101046138B1 (ko) * | 2009-07-17 | 2011-07-01 | 삼성전기주식회사 | 다층 배선판 및 그 제조방법 |
| CN109244045A (zh) * | 2018-09-29 | 2019-01-18 | 北方电子研究院安徽有限公司 | 一种厚膜基板小型化金属管壳封装结构 |
| WO2022005097A1 (ko) * | 2020-07-01 | 2022-01-06 | 주식회사 아모센스 | 파워모듈 및 이에 포함되는 세라믹기판 제조방법 |
-
2002
- 2002-04-17 JP JP2002115052A patent/JP3913094B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008026513A (ja) * | 2006-07-20 | 2008-02-07 | Sony Corp | 表示装置 |
| KR101046138B1 (ko) * | 2009-07-17 | 2011-07-01 | 삼성전기주식회사 | 다층 배선판 및 그 제조방법 |
| CN109244045A (zh) * | 2018-09-29 | 2019-01-18 | 北方电子研究院安徽有限公司 | 一种厚膜基板小型化金属管壳封装结构 |
| CN109244045B (zh) * | 2018-09-29 | 2024-04-05 | 北方电子研究院安徽有限公司 | 一种厚膜基板小型化金属管壳封装结构 |
| WO2022005097A1 (ko) * | 2020-07-01 | 2022-01-06 | 주식회사 아모센스 | 파워모듈 및 이에 포함되는 세라믹기판 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3913094B2 (ja) | 2007-05-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7748115B2 (en) | Method of forming a circuit board | |
| JP2001111232A (ja) | 電子部品実装多層基板及びその製造方法 | |
| JP2001274556A (ja) | プリント配線板 | |
| TWI403251B (zh) | 具有減小穿孔導體棒之高速電路化基板，製造該基板之方法及使用該基板之資料處理系統 | |
| TWI402008B (zh) | 電容／電阻裝置，併有該裝置之有機介電層壓物及印刷線路板，及其製造方法 | |
| US8166653B2 (en) | Method of manufacturing printed circuit board having embedded resistors | |
| JP2003309372A (ja) | 厚膜多層配線基板 | |
| JP2003298238A (ja) | インバーテット・マイクロ・ビア | |
| CN204425778U (zh) | 一种埋电阻刚挠结合印制电路板 | |
| JP2002344092A (ja) | プリント基板 | |
| JP2712295B2 (ja) | 混成集積回路 | |
| JP2000068149A (ja) | 積層電子部品及びその製造方法 | |
| JP3295997B2 (ja) | セラミック多層基板 | |
| JP2003163559A (ja) | フィルタを有する回路基板 | |
| JP4782354B2 (ja) | チップ抵抗器及びその製造方法 | |
| JP2006261598A (ja) | シールドケースを有する電子部品 | |
| CN204425789U (zh) | 一种埋电容刚挠结合印制电路板 | |
| JPH09312478A (ja) | 多層配線基板 | |
| JP2008034672A (ja) | チップ部品の実装方法および電子モジュール | |
| JP2002176232A (ja) | アライメントマーク | |
| JPH01183195A (ja) | 多層印刷配線板装置の製造方法 | |
| US6608257B1 (en) | Direct plane attachment for capacitors | |
| JPH05166672A (ja) | 複合部品 | |
| JPH03136396A (ja) | 電子回路部品とその製造方法及び電子回路装置 | |
| JPH10335822A (ja) | 積層セラミック回路基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040804 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060817 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060928 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070124 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070130 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3913094 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100209 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120209 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120209 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130209 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130209 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140209 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |