JP2003332902A - 入力バッファ回路及び半導体集積回路装置 - Google Patents
入力バッファ回路及び半導体集積回路装置Info
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- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0175—Coupling arrangements; Interface arrangements
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Abstract
(57)【要約】
【課題】 試験用の外部端子数を増加させることなく試
験時に参照電圧の測定を可能にする入力バッファ回路及
び半導体集積回路装置を提供する。 【解決手段】 外部から入力される信号のレベルを判定
するための参照電圧が供給される入力バッファ回路であ
って、信号が入力される第１の入力端子と参照電圧が供
給される第２の入力端子間を接続または切断するための
スイッチを有する構成とする。
験時に参照電圧の測定を可能にする入力バッファ回路及
び半導体集積回路装置を提供する。 【解決手段】 外部から入力される信号のレベルを判定
するための参照電圧が供給される入力バッファ回路であ
って、信号が入力される第１の入力端子と参照電圧が供
給される第２の入力端子間を接続または切断するための
スイッチを有する構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、高速なインタフェ
ースで用いられる、差動増幅回路で構成された入力バッ
ファ回路及びそれを有する半導体集積回路装置に関す
る。
ースで用いられる、差動増幅回路で構成された入力バッ
ファ回路及びそれを有する半導体集積回路装置に関す
る。
【０００２】
【従来の技術】近年の半導体集積回路装置では、ＣＰＵ
の高速化に伴って周辺装置も高速化され、低電圧で高速
にデータ転送可能な、例えばＳＳＴＬ（Stub Series Te
rminated Logic）規格に対応した入力バッファ回路が用
いられる。このようなＳＳＴＬ規格に対応する小振幅イ
ンタフェースの入力バッファ回路では、一般に図３に示
すような差動増幅回路が使用される。
の高速化に伴って周辺装置も高速化され、低電圧で高速
にデータ転送可能な、例えばＳＳＴＬ（Stub Series Te
rminated Logic）規格に対応した入力バッファ回路が用
いられる。このようなＳＳＴＬ規格に対応する小振幅イ
ンタフェースの入力バッファ回路では、一般に図３に示
すような差動増幅回路が使用される。
【０００３】図３は従来の入力バッファ回路の構成を示
すブロック図である。
すブロック図である。
【０００４】図３に示すように、従来の入力バッファ回
路は、ゲートが共通に接続され、ソースが基準電位（例
えば、接地電位）に接続される第１のトランジスタＱ１
及び第２のトランジスタＱ２と、第１のトランジスタＱ
１とドレインどうしが接続された第３のトランジスタＱ
３と、第３のトランジスタＱ３とソースどうしが接続さ
れ、第２のトランジスタＱ２とドレインどうしが接続さ
れた第４のトランジスタＱ４と、第３のトランジスタＱ
３及び第４のトランジスタＱ４のソースと電源電圧ＶＤ
Ｄ間に挿入される電流源１０１とを有する構成である。
路は、ゲートが共通に接続され、ソースが基準電位（例
えば、接地電位）に接続される第１のトランジスタＱ１
及び第２のトランジスタＱ２と、第１のトランジスタＱ
１とドレインどうしが接続された第３のトランジスタＱ
３と、第３のトランジスタＱ３とソースどうしが接続さ
れ、第２のトランジスタＱ２とドレインどうしが接続さ
れた第４のトランジスタＱ４と、第３のトランジスタＱ
３及び第４のトランジスタＱ４のソースと電源電圧ＶＤ
Ｄ間に挿入される電流源１０１とを有する構成である。
【０００５】第１のトランジスタＱ１と第２のトランジ
スタＱ２は、第２のトランジスタＱ２のゲートとドレイ
ンを共通に接続することでカレントミラー回路を構成し
ている。また、電流源１０１は、差動増幅回路を構成す
る第１のトランジスタＱ１〜第４のトランジスタＱ４に
所定の動作電流を供給する。
スタＱ２は、第２のトランジスタＱ２のゲートとドレイ
ンを共通に接続することでカレントミラー回路を構成し
ている。また、電流源１０１は、差動増幅回路を構成す
る第１のトランジスタＱ１〜第４のトランジスタＱ４に
所定の動作電流を供給する。
【０００６】第４のトランジスタＱ４のゲートには第３
のトランジスタＱ３のゲートに入力される信号のレベル
判定に用いる参照電圧ＶＲＥＦが供給され、第３のトラ
ンジスタＱ３のゲートには、半導体集積回路装置の外部
から供給される入力信号Ｓｉｎが入力される。
のトランジスタＱ３のゲートに入力される信号のレベル
判定に用いる参照電圧ＶＲＥＦが供給され、第３のトラ
ンジスタＱ３のゲートには、半導体集積回路装置の外部
から供給される入力信号Ｓｉｎが入力される。
【０００７】このような構成において、図３に示した入
力バッファ回路は、外部から供給される入力信号Ｓｉｎ
のレベルと参照電圧ＶＲＥＦのレベルとを比較し、入力
信号Ｓｉｎが“Ｌｏｗ”レベルのときは、第３のトラン
ジスタＱ３のドレインから出力信号Ｓｏｕｔとして“Ｈ
ｉｇｈ”レベルを出力する。また、入力信号Ｓｉｎが
“Ｈｉｇｈ”レベルのときは、第３のトランジスタＱ３
のドレインから“Ｌｏｗ”レベルを出力する。
力バッファ回路は、外部から供給される入力信号Ｓｉｎ
のレベルと参照電圧ＶＲＥＦのレベルとを比較し、入力
信号Ｓｉｎが“Ｌｏｗ”レベルのときは、第３のトラン
ジスタＱ３のドレインから出力信号Ｓｏｕｔとして“Ｈ
ｉｇｈ”レベルを出力する。また、入力信号Ｓｉｎが
“Ｈｉｇｈ”レベルのときは、第３のトランジスタＱ３
のドレインから“Ｌｏｗ”レベルを出力する。
【０００８】図３に示した差動増幅回路で構成された入
力バッファ回路は、ＥＣＬレベルのような小振幅信号を
増幅してＣＭＯＳレベルのような大振幅信号を出力する
回路であり、トランジスタのしきい値電圧のばらつきに
よる回路特性の変動が少なく、小振幅信号に対しても安
定して動作する。
力バッファ回路は、ＥＣＬレベルのような小振幅信号を
増幅してＣＭＯＳレベルのような大振幅信号を出力する
回路であり、トランジスタのしきい値電圧のばらつきに
よる回路特性の変動が少なく、小振幅信号に対しても安
定して動作する。
【０００９】
【発明が解決しようとする課題】上述した入力バッファ
回路に供給される参照電圧ＶＲＥＦは、入力バッファ回
路を備えた半導体集積回路装置の内部で生成する場合
と、半導体集積回路装置の外部から供給する場合とがあ
る。半導体集積回路装置の内部で参照電圧ＶＲＥＦを生
成する場合、参照電圧ＶＲＥＦを供給するためのＬＳＩ
パッド(外部端子)を必要としないメリットがあるが、半
導体集積回路装置の試験時に、生成された参照電圧ＶＲ
ＥＦを測定することができないため、結果として、参照
電圧ＶＲＥＦをモニタするためだけに新たな外部端子が
必要になる。
回路に供給される参照電圧ＶＲＥＦは、入力バッファ回
路を備えた半導体集積回路装置の内部で生成する場合
と、半導体集積回路装置の外部から供給する場合とがあ
る。半導体集積回路装置の内部で参照電圧ＶＲＥＦを生
成する場合、参照電圧ＶＲＥＦを供給するためのＬＳＩ
パッド(外部端子)を必要としないメリットがあるが、半
導体集積回路装置の試験時に、生成された参照電圧ＶＲ
ＥＦを測定することができないため、結果として、参照
電圧ＶＲＥＦをモニタするためだけに新たな外部端子が
必要になる。
【００１０】参照電圧ＶＲＥＦは、入力バッファ回路が
正しく動作するか否かを決定する重要なパラメータであ
るため、半導体集積回路装置の試験時にその値を測定
し、予め決められた規格値内であるか否かを判定するこ
とが望ましい。
正しく動作するか否かを決定する重要なパラメータであ
るため、半導体集積回路装置の試験時にその値を測定
し、予め決められた規格値内であるか否かを判定するこ
とが望ましい。
【００１１】しかしながら、近年の半導体集積回路装置
は、回路規模の増大に伴って外部端子数が増加している
ため、試験のためだけに用いる外部端子を増やすことは
好ましくない。例えば、近年のＣＰＵなどのプロセッサ
では、数百個のＬＳＩ間インタフェースが必要であるた
め、それに対応して数百個の入力バッファ回路を備えて
いる。これらの入力バッファ回路には全て異なる参照電
圧ＶＲＥＦが供給されるわけでは無いが、それでも１つ
の半導体集積回路装置あたり参照電圧ＶＲＥＦを生成す
る回路が数十個程度必要になる。
は、回路規模の増大に伴って外部端子数が増加している
ため、試験のためだけに用いる外部端子を増やすことは
好ましくない。例えば、近年のＣＰＵなどのプロセッサ
では、数百個のＬＳＩ間インタフェースが必要であるた
め、それに対応して数百個の入力バッファ回路を備えて
いる。これらの入力バッファ回路には全て異なる参照電
圧ＶＲＥＦが供給されるわけでは無いが、それでも１つ
の半導体集積回路装置あたり参照電圧ＶＲＥＦを生成す
る回路が数十個程度必要になる。
【００１２】したがって、半導体集積回路装置の試験時
に、これらの参照電圧ＶＲＥＦを測定しようとすると、
少なくとも参照電圧ＶＲＥＦを生成する回路の数だけ試
験用の外部端子が必要になる。
に、これらの参照電圧ＶＲＥＦを測定しようとすると、
少なくとも参照電圧ＶＲＥＦを生成する回路の数だけ試
験用の外部端子が必要になる。
【００１３】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、試験用
の外部端子数を増加させることなく試験時に参照電圧の
測定を可能にする入力バッファ回路及び半導体集積回路
装置を提供することを目的とする。
る問題点を解決するためになされたものであり、試験用
の外部端子数を増加させることなく試験時に参照電圧の
測定を可能にする入力バッファ回路及び半導体集積回路
装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため
本発明の入力バッファ回路は、外部から入力される信号
のレベルを判定するための参照電圧が供給される入力バ
ッファ回路であって、前記信号が入力される第１の入力
端子と前記参照電圧が供給される第２の入力端子間を接
続または切断するためのスイッチを有する構成である。
本発明の入力バッファ回路は、外部から入力される信号
のレベルを判定するための参照電圧が供給される入力バ
ッファ回路であって、前記信号が入力される第１の入力
端子と前記参照電圧が供給される第２の入力端子間を接
続または切断するためのスイッチを有する構成である。
【００１５】このとき、前記スイッチは、ＮチャネルＭ
ＯＳトランジスタであってもよく、ＰチャネルＭＯＳト
ランジスタであってもよく、トランスファーゲートであ
ってもよい。
ＯＳトランジスタであってもよく、ＰチャネルＭＯＳト
ランジスタであってもよく、トランスファーゲートであ
ってもよい。
【００１６】一方、本発明の半導体集積回路装置は、上
記記載の複数の入力バッファ回路と、前記スイッチをＯ
ＮまたはＯＦＦさせるための制御信号を前記複数の入力
バッファ回路へ共通に供給するための外部端子とを有す
る構成である。
記記載の複数の入力バッファ回路と、前記スイッチをＯ
ＮまたはＯＦＦさせるための制御信号を前記複数の入力
バッファ回路へ共通に供給するための外部端子とを有す
る構成である。
【００１７】または、上記記載の複数の入力バッファ回
路と、前記スイッチをＯＮまたはＯＦＦさせるための制
御信号を前記複数の入力バッファ回路へ供給するための
データが外部から書き換え可能に記録されるレジスタと
を有する構成である。
路と、前記スイッチをＯＮまたはＯＦＦさせるための制
御信号を前記複数の入力バッファ回路へ供給するための
データが外部から書き換え可能に記録されるレジスタと
を有する構成である。
【００１８】上記のように構成された入力バッファ回路
及び半導体集積回路装置では、入力バッファ回路に信号
が入力される第１の入力端子と参照電圧が供給される第
２の入力端子間を接続または切断するためのスイッチを
有することで、試験時に該スイッチをＯＮさせれば、信
号が入力される外部端子からその入力バッファ回路に供
給される参照電圧が出力される。
及び半導体集積回路装置では、入力バッファ回路に信号
が入力される第１の入力端子と参照電圧が供給される第
２の入力端子間を接続または切断するためのスイッチを
有することで、試験時に該スイッチをＯＮさせれば、信
号が入力される外部端子からその入力バッファ回路に供
給される参照電圧が出力される。
【００１９】また、半導体集積回路装置に、上記スイッ
チを有する複数の入力バッファ回路と、スイッチをＯＮ
またはＯＦＦさせるための制御信号を各入力バッファ回
路へ共通に供給するための外部端子とを有すること、ま
たはスイッチをＯＮまたはＯＦＦさせるための制御信号
を各入力バッファ回路へ供給するためのデータが外部か
ら書き換え可能に記録されるレジスタとを有すること
で、外部端子の増加を最小限に抑制しつつ、各入力バッ
ファ回路が有するスイッチを制御することができる。
チを有する複数の入力バッファ回路と、スイッチをＯＮ
またはＯＦＦさせるための制御信号を各入力バッファ回
路へ共通に供給するための外部端子とを有すること、ま
たはスイッチをＯＮまたはＯＦＦさせるための制御信号
を各入力バッファ回路へ供給するためのデータが外部か
ら書き換え可能に記録されるレジスタとを有すること
で、外部端子の増加を最小限に抑制しつつ、各入力バッ
ファ回路が有するスイッチを制御することができる。
【００２０】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２１】図１は本発明の入力バッファ回路の一構成
例を示す回路図である。
例を示す回路図である。
【００２２】図１に示すように、本発明の入力バッファ
回路は、図３に示した従来の入力バッファ回路に、差動
増幅回路の２つの入力端子間、すなわち入力信号Ｓｉｎ
が入力される第３のトランジスタＱ３のゲートと参照電
圧ＶＲＥＦが供給される第４のトランジスタＱ４のゲー
ト間を、スイッチ１０で接続した構成である。その他の
構成及び差動増幅回路の動作は図３に示した従来の入力
バッファ回路と同様であるため、その説明は省略する。
回路は、図３に示した従来の入力バッファ回路に、差動
増幅回路の２つの入力端子間、すなわち入力信号Ｓｉｎ
が入力される第３のトランジスタＱ３のゲートと参照電
圧ＶＲＥＦが供給される第４のトランジスタＱ４のゲー
ト間を、スイッチ１０で接続した構成である。その他の
構成及び差動増幅回路の動作は図３に示した従来の入力
バッファ回路と同様であるため、その説明は省略する。
【００２３】スイッチ１０は、入力バッファ回路を備え
た半導体集積回路装置が通常動作する場合はＯＦＦさ
れ、半導体集積回路装置の試験時に参照電圧ＶＲＥＦを
測定する場合にＯＮされる。
た半導体集積回路装置が通常動作する場合はＯＦＦさ
れ、半導体集積回路装置の試験時に参照電圧ＶＲＥＦを
測定する場合にＯＮされる。
【００２４】このようなスイッチ１０を入力バッファ回
路に有することで、半導体集積回路装置の試験時にスイ
ッチ１０をＯＮさせれば、入力信号が入力される外部端
子からその入力バッファ回路に供給される参照電圧ＶＲ
ＥＦを測定することができる。
路に有することで、半導体集積回路装置の試験時にスイ
ッチ１０をＯＮさせれば、入力信号が入力される外部端
子からその入力バッファ回路に供給される参照電圧ＶＲ
ＥＦを測定することができる。
【００２５】上述したように、半導体集積回路装置は、
通常、多数の入力バッファ回路を備えている。これらの
入力バッファ回路にはインタフェースの種類に応じて異
なる参照電圧が供給される。また、同じ参照電圧が供給
される入力バッファ回路が多数存在する場合は、同一の
参照電圧を発生する回路を複数備え、各参照電圧発生回
路から所定数の入力バッファ回路にそれぞれ参照電圧が
供給される。
通常、多数の入力バッファ回路を備えている。これらの
入力バッファ回路にはインタフェースの種類に応じて異
なる参照電圧が供給される。また、同じ参照電圧が供給
される入力バッファ回路が多数存在する場合は、同一の
参照電圧を発生する回路を複数備え、各参照電圧発生回
路から所定数の入力バッファ回路にそれぞれ参照電圧が
供給される。
【００２６】本発明の半導体集積回路装置では、各入力
バッファ回路が備えるスイッチ１０のＯＮ／ＯＦＦを制
御するための制御信号ＣＮＴを複数の入力バッファ回路
で共通に使用することで、制御信号ＣＮＴを入力するた
めの外部端子を１つの半導体集積回路装置あたり少なく
とも１つ設ける構成とする。したがって、外部端子の増
加を必要最小限に抑制しつつ、半導体集積回路装置の試
験時に、全ての入力バッファ回路の入力に繋がる外部端
子から、各入力バッファ回路に供給される参照電圧ＶＲ
ＥＦをそれぞれ測定することができる。
バッファ回路が備えるスイッチ１０のＯＮ／ＯＦＦを制
御するための制御信号ＣＮＴを複数の入力バッファ回路
で共通に使用することで、制御信号ＣＮＴを入力するた
めの外部端子を１つの半導体集積回路装置あたり少なく
とも１つ設ける構成とする。したがって、外部端子の増
加を必要最小限に抑制しつつ、半導体集積回路装置の試
験時に、全ての入力バッファ回路の入力に繋がる外部端
子から、各入力バッファ回路に供給される参照電圧ＶＲ
ＥＦをそれぞれ測定することができる。
【００２７】なお、制御信号ＣＮＴを入力するための外
部端子は、入力バッファ回路の数や試験の都合に応じて
１つ以上であればいくつでもよいが、可能な限り共通に
使用することが望ましい。
部端子は、入力バッファ回路の数や試験の都合に応じて
１つ以上であればいくつでもよいが、可能な限り共通に
使用することが望ましい。
【００２８】また、スイッチ１０のＯＮ／ＯＦＦを制御
するための制御信号ＣＮＴは必ずしも外部端子から供給
する構成にする必要はない。例えば、半導体集積回路装
置の内部に外部からデータの書き換え可能なレジスタを
備えている場合は、参照電圧ＶＲＥＦの測定時に該レジ
スタのデータを書き換え、レジスタの出力を制御信号と
して使用することで、各入力バッファ回路が有するスイ
ッチ１０のＯＮ／ＯＦＦを切り換えるようにしてもよ
い。
するための制御信号ＣＮＴは必ずしも外部端子から供給
する構成にする必要はない。例えば、半導体集積回路装
置の内部に外部からデータの書き換え可能なレジスタを
備えている場合は、参照電圧ＶＲＥＦの測定時に該レジ
スタのデータを書き換え、レジスタの出力を制御信号と
して使用することで、各入力バッファ回路が有するスイ
ッチ１０のＯＮ／ＯＦＦを切り換えるようにしてもよ
い。
【００２９】次に、図１に示した入力バッファ回路が有
するスイッチ１０の具体的な構成について図２を用いて
説明する。
するスイッチ１０の具体的な構成について図２を用いて
説明する。
【００３０】図２（ａ）〜（ｃ）は図１に示したスイッ
チの具体的な構成を示す回路図である。
チの具体的な構成を示す回路図である。
【００３１】図１に示したスイッチ１０は、例えば、図
２（ａ）に示すようにＮチャネルＭＯＳトランジスタＱ
１１のソース−ドレインが差動増幅回路の２つの入力端
子間に挿入され、ゲートから制御信号ＣＮＴを供給され
る構成、または図２（ｂ）に示すようにＰチャネルＭＯ
ＳトランジスタＱ１２のソース−ドレインが差動増幅回
路の２つの入力端子間に挿入され、ゲートから制御信号
ＣＮＴを供給される構成、または図２（ｃ）に示すよう
にＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳト
ランジスタとを組み合わせたトランスファーゲート１１
を用いる構成が考えられる。なお、図２（ｃ）に示した
トランスファーゲート１１では、トランジスタのソース
−ドレインが差動増幅回路の２つの入力端子間に挿入さ
れ、一方のゲートに制御信号ＣＮＴがそのまま供給さ
れ、他方のゲートに反転させた制御信号ＣＮＴＢが供給
される。
２（ａ）に示すようにＮチャネルＭＯＳトランジスタＱ
１１のソース−ドレインが差動増幅回路の２つの入力端
子間に挿入され、ゲートから制御信号ＣＮＴを供給され
る構成、または図２（ｂ）に示すようにＰチャネルＭＯ
ＳトランジスタＱ１２のソース−ドレインが差動増幅回
路の２つの入力端子間に挿入され、ゲートから制御信号
ＣＮＴを供給される構成、または図２（ｃ）に示すよう
にＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳト
ランジスタとを組み合わせたトランスファーゲート１１
を用いる構成が考えられる。なお、図２（ｃ）に示した
トランスファーゲート１１では、トランジスタのソース
−ドレインが差動増幅回路の２つの入力端子間に挿入さ
れ、一方のゲートに制御信号ＣＮＴがそのまま供給さ
れ、他方のゲートに反転させた制御信号ＣＮＴＢが供給
される。
【００３２】図２（ａ）に示したＮチャネルＭＯＳトラ
ンジスタＱ１１を用いる構成、及び図２（ｂ）に示した
ＰチャネルＭＯＳトランジスタＱ１２を用いる構成で
は、１つのトランジスタでスイッチを実現するためレイ
アウト面積が少なくて済むが、測定できる参照電圧ＶＲ
ＥＦの範囲が制約される問題がある。具体的には、ＯＮ
／ＯＦＦ制御が可能な参照電圧ＶＲＥＦの範囲が制御信
号ＣＮＴの電圧で制限されてしまう。一方、図２（ｃ）
に示したトランスファーゲート１１を用いる構成では、
測定できる参照電圧ＶＲＥＦの範囲が制約されないが、
２つのトランジスタでスイッチを実現するためレイアウ
ト面積が増大する問題がある。したがって、図２（ａ）
〜（ｃ）に示した構成のスイッチ１０は、参照電圧ＶＲ
ＥＦの値や半導体集積回路装置の実装密度に応じて適宜
選択すればよい。
ンジスタＱ１１を用いる構成、及び図２（ｂ）に示した
ＰチャネルＭＯＳトランジスタＱ１２を用いる構成で
は、１つのトランジスタでスイッチを実現するためレイ
アウト面積が少なくて済むが、測定できる参照電圧ＶＲ
ＥＦの範囲が制約される問題がある。具体的には、ＯＮ
／ＯＦＦ制御が可能な参照電圧ＶＲＥＦの範囲が制御信
号ＣＮＴの電圧で制限されてしまう。一方、図２（ｃ）
に示したトランスファーゲート１１を用いる構成では、
測定できる参照電圧ＶＲＥＦの範囲が制約されないが、
２つのトランジスタでスイッチを実現するためレイアウ
ト面積が増大する問題がある。したがって、図２（ａ）
〜（ｃ）に示した構成のスイッチ１０は、参照電圧ＶＲ
ＥＦの値や半導体集積回路装置の実装密度に応じて適宜
選択すればよい。
【００３３】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００３４】入力バッファ回路に信号が入力される第１
の入力端子と参照電圧が供給される第２の入力端子間を
接続または切断するためのスイッチを有することで、試
験時に該スイッチをＯＮさせれば、信号が入力される外
部端子からその入力バッファ回路に供給される参照電圧
を測定することができる。
の入力端子と参照電圧が供給される第２の入力端子間を
接続または切断するためのスイッチを有することで、試
験時に該スイッチをＯＮさせれば、信号が入力される外
部端子からその入力バッファ回路に供給される参照電圧
を測定することができる。
【００３５】また、半導体集積回路装置に上記スイッチ
を有する複数の入力バッファ回路と、スイッチをＯＮま
たはＯＦＦさせるための制御信号を各入力バッファ回路
へ共通に供給するための外部端子とを有する構成、また
は、スイッチをＯＮまたはＯＦＦさせるための制御信号
を各入力バッファ回路へ供給するためのデータが外部か
ら書き換え可能に記録されるレジスタとを有すること
で、外部端子の増加を最小限に抑制しつつ、半導体集積
回路装置の試験時に、全ての入力バッファ回路の入力に
繋がる外部端子から各入力バッファ回路に供給される参
照電圧をそれぞれ測定することができる。
を有する複数の入力バッファ回路と、スイッチをＯＮま
たはＯＦＦさせるための制御信号を各入力バッファ回路
へ共通に供給するための外部端子とを有する構成、また
は、スイッチをＯＮまたはＯＦＦさせるための制御信号
を各入力バッファ回路へ供給するためのデータが外部か
ら書き換え可能に記録されるレジスタとを有すること
で、外部端子の増加を最小限に抑制しつつ、半導体集積
回路装置の試験時に、全ての入力バッファ回路の入力に
繋がる外部端子から各入力バッファ回路に供給される参
照電圧をそれぞれ測定することができる。
【図１】本発明の入力バッファ回路の一構成例を示す回
路図である。
路図である。
【図２】図１に示したスイッチの具体的な構成を示す回
路図である。
路図である。
【図３】従来の入力バッファ回路の構成を示すブロック
図である。
図である。
１０ スイッチ
１１ トランスファーゲート
Ｑ１１ ＮチャネルＭＯＳトランジスタ
Ｑ１２ ＰチャネルＭＯＳトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J056 AA01 BB52 BB60 CC01 CC02
DD13 DD29 FF06 FF08
5J066 AA01 AA12 AA45 CA92 FA18
HA10 HA17 HA39 KA05 KA09
MA21 ND01 ND14 ND22 ND23
PD01 SA15
5J500 AA01 AA12 AA45 AC92 AF18
AH10 AH17 AH39 AK05 AK09
AM21 AS15 DN01 DN14 DN22
DN23 DP01
Claims (6)
- 【請求項１】 外部から入力される信号のレベルを判定
するための参照電圧が供給される入力バッファ回路であ
って、 前記信号が入力される第１の入力端子と前記参照電圧が
供給される第２の入力端子間を接続または切断するため
のスイッチを有する入力バッファ回路。 - 【請求項２】 前記スイッチは、 ＮチャネルＭＯＳトランジスタである請求項１記載の入
力バッファ回路。 - 【請求項３】 前記スイッチは、 ＰチャネルＭＯＳトランジスタである請求項１記載の入
力バッファ回路。 - 【請求項４】 前記スイッチは、 トランスファーゲートである請求項１記載の入力バッフ
ァ回路。 - 【請求項５】 請求項１乃至４のいずれか１項に記載さ
れた複数の入力バッファ回路と、 前記スイッチをＯＮまたはＯＦＦさせるための制御信号
を前記複数の入力バッファ回路へ共通に供給するための
外部端子と、を有する半導体集積回路装置。 - 【請求項６】 請求項１乃至４のいずれか１項に記載さ
れた複数の入力バッファ回路と、 前記スイッチをＯＮまたはＯＦＦさせるための制御信号
を前記複数の入力バッファ回路へ供給するためのデータ
が外部から書き換え可能に記録されるレジスタと、を有
する半導体集積回路装置。
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