JPH0247916A - アナログコンパレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログコンパレータ回路に関し、特にノイズ
に対する影響を抑制し、専用端子を設けずに比較精度を
向上したアナログフンパレータ回路に関する。

〔従来の技術〕

従来のアナログコンパレータ回路の基本構成ブロック図
を第３図に示す。従来のアナログコンパレータ回路は、
サンプリング信号に同期してアナ四グ入力信号（以下Ｖ
ＩＮとする。）を入力するアナジグスイッチ３１と、コ
ンベア信号に同期して比較電圧（以下Ｖ。ＭＰとする。

）を入力するアナログスイッチ３２と、前記アナジグス
イッチ３１あるいはアナ四グスイッチ３２＆の出力と接
続されるコンデンサ３３と、電源電圧（以下ｖ、）Ｉ）
とする、）を複数の抵抗Ｒにより抵抗分割して所定のバ
イアス電位を発生するバイアス電位発生回路３４と、前
記バイアス電位発生回路３４の出力３４−すに接続され
るコンデンサ３５と、プリチャージ信号に同期してバイ
アス電位発生回路３４の出力の電位を伝達するアナログ
スイッチ３６及び３７と、差動増幅回路３８とから構成
される。

従来の回路では、サンプリング信号がハイレベルになる
と、アナログスイッチ３１がオンとなり、ＶＩＮをサン
プリングする。同時に、プリチャージ信号がハイレベル
になり、アナログスイッチ３６と３７がオンとなり、コ
ンデンサ３３と３５の端子Ｖ　、、　Ｖ　ｂをバイアス
電位発生回路３４の出力の電位にプリチャージする。次
に、サンプリング信号及びプリチャージ信号がロウレベ
ルとなり、コンベア信号がハイレベルになると、アナロ
グスイッチ３１．３６及び３７はオフとなり、代わって
アナログスイッチ３２がオンとなってＶｃＭＰがコンデ
ンサ３３の他方の端子に入力される。この時、一方の入
力Ｖ、の電位は一定に保持され、他方の入力Ｖ、の電位
はコンデンサ３３の容量結合によりＶＩＮとＶ。ＭＰの
電位差分変化する。この電位の変化を差動増幅器３８に
よって増幅し、■！、とＶ。ＭＰを比較する。

上記コンパレータ回路はマイクロコンピュータ（以下、
マイコンという）などに搭載され、アナログ電圧をデジ
タル値に変換し、データ処理がマイコンにて実行される
。

〔発明が解決しようとする課題〕

マイコンは、一般にシステムクロックに同期して動作し
ているので、システムクロック（例えばφ１とする。）
に同期してＶＤＤラインにノイズが発生する。特に、高
速で動作するマイコンでは、ノイズが顕著になる。プリ
チャージ信号やサンプリング信号などもシステムクロッ
クφ１に同期して変化する。

上述した従来のアナログコンパレータ回路をマイコンに
内蔵した場合、プリチャージ信号が例えばシステムクロ
ックφ１に同期で立下がると仮定すると、バイアス電位
発生回路のＶＤりラインにはシステムクロックφ１に同
期してノイズが発生する為、バイアス電位発生回路出力
にもノイズが発生してしまい、アナログスイッチ３６．
３７がオフする瞬間にバイアス電位はＶＤＤラインのノ
イズの影響で電位が変化してしまう。前記変化は非常に
急峻であるので、アナログスイッチ３６．３７のオフす
るタイミングに多少の時間差があったり、配線容量に差
があったりすると、差動入力Ｖ、及びＶ、が等電位にチ
ャージされなくなり、アナログコンパレータ出力の精度
が悪くなるという欠点がある。

また、精度を良くする為にｖｎｎの代わりにノイズの少
ない電圧を外部端子からバイアス電位発生回路に供給す
る方法が考えられるが、この方法だと電圧を供給する為
の専用端子を必要とする為、マイコンのポートとして使
用できる有効端子数が減少するという欠点がある。

〔課題を解決するための手段〕

本発明のアナログコンパレータ回路は、アナログ入力電
圧と比較電圧を切換えて入力する回路と、前記入力回路
の出力と一方の端子が接続された第１のコンデンサと、
電源電圧から所定のバイアス電位を発生するバイアス電
位発生回路と、前記バイアス電位発生回路の出力に一方
の端子が接続された第２のコンデンサと、前記第１のコ
ンデンサの他方の端子と第３のコンデンサの両端子を前
記所定のバイアス電位にプリチャージする手段と、前記
第１および第２のコンデンサの他方の端子間の電位差を
比較する比較回路と、電源電圧の変動によって変化した
バイアス電位で第１．第２のコンデンサがプリチャージ
されることを抑制する手段とを備えている。

上記抑制手段としては、バイアス電位発生回路の出力端
に第３のコンデンサを接続する、プリチャージ信号を遅
らせてプリチャージ時期をずらす、あるいはこれら両手
段を併用することによって実現できる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を示すブロック図、第２
図はプリチャージのタイミング・チャートである。１は
サンプリング信号に同期してアナ田グ入力信号ＶＩＮを
入力するアナログスイッチ、２はコンベア信号に同期し
て比較電圧信号Ｖ。ＭＰを入力するアナログスイッチ、
３は前記アナログスイッチ１あるいはアナログスイッチ
２の出力と接続されるコンデンサ、４は電源電圧ＶＤＤ
を複数抵抗Ｒにより分割して所定のバイアス電位を発生
するバイアス電位発生回路、５は前記バイアス電位発生
回路の出力を入力とするコンデンサ、６と７はプリチャ
ージ信号に同期して前記バイアス電位発生回路の出力を
プリチャージするトランスファーゲート、８は差動増幅
回路、４−ａと４−すはバイアス電位発生回路４を構成
するコンデンサとＲ−ストリングである。

本実施例において、サンプリング信号がハイレベルにな
るとアナログスイッチ１がオンとなり、アナログ入力信
号ｖ１Ｎをサンプリングする。同時にプリチャージ信号
がハイレベルになり、アナログスイッチ６と７がオンと
なり、コンデンサ３と５をバイアス電位発生回路４の出
力の電位にプリチャージする。次に、サンプリング信号
及びプリチャージ信号がロウレベルとなりコンベア信号
がハイレベルになると、アナログスイッチ１，６及び７
はオフとなり、代わってアナログスイッチ２がＯＮとな
ってＶ　ＣＭＰが入力され、■□貨とＶ。ＭＰの電位に
差がある場合は差動入力Ｖ、の電位が変化し、差動増幅
器３８が変化を増幅し、Ｖ工ＮとＶＣＭＰの大小を比較
する。バイアス電位発生回路４のＶｌ）Ｄラインの中点
タップに＝ンデンサ４−ａを付加すると抵抗とコンデン
サにより時定数回路が構成され、前記中点タップａノイ
ズの立上がり、立下がりが遅くなる。第２図に示すよう
に、システムクロックφ１同期でプリチャージ信号が立
下がる時にも、ノイズが立上がりきらないうちに変化し
く実線で示す。点線は従来例。）、前記中点タップのノ
イズの振幅は小さくなり、バイアス電位発生回路出力の
ノイズが減少する。その為、差動入力Ｖ、及びＶ、のプ
リチャージ電位のバラツ午が小さくなり、高精度のアナ
ログコンパレータ回路が得と同一構成部は同じ番号を示
して説明を省略する。

本実施例ではプリチャージ信号をアナログ遅延回路９に
よって遅延を与えている。このようにアナログ遅延回路
９を設ける事により、第５図に示されるように、プリチ
ャージ信号をシステムクロックφ１より遅らせシステム
ク四、りφ１に同期してバイアス電位に発生するノイズ
の影響が少ないタイミングでプリチャージを終了しコン
デンサ３と５の電位Ｖ、、Ｖ、を等電位にプリチャージ
する事ができる。

第６図は本発明の第３の実施例であり、これは上述した
二つの実施例を併用したものである。したがって、等電
位にプリチャージする効果が格段に向上する。

〔発明の効果〕

以上説明したように本発明によれば、ｖＤＤラインのノ
イズの影響を減少させ、専用のＶ、端子を設けることな
くアナログコンパレータ回路の精度を高めるという効果
がある。

第２図は第１図におけるプリチャージのタイミング・チ
ャート、第３図は従来例の回路図、第４図は第２の実施
例の回路図、第５図はそのタイミングチャート、第６図
は第３の実施例の回路図である。

１．２，６，７，３１，３２，３６．３７・・・・・・
アナログスイッチ、３，５，４−ａ、３３，３５・・・
・・・コンデンサ、４，３４・・・・・・バイアス電位
発生回路、４−ｂ、３４−ｂ・・・・・・直列抵抗（Ｒ
−ストリング）、８，３８・・・・・・差動増幅器。

代理人　弁理士　　内　原　　　晋

【図面の簡単な説明】

Claims (1)

【特許請求の範囲】
1. アナログ入力電圧の比較電圧を切換えて入力する入力回
   路と、前記入力回路の出力に一方の端子が接続された第
   １のコンデンサと、電源電圧から所定のバイアス電位を
   発生するバイアス電位発生回路と、前記バイアス電位発
   生回路の出力に一方の端子が接続された第２のコンデン
   サと、前記第１のコンデンサの他方の端子と第３のコン
   デンサの両端子を前記所定のバイアス電位にプリチャー
   ジする手段と、前記第１および第２のコンデンサの他方
   の端子間の前記電位差を比較する比較回路と、電源電圧
   の変動によって変化したバイアス電位で前記第１および
   第２のコンデンサがプリチャージされることを抑制する
   手段とを備えることを特徴とするアナログコンパレータ
   。