JP2004014644A

JP2004014644A - トランジスタの製造方法、該トランジスタを用いた集積回路及び電気光学装置、並びに該電気光学装置を搭載した電子機器

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Publication number: JP2004014644A
Application number: JP2002163383A
Authority: JP
Inventors: Daisuke Abe; 安部　大介
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-06-04
Filing date: 2002-06-04
Publication date: 2004-01-15

Abstract

【課題】ゲート絶縁膜のバルクの特性とＭＯＳ界面の特性を両立させ得る半導体装置の製造方法を提供する。
【解決手段】ＭＯＳトランジスタの能動層となる半導体上に少なくともＴＥＯＳ及び酸素を原材料とする酸化シリコンを平行平板型ＲＦプラズマＣＶＤ法にて堆積してゲート絶縁膜を形成する過程（図１（ｆ））と、ゲート絶縁膜上に半導体膜を形成する過程（図１（ｇ））と、ゲート絶縁膜に熱処理を行う過程（図１（ｇ））と、を含む。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、トランジスタの製造方法に関する。さらには、そのトランジスタを採用した集積回路、及びそのトランジスタを画素に接続されるスイッチング素子やドライバー回路として用いたＥＬ（エレクトロルミネッセンス）表示装置及び液晶表示装置又は電気泳動装置等に代表される電気光学装置、並びにその電気光学装置を搭載した電子機器に関するものである。
【０００２】
【従来の技術】
液晶表示装置や有機ＥＬ表示装置などの電気光学装置の基板に、ガラスや樹脂等の比較的に大型の透明基板を用いることが検討されている。これ等の基板は耐熱温度が相対的に低い。このため、この基板に集積されるＴＦＴなどの半導体装置や各種のデバイスを低温プロセスによって製造する技術の開発がなされている。また、有機ＥＬ表示素子は電流駆動によって動作するため、より駆動性能の良いＴＦＴが必要であり、低温ポリシリコンＴＦＴの製造技術が重要である。
【０００３】
低温ポリシリコンＴＦＴの製造には、ＭＯＳトランジスタのゲート絶縁膜を形成する工程が不可欠である。ゲート絶縁膜の良否がトランジスタ性能に大きな影響を与える。ゲート絶縁膜の形成には、ＥＣＲ−ＰＥＣＶＤ法（ＥＣＲプラズマ化学気相堆積法）、平行平板型ＲＦプラズマＣＶＤ法が使用される。ＥＣＲ−ＰＥＣＶＤ法を使用すると、ゲート絶縁膜を堆積後に熱処理を加えることによってＭＯＳ界面の特性を熱酸化膜並に向上させることができる。また、平行平板型ＲＦプラズマＣＶＤを用いた場合、ゲート絶縁膜のバルクの特性は良好である。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＥＣＲ−ＰＥＣＶＤ法を使用して形成したゲート絶縁膜には、フラットバンド電圧のシフトが大きい、絶縁耐圧が低い等の、好ましくない傾向もあり、膜質の更なる改善が望まれる。一方、平行平板型ＲＦプラズマＣＶＤを使用して形成したゲート絶縁膜は、ＭＯＳ界面に多くの欠陥を含んでいる。いずれの方法によっても、ゲート絶縁膜のバルクの特性とＭＯＳ界面の特性の両方が共に良好であるゲート絶縁膜を得ることは難しい。
【０００５】
よって、本発明は、低温プロセスによってゲート絶縁膜のバルクの特性と界面の特性を両立させ得る半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため本発明のトランジスタの製造方法は、第１の半導体上にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上に第２の半導体を形成する工程、及び前記第２の半導体を形成した後に熱処理を行う工程、を具備することを特徴とする。
【０００７】
かかる工程によって製造することによって、トランジスタの能動層となる半導体膜とゲート絶縁膜との界面（以下ＭＯＳ界面と称す）の低欠陥密度、膜中の低電荷密度、高絶縁耐圧等の優れた品質を併せ持つゲート絶縁膜の形成が実現可能となり、高品質なゲート絶縁膜を有するトランジスタを低温プロセスで製造することが可能となる。
【０００８】
トランジスタの能動層となる第１の半導体はシリコン基板であるか、または少なくとも表面が絶縁性の基板上に形成したシリコン膜を用いることができる。それにより、本発明で開示された工程以外の製造工程において、現在広く実用化されている半導体基板を用いた集積回路やアモルファスシリコンＴＦＴ、ポリシリコンＴＦＴの製造工程を踏襲することができる。
【０００９】
ゲート絶縁膜の形成方法はテトラエトキシシラン及び酸素を主たる原材料とする酸化シリコンをプラズマＣＶＤ法、特に平行平板型プラズマＣＶＤ法にて堆積する。それにより、良好な品質の絶縁膜を形成することができ、かつ、基板（第１の半導体）面内均一に絶縁膜を形成することができる。
【００１０】
また、前記ゲート絶縁膜は、摂氏３５０度以上４５０度以下の雰囲気中で形成されることを特徴とする。それにより、熱処理後のゲート絶縁膜およびＭＯＳ界面の品質を良好なものにすることができる。
【００１１】
好ましくは、前記ゲート絶縁膜上に形成する第２の半導体膜としてはシリコン膜またはゲルマニウム膜を用いると好ましい。トランジスタの能動層への不純物の拡散の影響を排除することができるからである。
【００１２】
また、第２の半導体は、非晶質であることを特徴とする。それにより、後の工程で行われる熱処理による膜質およびＭＯＳ界面の改善効果を大きくすることができる。
【００１３】
第２の半導体はプラズマＣＶＤ、特に平行平板型プラズマＣＶＤ法にて堆積する。それにより、後の工程で行われる熱処理による膜質およびＭＯＳの改善効果を大きくすることができる。
【００１４】
また、前記熱処理は、摂氏３００度以上４５０度以下の雰囲気中にて行われることを特徴とする。それにより、上記以外の温度範囲で熱処理を行った場合に比べてゲート絶縁膜の膜質、及びＭＯＳ界面品質の改善効果を最大にすることができる。また、前記熱処理は、光エネルギーを照射する工程を含むことを特徴とする。光エネルギーとしては、例えば、レーザ光またはハロゲンランプ光などを用いることができる。それにより、加熱炉等で加熱するのに比較して短い工程時間で膜質、ＭＯＳ界面の改善が図れるので、工程時間を短縮し、製造コストを低減することができる。ここで、光エネルギーを照射する場合においても第一の半導体膜の温度が摂氏３００度以上４５０度以下になるように光エネルギー強度や照射時間を制御することが重要である。
【００１５】
また、前記第２の半導体をパターニングする工程、及び前記第１の半導体に不純物を注入する工程を更に備え、前記熱処理は、前記不純物を注入する工程の後に行うことを特徴とする。より具体的には、ゲート電極の形状に第２の半導体膜をパターニングした後、第２の半導体膜をマスクとしてトランジスタのソース、ドレイン部分に１ｘ１０^１９ｃｍ^−３以上、１ｘ１０^２１ｃｍ^−３以下の３族元素または５族元素の不純物を注入し、その後熱処理を行う。それにより、トランジスタのソース部分およびドレイン部分への不純物注入とゲート電極を低抵抗化するためのゲート電極への不純物注入を同時に行うことができるため工程時間を短縮し、製造コストを低減することが可能となる。
【００１６】
また、前記第２の半導体をゲート電極として用いることを特徴とする。それにより、ゲート電極材料の堆積工程を省略することができるため工程時間を短縮し、製造コストを低減することができる。ここで、「ゲート電極として用いる」とは、ゲート電極の一部として使用する場合、及び全部として使用する場合の双方を含む。
【００１７】
また、前記熱処理を行った後、前記第２の半導体を除去する工程を更に備えたことを特徴とする。尚、第２の半導体を除去した後には、第２の半導体膜とは異なった種類の電極材料を前記ゲート絶縁膜上に堆積し、これをパターニングしてゲート電極とするとよい。それにより、最もゲート電極材料に適したものをゲート電極として利用できるため、例えば、より低抵抗なゲート電極材料を用いることによって回路をより高速動作させることが可能となる。
【００１８】
また、前記熱処理工程の後、全ての工程において基板温度を摂氏３５０度以下の工程温度でデバイスを完成させると好ましい。それにより、製造工程中でのゲート絶縁膜及びＭＯＳ界面の品質劣化を防止し、高品質なＭＯＳトランジスタを製造することができる。
【００１９】
また、前記ＭＯＳトランジスタは全工程において工程温度摂氏５００度以下の低温プロセスによってガラス基板上に製造されると好ましい。それによって、低コストで高品質なトランジスタを製造することが可能となる。
【００２０】
本発明の製造方法によって製造されたトランジスタは、トランジスタのＭＯＳ界面の低欠陥密度、膜中の低電荷密度、高絶縁耐圧等の優れた品質を併せ持つゲート絶縁膜の形成が実現可能となり、高品質なゲート絶縁膜を有する高性能なトランジスタを低温プロセスで製造することが可能となる。
【００２１】
また、本発明の集積回路は、上記したいずれかの製法によって製造されたトランジスタを含む。
【００２２】
また、本発明の電気光学装置は、スイッチング素子と、前記スイッチング素子により制御される電気光学層と、を含む電気光学装置において、前記スイッチング素子は、上記した方法により製造されるトランジスタを含む。
【００２３】
また、本発明の電子機器は、表示部として電気光学装置を含む電子機器において、
前記表示部として前記の電気光学装置を搭載したことを特徴とする。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２５】
本発明の実施の形態では、以下に詳述するように、ＭＯＳトランジスタのゲート絶縁膜を堆積した後に、半導体膜を被着し、この半導体膜を被着した状態で熱処理を施すことによって、ゲート絶縁膜中およびＭＯＳ界面の欠陥を減らし、膜質を改善している。ゲート絶縁膜としては、例えば、シリコンの熱酸化膜やＣＶＤにより堆積した酸化シリコン膜等を用いることができるが、特に５００℃以下程度で形成する必要がある低温プロセスでは、テトラエトキシシランおよび酸素ガスを原料として平行平板型ＲＦプラズマＣＶＤ法によって堆積すると、より良い特性の絶縁膜を得ることができる。
【００２６】
上記半導体膜としてシリコンあるいはゲルマニウムなどの４族元素の半導体膜が使用可能である。３族元素と５族元素などの化合物からなる化合物半導体は熱処理時にトランジスタの能動層部分や製造装置全体に３族元素あるいは５族元素が拡散し、完成後のトランジスタの特性に影響を及ぼす可能性があるため、好ましくない。
【００２７】
図１および図２は、本発明を適用したＭＯＳトランジスタの製造方法の実施例を説明する工程図である。本実施例では薄膜トランジスタ（ＴＦＴ）の製造工程について述べるが、本発明の適用範囲はＴＦＴに限るものではなく、半導体基板を用いて基板自体をトランジスタの能動層とする一般的なＭＯＳトランジスタおよびそれを用いた集積回路等も含まれることは言うまでもない。
【００２８】
（半導体薄膜の形成）
図１（ａ）に示すように、基板１１の上に下地保護膜１２を形成する。基板１１としては、石英基板、ガラス基板、耐熱プラスチック等の透明な絶縁基板、セラミックス等の不透明絶縁基板、あるいは金属等の導電性基板、半導体基板などさまざまな材質の基板を使用可能である。下地保護膜１２は、ガラス基板等の中に含まれるナトリウム等の可動のイオンが半導体膜１３中に混入しないようにする。下地保護膜２２は酸化シリコン膜（ＳｉＯ_ｘ：０＜ｘ≦２）や窒化シリコン膜（Ｓｉ_３Ｎ_ｘ：０＜ｘ≦２）等の絶縁性物質膜あるいはそれらの積層膜である。
【００２９】
下地保護膜１２は、基板１１を純水やアルコールなどの有機溶剤、硫酸、硝酸などの酸で洗浄した後、基板１１上に常圧化学気相堆積法（ＡＰＣＶＤ法）、低圧化学気相堆積法（ＬＰＣＶＤ法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等のＣＶＤ法あるいはスパッタ法などによって形成する。下地保護膜１２として酸化シリコン膜を使用する場合、ＡＰＣＶＤ法では基板温度を２５０℃程度から４５０℃程度とし、モノシラン（ＳｉＨ_４）や酸素を原料として形成することができる。ＰＥＣＶＤ法やスパッタ法では基板温度は室温から４００℃程度である。ＰＥＣＶＤ法では下地保護膜１２として酸化シリコン膜を使用する場合、モノシランと酸素または亜酸化窒素（Ｎ_２Ｏ）を原料として形成することができる。また、窒化シリコン膜を使用する場合モノシランとアンモニア（ＮＨ_３）または窒素を原料ガスとして形成することができる。下地保護膜１２の膜厚は基板からの不純物元素の拡散と混入を防ぐのに十分な膜厚とする。例えば、１００ｎｍ程度以上である。ロット間や基板間のばらつきを考慮すると、２００ｎｍ程度以上が好ましく、３００ｎｍ程度あれば保護膜としての機能を十分に果たし得る。下地保護膜（絶縁膜）１２があまりにも厚くなると膜のストレスに起因するクラックが生じ易くなる。この点からすれば、最大膜厚は２μｍ程度が好ましいが、生産性を重視した場合、下地保護膜の膜厚は３００ｎｍ程度が好ましい。
【００３０】
次に、図１（ｂ）に示すように、下地保護膜１２の上に半導体膜１３を形成する。上述した下地保護膜１２は必須のものではないが、半導体薄膜トランジスタをガラス基板上に作製する場合、半導体膜１３への不純物制御が重要であるため、ガラス基板１１中のナトリウムなどの可動イオンが半導体膜１３中に混入しないように下地保護膜１２を形成した後に半導体膜１３を堆積することが好ましい。
【００３１】
半導体膜１３として、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等の４族の単体の半導体膜の他に、シリコン・ゲルマニウム（Ｓｉ_ｘＧｅ_１−ｘ：０＜ｘ＜１）やシリコン・カーバイド（Ｓｉ_ｘＣ_１−ｘ：０＜ｘ＜１）やゲルマニウム・カーバイド（Ｇｅ_ｘＣ_１−ｘ：０＜ｘ＜１）等の４族の元素複合体の半導体膜、ガリウム・ヒ素（ＧａＡｓ）やインジウム・アンチモン（ＩｎＳｂ）等の３族元素と５族元素との複合化合物半導体膜、又は、カドミウム・セレン（ＣｄＳｅ）等の２族元素と６族元素との複合体化合物半導体膜等がある。
【００３２】
また、シリコン・ゲルマニウム・ガリウム・ヒ素（Ｓｉ_ｘＧｅ_ｙＧａ_ｚＡｓ_ｚ：ｘ＋ｙ＋ｚ＝１）等のように更に複合化合物半導体膜やこれ等の半導体膜にリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等のドナー元素を添加したＮ型半導体膜、あるいはホウ素、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等のアクセプタ元素を添加したＰ型半導体膜に対しても適用可能である。
【００３３】
これ等半導体膜１３は、ＡＰＣＶＤ法、ＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ法、あるいはスパッタ法や蒸着法などのＰＶＤ法で形成する。
【００３４】
半導体膜１３としてシリコン膜を用いる場合、ＬＰＣＶＤ法では、基板温度を４００℃程度から７００℃程度としてジシラン（Ｓｉ_２Ｈ_６）等を原料としてシリコンを堆積する。ＰＥＣＶＤ法ではモノシラン（ＳｉＨ_４）等を原料として基板温度が１００℃程度から５００℃程度でシリコンを堆積可能である。
【００３５】
スパッタ法を用いるときには、基板温度は室温から４００℃程度である。このように、堆積した半導体膜１３の初期状態は非晶質や混晶質、微結晶質、あるいは多結晶質など様々な状態があるが、初期状態はいずれの状態であっても良い。半導体膜１３の膜厚は、それを半導体薄膜トランジスタに用いるときには２０ｎｍから１００ｎｍ程度が適当である。
【００３６】
（半導体薄膜の結晶化）
次に、堆積した半導体膜１３の結晶化を行う。ここで、「結晶化」という言葉は、非晶質の半導体膜に対して熱エネルギを与え、多結晶あるいは単結晶の半導体膜に変質させること、更に、微結晶膜や多結晶膜の半導体膜に対して熱エネルギを与えて、結晶膜の膜質の改善や溶融固化による再結晶化を行うことについても用いられる。本説明では、非晶質の結晶化のみならず、多結晶質や微結晶質の結晶化をも含めて総て結晶化と称する。
【００３７】
半導体膜１３の結晶化の工程は、いわゆるレーザ照射による方法や固相成長による方法によって実現することができるが、これに限定されない。
【００３８】
一例として、ポリシリコンＴＦＴ製造方法のうち低温プロセスで行えるレーザ照射による結晶化方法について説明する。
【００３９】
半導体膜１３が形成された基板を図示しないレーザ照射チャンバにセットする。レーザ照射チャンバは一部分が石英の窓によってできており、真空中若しくは非酸化性ガスによってチャンバ内の雰囲気を置換した後にこの石英窓からレーザ光を照射する。このレーザ光は半導体膜１３の膜表面で強く吸収され、下地絶縁膜１２や基板１１に殆ど吸収されないことが望ましい。このレーザ光として紫外線域あるいはその近傍の波長を持つエキシマレーザ、アルゴンイオンレーザ、ＹＡＧレーザ高調波等が好ましい。また、半導体膜１３を高温に加熱すると同時に基板１１へのダメージを防ぐためには大出力で極短時間のパルス発振であることが必要となる。上記レーザ光の中でも、特に、キセノン・クロライド（ＸｅＣｌ）レーザ（波長３０８ｎｍ）やクリプトンフロライド（ＫｒＦ）レーザ（波長２４８ｎｍ）等のエキシマレーザが最も適している。
【００４０】
これ等のレーザ光の照射方法について説明する。レーザパルスの強度半値幅は１０ｎｓ程度から５００ｎｓ程度の極短時間である。レーザ照射は基板１１を室温（２５℃）程度から４００℃の間で行う。レーザ照射の一回の照射面積は対角５ｍｍ程度から６０ｍｍ程度の正方形状又は長方形状である。
【００４１】
例えば、一回のレーザ照射で８ｍｍ□程度の正方形の面積が結晶化できるビームを用いた場合について説明する。一箇所に一発のレーザ照射を行った後、基板とレーザとの位置を相対的に水平方向に僅かにずらす。この後、再び一発のレーザ照射を行う。このショットアンドスキャンを連続的に繰り返すことによって大面積の基板にも対応できる。より具体的には、各照射毎に照射領域を１％程度から９９％程度ずらしてショットを繰り返す。
【００４２】
最初に水平方向（Ｘ方向）に走査した後、次に、垂直方向（Ｙ方向）に適当な量だけずらし、再び、水平方向に所定量ずらしつつショットアンドスキャンを連続的に行う。以後、これを繰り返して基板全面に第１回のレーザ照射を行う。
【００４３】
この第１回目のレーザ照射エネルギ密度はキセノン・クロライドレーザの場合、５０ｍＪ／ｃｍ^２程度から６００ｍＪ／ｃｍ^２程度の間が好ましい。第１回目のレーザ照射が終了した後、必要に応じて第２回目のレーザ照射を全面に施す。
【００４４】
第２回目のレーザ照射を行う場合、そのエネルギ密度は第１回目よりも高い値が好ましく、１００ｍＪ／ｃｍ^２程度から１０００ｍＪ／ｃｍ^２程度の間としても良い。走査方法は第１回目のレーザ照射と同じで正方向形状の照射領域をＹ方向とＸ方向に適当量ずらせて走査する。
【００４５】
更に、必要に応じてエネルギ密度をより高くした第３回目或いは第４回目のレーザ照射を行うことも可能である。こうした多段階レーザ照射法を用いるとレーザ照射領域端部に起因するばらつきを完全に消失させることが可能になる。
【００４６】
多段階レーザ照射の各回目の照射に限らず通常の一段階照射でも、レーザ照射は総て半導体膜１３が完全溶融するエネルギ密度より５％程度低いエネルギで行う。シリコン膜を一旦完全溶融させてしまうと、液体シリコン膜が過冷却状態に陥り、結果として高い密度の結晶核発生が起こる。
【００４７】
このような現象により形成されるｐｏｌｙ−Ｓｉ膜は極めて小さな結晶粒が高密度で存在する、いわゆる微結晶という形態になる。このようなｐｏｌｙ−Ｓｉ膜は結晶粒界が多いため膜中欠陥（主にはダングリングボンド）が大量に存在し、ＴＦＴとしては使用に耐えない膜となってしまう。
【００４８】
以上は正方形状のレーザビームを用いたレーザ結晶化法を述べたが、照射領域形状を幅１００μｍ程度以上で長さが数１０ｃｍ以上のライン状とし、このライン状レーザ光を走査して結晶化を進めても良い。この場合、各照射毎のビームの幅方向の重なりはビーム幅の５％程度から９５％程度とする。ビーム幅が１００μｍでビーム毎の重なり量が９０％であれば、一回の照射毎にビームは１０μｍ進むので同一点は１０回のレーザ照射を受けることとなる。
【００４９】
一般的に半導体膜を基板全体で均一に結晶化させるには少なくとも５回程度以上のレーザ照射が望ましいので、照射毎のビームの重なり量は８０％程度以上が求められる。高い結晶性の多結晶膜を確実に得るには同一点が１０回程度から３０回程度の照射が行われる様に重なり量を９０％程度から９７％程度へと調整するのが好ましい。ラインビームを用いることによって１方向のスキャニングで広い面積の結晶化ができるので、前述の正方形ビームに比べてスループットを高められるというメリットが得られる。
【００５０】
また、このように多数回の照射を繰り返すことによって、半導体膜中に注入された不純物の活性化率も高めることができる。このときの最大照射エネルギ密度は前述の条件を踏襲する。
【００５１】
ここまでは、低温プロセスで製造するポリシリコンＴＦＴの場合について述べたが、本発明の実施の形態の冒頭にも述べたように、基板として半導体基板を用いてこれをそのままトランジスタの能動層として使うことも可能である。この場合、以上に述べてきたような下地保護膜の形成工程、半導体薄膜の形成工程、半導体薄膜の結晶化工程等は不要となる。
【００５２】
（素子分離工程）
次に、トランジスタの領域を画定する素子分離を行う。素子分離技術としてはＬＯＣＯＳ法、フィールドシールド法、ＳＴＩ法などを使用することもできるが、ここでは、ＴＦＴ製造工程で一般的なフォトリソグラフィおよびエッチングにより素子分離を行う方法について説明する。
【００５３】
図１（ｃ）に示すように、フォトリソグラフィによりトランジスタの能動層となる領域部分だけが残るように、フォトレジスト１４によるマスクパターンを形成する。
【００５４】
次に、図１（ｄ）に示すように、このレジスト１４をマスクとして半導体膜１３をエッチングする。この際、半導体膜１３の端部が傾斜したテーパ面となるようにエッチングを行う。例えば、ウェットエッチングまたはドライエッチング等の等方性エッチングによりエッチングを行うことにより、半導体膜１３の端部を斜めに形成する。例えば、ケミカルドライエッチングは、４フッ化炭素（ＣＦ_４）、酸素ガス（Ｏ_２）を含む混合ガスを使用するリモートプラズマ方式を採用することが可能である。
【００５５】
また、図１１に示すように、フォトレジストのマスク１４の端部をテーパ面とし、反応性イオンエッチング（ＲＩＥ）等の異方性エッチングによって半導体膜１３をエッチングすることとしても良い。この場合には、マスクのテーパ面形状が半導体膜に転写されるように、半導体膜１３のエッチング速度とフォトレジストマスク１４のエッチング速度との速度比を考慮してマスク１４の膜厚やテーパ角度などが選定される。
【００５６】
マスク１４の端部をテーパ面とする方法としては、フォトレジストへのパターン露光の際にデフォーカスする手法、中間階調マスクを使用してフォトレジストへのパターン露光を行う手法などを適宜に選択してマスク１４に適当なテーパ面を形成する。テーパ面の傾斜角度θとしては、ステップ・カバレッジ性の点から８０度以下となるようにすることが好ましい。
【００５７】
このようにして半導体膜１３にテーパ面を形成した後、図１（ｅ）に示すように、フォトレジスト（マスク）１４を剥離する。
【００５８】
（ゲート絶縁膜形成）
次に、図１（ｆ）に示すように、半導体膜１３のパターニング後に、この上にＴＦＴのゲート絶縁層として絶縁膜１５を形成する。
【００５９】
絶縁膜１５の形成方法としては基板１１上に常圧化学気相堆積法（ＡＰＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等のＣＶＤ法或いはスパッタ法等により、絶縁材料を堆積する。いずれの方法を用いても絶縁膜の形成は可能である。
【００６０】
本発明では、特に、ＴＥＯＳ（テトラエトキシシラン；Ｓｉ（ＯＣ_２Ｈ_５）_４）及び酸素ガスを用いた平行平板型ＲＦプラズマＣＶＤを用いて酸化シリコン膜（ＳｉＯ_２）を絶縁膜１５として形成する。後述するように、このプロセスと、この後の工程で行う半導体膜堆積及び熱処理とを組み合わせることによって、ＭＯＳ界面の改善を図ることができる。
【００６１】
この場合、真空プラズマ室で使用するガスはＴＥＯＳ、酸素ガスＯ_２であり、ヘリウムＨｅ、アルゴンＡｒなどの希釈ガスを混入させても構わない。成膜時の真空度は１００から２００Ｐａ程度とし、成膜時の基板温度は３５０℃から４５０℃程度が望ましい。このような条件で成膜することにより、高絶縁耐圧、低電荷密度の高品質な酸化シリコン膜（ゲート絶縁膜）１５を得ることが可能となる。
【００６２】
（半導体層堆積、熱処理）
次に、図１（ｇ）に示すように、ゲート絶縁膜１５上に半導体膜１６を堆積する。ここで、半導体としては４族元素であるシリコンまたはゲルマニウムが最適である。
【００６３】
半導体膜１６の堆積方法はスパッタ法、蒸着法、ＣＶＤ法等、どのような方法を用いてもよいが、半導体膜を広い面積に堆積する方法としてはＰＥＣＶＤ法が最も一般的である。ＰＥＣＶＤでシリコン膜を堆積する場合にはモノシラン等を原料ガスとして、ゲルマニウム膜を堆積する場合にはモノゲルマン等を原料ガスとして、基板温度１００℃から５００℃程度で堆積することが可能である。半導体膜は非晶質であることが望ましい。結晶質の半導体であっても後で行われる熱処理工程でのＭＯＳ界面の欠陥低減効果はあるが、非晶質の方がその効果は大きく、また、非晶質であれば低温プロセスでも容易に形成することが可能であり、成膜装置も安価で大面積化が容易であるなど、多くのメリットを有している。
【００６４】
なお、ＧａＡｓ等の化合物半導体は後の熱処理工程等で装置を汚染したり、酸化シリコン膜１５やトランジスタの能動層となる半導体膜１３に拡散したりする恐れがあり、それによってトランジスタの特性に影響を及ぼす恐れがあるため好ましくない。
【００６５】
これらの適当な半導体膜１６を堆積した後熱処理を行う。熱処理の方法としては加熱された炉の中で行う方法とレーザ光またはハロゲンランプ光などの光エネルギーを照射することにより行う方法がある。
【００６６】
炉で行う場合には３００℃以上、４５０℃以下の温度に加熱された炉の中で１０分以上熱処理を行う。３００℃以上の炉の中に基板を導入した場合、一般的には基板温度が安定するまでには２０分程度必要なため、３０分程度以上の熱処理をすることが望ましい。熱処理時の雰囲気はどのような雰囲気であっても構わない。この熱処理を行うことにより、酸化シリコン膜１５の絶縁耐圧の良好な特性を保ったまま、酸化シリコン膜中１５の電荷密度、半導体膜１３と酸化シリコン膜１５との界面の準位密度を低減させることができる。後述するが、実験により、ゲート絶縁膜上に非晶質Ｓｉを堆積後、４００℃で３０分間、窒素雰囲気での熱処理を行うことによって、界面準位密度が３×１０^１０（ｃｍ^−２ｅＶ^−１）以下にまで低減することを確認した。この界面準位密度は熱酸化膜の界面準位密度にも匹敵する極めて低い値であり、良好な界面が形成されているといえる。
【００６７】
また、光エネルギーを照射する方法では、例えば、前記半導体膜の結晶化の部分で述べたような方法で行うことができる。このとき、半導体膜１６は瞬間的に加熱され、その熱が酸化シリコン膜１５および半導体膜１３に伝わることによって熱処理がなされ、酸化シリコン膜１５及びＭＯＳ界面の欠陥が低減される。
【００６８】
このように欠陥が低減される理由は、酸化シリコン膜１５中の水素Ｈ_２や酸素Ｏ_２、水分Ｈ_２Ｏが熱処理時に半導体膜１６によって分解され、酸化シリコンの未結合端が水蒸気Ｈ_２Ｏなどの分解によって生じた原子状水素、原子状酸素、水素イオン、ヒドロキシイオン、酸素イオン等によって終端されることによるものと推定される。
【００６９】
（半導体膜除去）
次に、図１（ｈ）に示すように、エッチングによって半導体膜１６を除去する。この後の工程との相性を考慮し、あるいは、よりゲート配線膜として好ましい材料を使用したい場合に、前工程の半導体膜１６を全面エッチングにより除去する。別言すれば、最適な活性金属膜１６と最適なゲート配線膜とが異なる材質の場合には、活性金属膜１６を除去して、次に述べるゲート配線膜１７を再形成する。
【００７０】
（ゲート配線形成）
図２（ｉ）に示すように、酸化シリコン膜（ゲート絶縁膜）１５の上にゲート配線膜１７を形成する。このとき、前工程で使用した半導体膜１６を除去することなく、そのままゲート配線膜１７の全部もしくは一部として使用することもできる。この場合、前記の半導体膜１６の除去工程及び新たにゲート配線膜１７を堆積する工程は不要となり、トランジスタの製造工程を短縮することが可能となる。
【００７１】
また、新たに半導体膜１６とは異なった材質のゲート配線膜１７を堆積してもよい。ゲート配線膜１７の堆積はスパッタ法、ＣＶＤ法、蒸着法など、適当な堆積方法を選択して、タンタル、アルミニウムなどの適当な金属、ポリシリコン、あるいはポリシリコンと金属の合金などを堆積することができる。
【００７２】
図２（ｊ）に示すように、次に、ゲート配線膜１７をパターニングしてゲート配線１７を形成する。このときのパターニングはフォトリソグラフィとエッチングにより行う。
【００７３】
（不純物注入、活性化工程）
引き続いて半導体膜１５に不純物イオン注入を行ってソース・ドレイン領域を形成する。このとき、ゲート電極１７がイオン注入のマスクとなっているので、チャンネルはゲート電極下のみに形成される自己整合構造となる。不純物イオン注入は質量非分離型イオン注入装置を用いて注入不純物元素の水素化物と水素を注入するイオン・ドーピング法と、質量分離型イオン注入装置を用いて所望の不純物元素のみを注入するイオン打ち込み法の二種類が適応され得る。イオン・ドーピング法の原料ガスとしては水素中に希釈された濃度０．１％程度から１０％程度のホスフィン（ＰＨ_３）やジボラン（Ｂ_２Ｈ_６）等の注入不純物元素の水素化物を用いる。ゲート絶緑膜を安定に保つ為には、イオン・ドーピング法及びイオン打ち込み法のいずれにおいても、イオン注入時の基板温度は３５０℃以下であることが好ましい。ＣＭＯＳ−ＴＦＴを作成するときはポリイミド樹脂等の適当なマスク材を用いてＮＭＯＳ又はＰＭＯＳの一方を交互にマスクで覆い、上述の方法にてそれぞれのイオン注入を行う。この不純物注入工程でのソース、ドレイン部分の不純物濃度は１ｘ１０^１９ｃｍ^−３以上、１ｘ１０^２１ｃｍ^−３以下とすることが望ましい。不純物濃度が上記の場合、後の不純物活性化工程を経ることによってソース、ドレイン部分は十分に低抵抗化する。また、ゲート電極１７として半導体膜を使用している場合にはこの不純物がゲート電極として使用する半導体中に注入されることによってゲート電極を低抵抗化することができる。特に、前記の半導体膜１６成膜直後にゲート絶縁膜１５の膜質改善を目的とした熱処理をレーザ光の照射によって行った場合、半導体膜１６は結晶化させることができるため、この半導体膜１６をゲート配線層１７として使用する場合には前記濃度の不純物をゲート電極をマスクとして注入することにより、ゲート電極中にも注入された不純物からのキャリアによってゲート電極を十分低抵抗化することができる。
【００７４】
次に、不純物の活性化を行う。活性化の方法としてはレーザ照射による方法や３００℃以上の炉で加熱する（低温熱処理）方法、ランプによる高速熱処理法などがあるが、適当な方法を選択することができるが、トランジスタのチャネルとなる部分の半導体膜１３の温度が最高でも３５０℃以下とすることが重要である。
【００７５】
（以降の工程）
ここまでの工程で半導体膜１３の素子分離が完了し、ゲート配線膜１６の形成も完了している。これ以降の工程においてＭＯＳトランジスタが完成するまでの間、基板温度を３５０℃以下の温度で処理をすることが重要である。
【００７６】
次に、図２（ｋ）に示すように、基板１１上にＣＶＤ法などによって酸化シリコンを堆積し、層間絶縁膜１８を形成する。
【００７７】
図２（ｌ）に示すように、層間絶縁膜１８およびゲート絶縁膜１５のソース、ドレイン部分にコンタクトホールを開孔し、アルミニウム等の金属をスパッタ法等によって堆積して配線膜１９を形成する。
【００７８】
次に、図２（ｍ）に示すように、配線膜１９をパターニングし、ソース、ドレイン電極及び配線１９を形成する。この上に、酸化シリコン、窒化シリコン、ＰＳＧ等の保護膜２０を堆積することにより薄膜トランジスタが完成する。
【００７９】
なお、本実施の形態の説明では上記のような工程順としたが、例えば、ゲート絶縁膜１５の形成後に素子分離を行う、あるいは、ゲート配線膜１５の形成前に、レジストマスクあるいはその他メタルマスクなどを利用して不純物注入を行うなど、工程順を適宜に入れ変えてもよい。
【００８０】
また、結晶化直後あるいはゲート絶縁膜１５の形成直後などにプラズマ処理などによって半導体膜１３やゲート絶縁膜１５の膜質を改善する工程を含んでもよい。
【００８１】
更に、ゲート絶緑膜１５の形成直後の半導体膜１６をそのままゲート配線１７の全部もしくは、一部として使用する場合で、その後の工程において３００℃以上、１０分以上の熱処理を行う工程がある揚合には上述した半導体層１６形成直後の熱処理工程は省略することができる。
【００８２】
次に、上記実施の形態によって得られるゲート絶縁膜の特性について図３乃至図８を参照して説明する。
【００８３】
図３及び図４は、本発明に係る製造工程、すなわち、ＴＥＯＳと酸素を原料ガスとして平行平板型ＲＦプラズマＣＶＤ法によって絶縁膜（酸化シリコン膜）を形成し、次にシリコン膜を堆積して熱処理（窒素雰囲気、４００℃、１時間）を行った場合の絶縁膜の特性を説明するグラフである。
【００８４】
図３は、本発明に係る製造工程によるＭＯＳトランジスタのゲート絶縁膜の容量（Ｃ）対ゲート電圧（Ｖ）特性（Ｃ−Ｖ特性）を示している。図中の低周波（Ｌｏｗ）特性曲線はゲート電圧の周波数を５〜１０Ｈｚとした場合の特性を示しており、高周波（Ｈｉｇｈ）特性曲線はゲート電圧の印加周波数を１００ｋＨｚとした場合の特性を示している。この両曲線から半導体膜とゲート絶縁膜の界面の準位密度を求めることが可能である（Ｑｕａｓｉｓｔａｔｉｃ　Ｍｅｔｈｏｄ法）。これによれば、界面準位密度Ｄｉｔ（Ｄｅｎｓｉｔｙ　ｏｆ　ｉｎｔｅｒｆａｃｅ　ｔｒａｐｓｔａｔｅ）は、２．４×１０^１０／ｃｍ^２ｅＶであり、十分低い値である。フラットバンド電圧のシフトも十分小さく、ゲート絶縁膜中の電荷密度も小さいことが分かる。このＣ−Ｖ特性曲線から、良好なゲート絶縁膜および界面が形成されていることがわかる。
【００８５】
図４は、本発明に係るＭＯＳトランジスタ製造工程によるゲート絶縁膜の電流密度（Ｉ）対電界強度（Ｖ）特性（Ｉ−Ｖ特性）を示している。全部で５個所の測定を行っており、それぞれのＩ−Ｖ特性を重ねて図中に表示してある。印加電界（横軸）に対して急に電流が増加した部分で絶縁破壊が生じている。電流密度で１ｘ１０^−２Ａ／ｃｍ^２以上電流が流れた時の印加電界を絶縁耐圧と定義すると絶縁耐圧は８ＭＶ／ｃｍ以上であり、シリコンの熱酸化膜と同等の高い絶縁性を示している。
【００８６】
以上のように、本発明の製造工程によれば、結晶欠陥の少ない界面を形成しており、絶縁耐圧も高い、良好なゲート絶縁膜が得られている。
【００８７】
図５及び図６は、従来の低温ポリシリコンＴＦＴ製造工程によるゲート絶縁膜の特性例（比較例）から本発明の優位性を説明するグラフである。
図５は低温プロセスで最も一般的なゲート絶縁膜の堆積方法である、平行平板型ＲＦプラズマＣＶＤを用いて、ＴＥＯＳ、酸素を原料ガスとしてＳｉ基板上にゲート絶縁膜としてＳｉＯ_２膜を堆積し、そのゲート絶縁膜上に半導体膜を堆積することなく、窒素雰囲気中で４００℃、１時間の熱処理を行った場合のＣ−Ｖ特性例を示している。この条件下では、界面準位密度Ｄｉｔは、８．５×１０^１１／ｃｍ^２ｅＶである。この絶縁膜の図３で示した特性を持つ絶縁膜との違いは熱処理時にゲート絶縁膜上にシリコン膜が存在するか否かだけである。図５と図３の比較により、高品質なＭＯＳ界面形成のためには、本発明のようにゲート絶縁膜上に半導体膜が存在する状態で熱処理することが極めて有効であることが明確に分かる。
【００８８】
図６は、別の比較例のゲート絶縁膜のＩ−Ｖ特性例を示している。図６で示したゲート絶縁膜の形成方法は、ＳｉＨ４とＯ２を原料ガスとしてＥＣＲ−プラズマＣＶＤ法により基板温度２５℃程度で堆積し、熱処理を行ったものである。この方法によればＭＯＳ界面におけるＤｉｔは本発明と同程度のものが得られることが従来から知られており、筆者の実験によっても確かめられている。しかしながら、図６に示すようにこの膜の絶縁耐圧は平均２．５ＭＶ／ｃｍ程度であり、ゲート絶縁膜の絶縁性としては十分ではない。
【００８９】
従って、ＴＥＯＳとＯ_２を原料ガスとして平行平板型プラズマＣＶＤ法によって絶縁膜を形成し、この絶縁膜に半導体膜を堆積して熱処理を行う本願発明のプロセスの方が従来の方法に比べて良好な特性（界面欠陥、耐圧等）のゲート絶縁膜を提供することが明確となった。
【００９０】
図７及び図８は、他のゲート絶縁膜成膜方法として基板温度３００℃程度でＥＣＲ−プラズマＣＶＤ法により、ＳｉＨ_４とＯ_２を原料ガスとしてＳｉＯ_２を堆積し、更にその上にシリコンを堆積して熱処理（４００℃、窒素雰囲気、１時間）を行った場合（比較例２）の熱処理によるＭＯＳ界面の改善程度を説明するグラフである。
【００９１】
図７は、ＥＣＲ−プラズマＣＶＤ法によって基板温度３００℃程度でシラン、酸素を材料として酸化シリコン膜を堆積し、窒素雰囲気下で、４００℃、１時間の熱処理を行った場合のＣ−Ｖ特性を示している。この例では、界面準位密度Ｄｉｔは、５．５×１０^１１／ｃｍ^２ｅＶである。
【００９２】
一方、図８は、ＥＣＲ−プラズマＣＶＤ法によってシラン、酸素を材料として酸化シリコン膜を堆積し、更に、この酸化シリコン膜の上にシリコン膜を堆積した後に、窒素雰囲気下で、４００℃、１時間の熱処理を行った場合のＣ−Ｖ特性を示している。この例では、界面準位密度Ｄｉｔは、３．５×１０^１１／ｃｍ^２ｅＶである。
【００９３】
このように、酸化シリコン膜の堆積方法を変えても熱処理時にゲート酸化シリコン膜上にシリコン膜が存在することによるＭＯＳ界面のＤｉｔ低減効果は確認できる。したがって、熱処理時にゲート絶縁膜上に半導体膜が存在することの有効性は明らかである。しかしながら、ゲート絶縁膜の堆積方法によってＤｉｔ低減効果の大きさには大きな違いがあり、平行平板型プラズマＣＶＤを用いてＴＥＯＳと酸素を原料ガスとしてＳｉＯ_２膜を堆積することが望ましい。
【００９４】
【実施例】
次に、本発明のより好適な実施例を図１及び図２を参照して説明する。
【００９５】
本発明で用いられる基板１１及び下地保護膜１２に関しては上述の説明に準ずるが、ここでは、基板１１の一例として３００ｍｍ×３００ｍｍの正方形状の汎用無アルカリガラスを用いた。まず、基板１１上に絶縁性物質である下地保護膜１２を形成した。実施例では、平行平板型ＰＥＣＶＤ装置にて５００ｎｍ程度の膜厚を有する酸化シリコン膜１２を堆積した（図１（ａ））。
【００９６】
次に、後に薄膜トランジスタの能動層となる半導体膜１３として真性シリコン膜を形成した。半導体膜１３の厚みは５０ｎｍ程度であった。本例では高真空型ＬＰＣＶＤ装置を用いて、原料ガスであるジシラン（Ｓｉ_２Ｈ_６）を２００ＳＣＣＭ程度流し、４２５℃の堆積温度で非晶質シリコン膜を堆積した。
【００９７】
まず、高真空型ＬＰＣＶＤ装置の反応室を２５０℃とした状態で反応室の内部に複数枚（例えば１７枚）の基板を表側を下向きとして配置した。こうした後に、ターボ分子ポンプの運転を開始した。ターボ分子ポンプが定常回転に達した後、反応室内の温度を約１時間掛けて２５０℃から４２５℃の堆積温度に迄上昇させた。昇温開始後の最初の１０分間は反応室にガスを全く導入せず真空中で昇温を行い、しかる後、純度が９９．９９９９％以上の窒素ガスを３００ＳＣＣＭ流し続けた。この時の反応室内における平衡圧力は、３．０×１０^−３Ｔｏｒｒであった。堆積温度に到達した後、原料ガスであるジシラン（Ｓｉ_２Ｈ_６）を２００ＳＣＣＭ流すと共に、純度が９９．９９９９％以上の希釈用ヘリウム（Ｈｅ）を１０００ＳＣＣＭ流した。堆積開始直後の反応室内圧力は凡そ０．８５Ｔｏｒｒであった。堆積の進行と共に反応室内の圧力は徐々に上昇し、堆積終了直前の圧力は凡そ１．２５Ｔｏｒｒとなった。このように堆積したシリコン膜１３は基板１１の周辺部約７ｍｍを除いた２８６ｍｍ角の領域内において、その膜厚変動は±５％以内であった。
【００９８】
次に、レーザ一光の照射を行った。本例ではキセノン・クロライド（ＸｅＣｌ）のエキシマレーザ（波長：３０８ｎｍ）を真空チャンバ内で基板温度２５℃で照射した。レーザパルスの強度半値幅（時間に対する半値幅）は２５ｎＳであった。
【００９９】
一回のレーザ照射面積は長さ１５０ｍｍ×幅４００μｍのライン状で、照射面でのエネルギ密度は４００ｍＪ／ｃｍ^２であった。このレーザ光を幅方向に９５％ずつ重ねつつ（つまり照射するごとに２０μｍずつ）相対的にずらしながら照射を繰り返した。こうして一辺３００ｍｍの基板全体のアモルファスシリコンを結晶化した。結晶化による半導体層の結晶粒界におけるラフネスの発生を最小限に抑えるために、ラインビームの幅方向にはエッジ領域が前後にそれぞれ２００μｍ（すなわち、弱いエネルギ密度の領域）があり、アモルファスシリコン膜（ａ−Ｓｉ）には４００ｍＪ／ｃｍ^２のエネルギ密度のレーザ照射が施される前に、これより低いエネルギでのレーザ照射が行われた。このように段階的に照射エネルギを増加させることによって、表面ラフネスを抑制しながら結晶化を行った（図１（ｂ））。
【０１００】
次に、フォトリソグラフィーを行うべく、フォトレジスト１４を塗布し、トランジスタの能動層となる部分をパターニングした（図１（ｃ））。これをマスクとして、半導体膜１３のエッチングを行い、素子分離を行った。半導体膜１３のエッチングの方法としては、ＣＦ_４ガス及び酸素ガスＯ_２の混合ガスを使用して、リモートプラズマ方式の化学的ドライエッチングを行った（図１（ｄ））。これにより、半導体層１３の端部はテーパ面となり、例えば、傾斜角度が６０度程度のテーパ面を得ることができた。半導体膜１３のエッチング後、フォトレジスト１４を大気圧酸素プラズマによるアッシングにより除去した（図１（ｅ））。
【０１０１】
次に、基板１１を絶縁膜形成用の平行平板型ＲＦプラズマＣＶＤ装置のプロセスチャンバヘと搬送した。チャンバ内にＴＥＯＳガス、酸素Ｏ_２ガス、ヘリウムＨｅガスを導入し、チャンバ圧力を１（Ｔｏｒｒ）に調節した。このときの基板温度は４００℃に調節した。チャンバ内のガス圧力が安定したらＲＦ（高周波）放電を開始し、酸化シリコン膜の成膜を開始した。投入したマイクロ波パワーは１ｋＷであった。成膜は１００ｎｍ／ｍｉｎの成膜速度で行った。これにより、ゲート絶縁膜１５を１００ｎｍ形成した（図１（ｆ））。
【０１０２】
次に、基板１１を非晶質シリコン堆積用の平行平板型ＲＦプラズマＣＶＤ装置のプロセスチャンバヘと搬送した。半導体層１６として非晶質シリコンを基板温度３００℃でＳｉＨ_４ガスを原料ガスとして、２００ｎｍスパッタにより堆積した。この時のチャンバ圧力は１Ｔｏｒｒであり、１ｋＷのＲＦ電力を投入した（図１（ｇ））。
【０１０３】
次に、基板１１を炉の中に入れ、４００℃まで昇温し、窒素雰囲気下において３０分間熱処理を行った後、基板１１を取り出し、ＣＦ４と酸素を用いたリモートプラズマ方式のケミカルドライエッチングにより非晶質シリコン膜１６を全面除去した（図１（ｈ））。
【０１０４】
次に、ゲート電極１６となる膜厚が６００ｎｍのタンタル薄膜１７をスパッタ法により形成した。タンタル薄膜を形成する際の基板温度は１８０℃であった（図２（ｉ））。
【０１０５】
ゲート電極となる薄膜１７をフォトリソグラフィー及びエッチングによりパターニングし、引き続いて半導体膜１３に不純物イオン注入を行ってソース・ドレイン領域及びチャンネル領域を形成した。このとき、ゲート電極１７がイオン注入のマスクとなっているため、チャンネルはゲート電極下のみに形成される自己整合構造となった。本例では、ＮＭＯＳ形成を目指し、イオン注入装置を用いて、原料ガスとしてホスフィン（ＰＨ_３）を用い、加速電圧１００ｋｅＶで注入した。イオン注入量は１×１０^１６ｃｍ^−２であった。
【０１０６】
次に、注入された不純物リンを活性化するために窒素雰囲気下において３００℃で４時間の熱処理を加えた。
【０１０７】
次に、層間絶縁膜１８として平行平板型ＰＥＣＶＤにより、ＴＥＯＳガスおよび酸素ガスの混合ガスを用いて基板温度３００℃で酸化シリコン膜を５００ｎｍ堆積した（図２（ｋ））。次に、ソース・ドレイン上にコンタクトホールを開孔し、ソース、ドレイン取り出し電極と配線膜１９としてアルミニウムをスパッタ法で基板温度１５０℃で堆積し（図２（ｌ））、この膜１９をパターニングして保護膜を堆積して薄膜トランジスタが完成した（図２（ｍ））。
【０１０８】
本発明の製造プロセスによって製造されたＭＯＳトランジスタは、特に、半導体集積回路装置や液晶表示装置、有機ＥＬ表示装置などの電気光学装置に使用して好都合である。このような表示装置を備えた電子機器の例について以下に説明するが、本発明の応用は例示のものに限定されるものではない。
【０１０９】
〈モバイル型コンピュータ〉
まず、上述した実施形態に係るトランジスタを含む表示装置をモバイル型のパーソナルコンピュータ（情報処理装置）に適用した例について説明する。図９は、このパーソナルコンピュータの構成を示す斜視図である。同図において、パーソナルコンピュータ１１００は、キーボード１１０２を備えた本体部１１０４と、上述した表示装置１１０６を備えた表示装置ユニットとから構成されている。また、パーソナルコンピュータ内部には図示されていない上述した半導体集積回路が多数含まれている。
【０１１０】
〈携帯電話〉
次に、上述した実施形態に係る表示装置を、携帯電話の表示部に適用した例について説明する。図１０は、この携帯電話の構成を示す斜視図である。同図において、携帯電話１２００は、複数の操作ボタン１２０２の他、受話口１０２４、送話口１２０６と共に上述した表示装置１２０８および図示されていない上述の半導体集積回路を備えるものである。
【０１１１】
〈ディジタルスチルカメラ〉
上述した実施形態に係る表示装置をファインダに用いたディジタルスチルカメラについて説明する。図１１は、このディジタルスチルカメラの構成を示す斜視図であるが、外部機器との接続についても簡易に示すものである。
【０１１２】
通常のカメラは、被写体の光像によってフィルムを感光するのに対し、ディジタルスチルカメラ１３００は、被写体の光像をＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）等の撮像素子により光電変換して撮像信号を生成する。ディジタルスチルカメラ１３００のケース１３０２の背面には、上述した表示装置１３０４が設けられ、ＣＣＤによる撮像信号に基づいて表示を行う構成となっている。このため、表示装置１３０４は、被写体を表示するファインダとして機能する。また、ケース１３０２の観察側（図においては裏面側）には、光学レンズやＣＣＤ等を含んだ受光ユニットが設けられている。
【０１１３】
撮影者が表示装置１３０４に表示された被写体を像を確認して、シャッタボタン１３０８を押すと、その時点におけるＣＣＤの撮像信号が、回路基板１３１０のメモリに転送・格納される。また、このディジタルスチルカメラ１３００は、ケース１３０２の側面に、ビデオ信号出力端子１３１２と、データ通信用の入出力端子１３１４とを備えている。そして、同図に示されるように、ビデオ信号出力端子１３１２にはテレビモニタ１４３０が、また、データ通信用の入出力端子１３１４にはパーソナルコンピュータ１４３０が、それぞれ必要に応じて接続され、更に、所定の操作によって、回路基板１３０８のメモリに格納された撮像信号が、テレビモニタ１３３０や、コンピュータ１３４０に出力される構成となっている。
【０１１４】
このようにディジタルスチルカメラ内では複雑な信号処理がなされており、その信号処理や画像記憶のために上述の半導体集積回路が複数個含まれている。
【０１１５】
〈電子ブック〉
図１２は、本発明の電子機器の一例としての電子ブックの構成を示す斜視図である。同図において、符号１４００は、電子ブックを示している。電子ブック１４００は、ブック型のフレーム１４０２と、このフレーム１４０２に開閉可能なカバー１４０３とを有する。フレーム１４０２には、その表面に表示面を露出させた状態で表示装置１４０４が設けられ、更に、操作部１４０５が設けられている。フレーム１４０２の内部には、コントローラ、カウンタ、メモリなど、上述の半導体集積回路が複数個内蔵されている。表示装置１４０４は、本実施形態では、電子インクを薄膜素子に充填して形成した画素部と、この画素部と一体に備えられ且つ集積化された周辺回路とを備える。周辺回路には、デコーダ方式のスキャンドライバ及びデータドライバを備える。
【０１１６】
なお、電子機器や情報処理装置としては、図９に示すパーソナルコンピュータ、図１１に示すディジタルスチルカメラ、図１２に示す電子ブックの他にも、電子ペーパ、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器などが挙げられる。そして、これ等の各種電子機器の表示部には、上述した表示装置が適用可能である。
【０１１７】
以上に説明したように、従来の、特に低温プロセスでのＭＯＳトランジスタ製造技術ではＭＯＳ界面の欠陥密度の低減と、ゲート絶縁膜の電荷密度の低減、絶縁耐圧の高耐圧化を同時に実現することが困難であり、トランジスタの高性能化には限界があった。本発明により、極めて高品質なゲート絶縁膜を低温で形成することが可能となり、高性能なトランジスクを低温プロセスで製造することが可能となった。
【０１１８】
なお、本発明はＭＯＳトランジスタのみならず、高品質な酸化シリコン／シリコン界面、酸化シリコン膜のバルク特性が必要とされる全ての半導体素子に適用可能である。また、半導体膜の保護膜として界面準位密度が低い保護膜を酸化シリコン膜で形成する必要がある全ての半導体素子などにも適用可能である。特に、低温での形成が必須の場合には極めて有効な手段である。
【０１１９】
【発明の効果】
本発明によれば、ゲート絶縁膜を堆積した後に半導体膜を堆積して熱処理を行ってＭＯＳ界面の欠陥密度を低減した質の良いゲート絶縁膜を得ることができるため特に低温プロセスにおいても高性能なトランジスタを製造することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態（ＴＦＴの製造過程）を説明する工程図である。
【図２】本発明の実施の形態を説明する工程図である。
【図３】本発明によるゲート絶縁膜のＣ−Ｖ特性を説明するグラフである。
【図４】本発明によるゲート絶縁膜の絶縁耐圧特性を説明するグラフである。
【図５】参考例のゲート絶縁膜のＣ−Ｖ特性を説明するグラフである。
【図６】参考例のゲート絶縁膜の絶Ｉ−Ｖ特性を説明するグラフである。
【図７】参考例のゲート絶縁膜のＣ−Ｖ特性を説明するグラフである。
【図８】参考例のゲート絶縁膜のＣ−Ｖ特性を説明するグラフである。
【図９】本発明の係るＴＦＴを携帯型パーソナルコンピュータに用いた例を説明する説明図である。
【図１０】本発明の係るＴＦＴを携帯電話機に用いた例を説明する説明図である。
【図１１】本発明の係るＴＦＴをデジタルカメラに用いた例を説明する説明図である。
【図１２】本発明の係るＴＦＴを電子ブックに用いた例を説明する説明図である。
【符号の説明】
１１　基板
１２　保護膜
１３　半導体膜
１４　フォトレジスト
１５　ゲート絶縁膜
１６　活性金属膜
１７　ゲート電極膜
１８　層間絶縁膜

Claims

トランジスタの製造方法において、
第１の半導体上にゲート絶縁膜を形成する工程、
前記ゲート絶縁膜上に第２の半導体を形成する工程、及び
前記第２の半導体を形成した後に熱処理を行う工程、を具備することを特徴とするトランジスタの製造方法。
請求項１に記載のトランジスタの製造方法において、
前記ゲート絶縁膜は、摂氏３５０度以上４５０度以下の雰囲気中で形成されることを特徴とするトランジスタの製造方法。
請求項１又は請求項２に記載のトランジスタの製造方法において、
前記第２の半導体は、非晶質であることを特徴とするトランジスタの製造方法。
請求項１乃至請求項３のうちいずれかに記載のトランジスタの製造方法において、
前記第２の半導体をプラズマＣＶＤ法にて堆積することを特徴とするトランジスタの製造方法。
請求項１乃至請求項４のうちいずれかに記載のトランジスタにおいて、
前記熱処理は、摂氏３００度以上４５０度以下の雰囲気中にて行われることを特徴とするトランジスタの製造方法。
請求項１乃至請求項３のうちいずれかに記載のトランジスタの製造方法において、
前記熱処理は、光エネルギーを照射する工程を含むことを特徴とするトランジスタの製造方法。
請求項１乃至請求項６のうちいずれかに記載のトランジスタの製造方法において、
前記第２の半導体をパターニングする工程、及び
前記第１の半導体に不純物を注入する工程を更に備え、
前記熱処理は、前記不純物を注入する工程の後に行うことを特徴とするトランジスタの製造方法。
請求項１乃至請求項７のうちいずれかに記載のトランジスタの製造方法において、前記第２の半導体をゲート電極として用いることを特徴とするトランジスタの製造方法。
請求項１乃至請求項６のうちいずれかに記載のトランジスタの製造方法において、
前記熱処理を行った後、前記第２の半導体を除去する工程を更に備えたことを特徴とするトランジスタの製造方法。
請求項１乃至請求項９のうちいずれかに記載の方法により製造されたトランジスタを含む集積回路。
スイッチング素子と、前記スイッチング素子により制御される電気光学層と、を含む電気光学装置において、
前記スイッチング素子は、請求項１乃至請求項９のうちいずれかに記載の方法により製造されるトランジスタを含むことを特徴とする電気光学装置。
表示部として電気光学装置を含む電子機器において、
前記表示部として請求項１１に記載の電気光学装置を搭載したことを特徴とする電子機器。