JP2004128121A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2004128121A
JP2004128121A JP2002288528A JP2002288528A JP2004128121A JP 2004128121 A JP2004128121 A JP 2004128121A JP 2002288528 A JP2002288528 A JP 2002288528A JP 2002288528 A JP2002288528 A JP 2002288528A JP 2004128121 A JP2004128121 A JP 2004128121A
Authority
JP
Japan
Prior art keywords
semiconductor device
formation region
sidewall
gate electrode
element formation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002288528A
Other languages
English (en)
Inventor
Masahiro Imaide
昌宏 今出
Tadashi Kadowaki
匡志 門脇
Hiroyuki Umimoto
博之 海本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2002288528A priority Critical patent/JP2004128121A/ja
Priority to US10/601,557 priority patent/US7034407B2/en
Priority to CNA031602460A priority patent/CN1494166A/zh
Publication of JP2004128121A publication Critical patent/JP2004128121A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/015—Manufacture or treatment removing at least parts of gate spacers, e.g. disposable spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】サイドウォールに起因する応力の少ない半導体装置およびその製造方法を提供する。
【解決手段】基板１１は素子形成領域である半導体層１２と素子分離領域であるＳＴＩ１３とからなっている。半導体層１２の上にはゲート絶縁膜１５が設けられており、ゲート絶縁膜１５の上からＳＴＩ１３の上に亘ってゲート電極１４が設けられている。そして、サイドウォール３０が、半導体層１２の上からＳＴＩ１３のうち半導体層１２の外縁に近接する領域の上において、ゲート電極１４の側面を覆うように設けられている。このサイドウォール３０は、ソース・ドレイン領域として機能する高濃度不純物拡散層１６を形成するためのイオン注入マスクとして用いられる。
【選択図】　　　　図３

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、サイドウォールを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
以下に、従来の半導体装置の構造について、図６（ａ），（ｂ）を参照しながら説明する。図６は従来の半導体装置の構造を示す構造図であり、（ａ）は平面図、（ｂ）は図６（ａ）のＡ−Ａ箇所の断面図である。
【０００３】
図６（ａ）に示すように、従来の半導体装置では、基板１は、素子形成領域としての半導体層２と、半導体層２の側方を囲むシャロートレンチ素子分離（以下ではＳＴＩと示す）３とを備えている。そして、ゲート電極４が、半導体層２の上を縦断してＳＴＩ３の上にのびるように設けられている。ゲート電極４の側方には、全側面を取り囲むように絶縁性のサイドウォール９が形成されている。
【０００４】
従来の半導体装置の構成は、図６（ｂ）に示すように、半導体層２とＳＴＩ３とからなる基板１と、半導体層２内に互いに離間して設けられ、高濃度不純物拡散層６と低濃度不純物拡散層７とからなるソース・ドレイン領域８と、半導体層２のうちソース・ドレイン領域８に挟まれる領域の上に設けられ、シリコン酸化膜（ＳｉＯ２　）からなるゲート絶縁膜５と、ゲート絶縁膜５の上に設けられたポリシリコンからなるゲート電極４と、ゲート電極４の側面上から半導体層２の上面上に亘って設けられたシリコン窒化膜（ＳｉＮ）からなるサイドウォール９とから構成されている。
【０００５】
ソース・ドレイン領域８のうちの高濃度不純物拡散層６は、半導体層２のうち絶縁性サイドウォール９の外側方に位置する部分に設けられている。低濃度不純物拡散層７は、半導体層２のうちで高濃度不純物拡散層６の内側に接し、高濃度不純物拡散層６よりも浅い深さで設けられている。
【０００６】
次に、従来の半導体装置の製造方法について、図７（ａ）〜（ｄ）を参照しながら説明する。図７（ａ）〜（ｄ）は、図６に示す半導体装置の製造工程を示す断面図である。
【０００７】
まず、図７（ａ）に示す工程で、基板に半導体層２を取り囲むＳＴＩ（図示せず）を形成した後、半導体層２の上に、シリコン酸化膜からなるゲート絶縁膜５とポリシリコンからなるゲート電極４とを形成する。次いで、ゲート電極４をマスクとして半導体層２にイオン注入を行なうことにより、半導体層２の上層部のうちゲート電極４の両側方に位置する部分に低濃度不純物拡散層７を形成する。
【０００８】
次に、図７（ｂ）に示す工程で、半導体層２の上に、ゲート電極４およびゲート絶縁膜５を覆うシリコン窒化膜９ａを堆積する。
【０００９】
そして、図７（ｃ）に示す工程で、シリコン窒化膜９ａをエッチバックすることにより、ゲート電極４の側方にサイドウォール９を形成する。
【００１０】
次に、図７（ｄ）に示す工程で、ゲート電極４およびサイドウォール９をマスクとして半導体層２にイオン注入を行なうことにより、半導体層２の上層部のうちサイドウォール９の外側方に位置する部分に高濃度不純物拡散層６を形成する。高濃度不純物拡散層６は低濃度不純物拡散層７よりも深い注入深さで形成する。高濃度不純物拡散層６と低濃度不純物拡散層７とは、ソース・ドレイン領域８となる。以上の工程により従来の半導体装置が形成される。
【００１１】
一般的に、サイドウォール９の材料としてはシリコン窒化物が用いられる。シリコン窒化物は大きな応力を有しているため、ゲート電極４、ゲート絶縁膜５および半導体層２には、サイドウォール９に起因する応力がかかる。上述のような応力を緩和させる手段として、ゲート電極とサイドウォールとの間にＬ字状の応力緩和層を介在させる方法が提案されている（例えば、特許文献１参照）。
【００１２】
【特許文献１】
特開平５−１０２０７４号公報　（第４頁、図４）
【００１３】
【発明が解決しようとする課題】
しかしながら、ＭＩＳＦＥＴの微細化が進むにつれてゲート長に対するサイドウォールの相対的な厚みが増してきており、サイドウォールの応力がゲート電極に与える影響も増大している。
【００１４】
サイドウォールの応力がゲート電極やゲート絶縁膜におよぶと閾値電圧が変位しやすくなる。また、この応力が半導体層におよぶと、リーク電流発生の原因となる結晶欠陥が発生するおそれが生じる。したがって、ゲート電極とサイドウォールとの間に応力緩和層を介在させるだけでは効果的な応力緩和は難しく、さらなる応力の低減あるいは緩和が必要となる。
【００１５】
本発明は、サイドウォールに起因する応力を緩和することにより、信頼性の高い半導体装置およびその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の第１の半導体装置は、素子形成領域を有する半導体層と、上記素子形成領域の側方を囲む素子分離と、上記半導体層の上記素子形成領域内に設けられたソース・ドレイン領域と、上記素子形成領域の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上から上記素子分離の上までのびるゲート電極と、上記ゲート電極の側方に設けられ、上記素子形成領域を除く部分の上の一部で断絶しているサイドウォールとを備える。
【００１７】
これにより、ゲート電極の側方が閉環状のサイドウォールにより覆われている従来と比較して、サイドウォールに起因する応力を低減させることができる。
【００１８】
上記ソース・ドレイン領域は、高濃度不純物拡散層と低濃度不純物拡散層とを有しており、上記サイドウォールは、上記高濃度不純物拡散層を形成するためのイオン注入マスクであってもよい。
【００１９】
上記サイドウォールのうち上記素子分離の上に位置する部分の少なくとも一部が除去されていることにより、上記サイドウォールは断絶していることにより、サイドウォールからゲート電極およびゲート絶縁膜にかかる応力を低減することができるので、しきい値電圧の変動を抑制することができる。
【００２０】
上記ゲート電極は、上記ゲート電極は、ゲートコンタクトと接する部分となるコンタクト形成領域と、上記コンタクト形成領域とは上記素子形成領域を挟んで対向する領域とにおいて上記素子分離の上に設けられていてもよい。
【００２１】
上記サイドウォールは、上記素子形成領域と、上記素子分離のうち上記素子形成領域との境界領域とを除く領域の上には設けられていないことにより、サイドウォールが設けられている領域がさらに少なくなっているので、サイドウォールに起因する応力がさらに緩和される。そのため、サイドウォールから基板へかかる応力も低減することができるので、素子形成領域において結晶欠陥の発生を阻止することができ、リーク電流の発生を回避することができる。
【００２２】
上記サイドウォールと上記ゲート電極との間には、Ｌ字状サイドウォールおよびオフセットスペーサ層のうちの少なくとも１つが介在していてもよい。
【００２３】
上記サイドウォールは、シリコン窒化膜からなっていることが好ましい。
【００２４】
本発明の第２の半導体装置は、素子形成領域を有する半導体層と、上記素子形成領域の側方を囲む素子分離と、上記素子形成領域内に設けられたソース・ドレイン領域と、上記素子形成領域の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上から上記素子分離の上までのびるゲート電極と、上記ゲート電極の側方に設けられ、上記素子形成領域を除く部分の上の一部の厚みが、上記素子形成形成領域の上の部分の厚みよりも薄くなっているサイドウォールとを備える。
【００２５】
これにより、ゲート電極の側方が一様な厚さのサイドウォールにより囲まれている従来と比較して、サイドウォールに起因する応力を低減することができる。
【００２６】
上記ソース・ドレイン領域は、高濃度不純物拡散層と低濃度不純物拡散層とを有しており、上記サイドウォールは、上記高濃度不純物拡散層を形成するためのイオン注入マスクであってもよい。
【００２７】
上記サイドウォールは、シリコン窒化膜からなっていることが好ましい。
【００２８】
本発明の半導体装置の第１の製造方法は、半導体層からなる素子形成領域と、上記素子形成領域の側方を囲む素子分離とを有する基板に設けられた半導体装置の製造方法において、上記素子形成領域の上にゲート絶縁膜を形成する工程（ａ）と、上記素子形成領域上の上記ゲート絶縁膜の上から、上記素子分離の上までのびるゲート電極を形成する工程（ｂ）と、上記ゲート電極の側方を囲むサイドウォールを形成する工程（ｃ）と、上記サイドウォールのうち上記素子形成領域を除く部分の上の一部を除去して、上記サイドウォールを断絶させる工程（ｄ）と、上記工程（ｃ）または（ｄ）の後に、上記サイドウォールおよび上記ゲート電極をマスクとしてイオン注入を行なうことにより、上記半導体層の上記素子形成領域内に、第１不純物拡散層を形成する工程（ｅ）とを備える。
【００２９】
これにより、ゲート電極の側方が閉環状のサイドウォールにより覆われている従来と比較して、サイドウォールに起因する応力の少ない半導体装置を製造することができる。
【００３０】
上記工程（ｂ）の後で上記工程（ｃ）の前に、上記ゲート電極をマスクとしてイオン注入を行なうことにより、上記素子形成領域内に第２不純物拡散層を形成する工程を備え、上記工程（ｅ）では、上記第２不純物拡散層よりも高濃度の不純物を有する上記第１不純物拡散層を形成し、上記第１不純物拡散層および上記第２不純物拡散層を、ソース・ドレイン領域としてもよい。
【００３１】
上記工程（ｂ）では、コンタクト形成領域と、上記コンタクト形成領域とは上記素子形成領域を挟んで対向する領域と上記素子分離の上に有する上記ゲート電極を形成し、上記工程（ｄ）では、上記ゲート電極のうち上記素子分離の上に位置する領域のうちの少なくとも一部の領域において、上記サイドウォールの少なくとも一部を除去することにより、上記サイドウォールからゲート電極およびゲート絶縁膜にかかる応力の少ない半導体装置を製造することができる。
【００３２】
上記工程（ｄ）では、上記素子形成領域と、上記素子分離のうち上記素子形成領域との境界領域とを除く領域の上に設けられた上記サイドウォールを除去することにより、サイドウォールが設けられている領域がさらに少ない半導体装置を製造することができる。したがって、サイドウォールに起因する応力がさらに緩和され、サイドウォールから基板へかかる応力も低減することができる。そのため、素子形成領域において結晶欠陥の発生を阻止することができ、リーク電流の発生を回避することができる。
【００３３】
上記工程（ｂ）の後で上記工程（ｃ）の前に、上記ゲート電極の側面上に、Ｌ字状サイドウォールおよびオフセットスペーサ層のうちの少なくとも１つを形成する工程をさらに含んでいてもよい。
【００３４】
上記サイドウォールは、シリコン窒化膜からなっていることが好ましい。
【００３５】
本発明の第２の半導体装置の製造方法は、半導体層の素子形成領域と、上記素子形成領域の側方を囲む素子分離とを有する基板に設けられた半導体装置の製造方法において、上記素子形成領域の上にゲート絶縁膜を形成する工程（ａ）と、上記素子形成領域上の上記ゲート絶縁膜の上から、上記素子分離の上までのびるゲート電極を形成する工程（ｂ）と、上記ゲート電極の側方を囲むサイドウォールを形成する工程（ｃ）と、上記サイドウォールのうち上記素子形成領域を除く部分の上の一部を除去することにより、上記サイドウォールの一部の厚さを薄くする工程（ｄ）と、上記工程（ｃ）または（ｄ）の後に、上記サイドウォールおよび上記ゲート電極をマスクとしてイオン注入を行なうことにより、上記素子形成領域内に不純物拡散層を形成する工程（ｅ）とを備える。
【００３６】
これにより、ゲート電極の側方が一様な厚さのサイドウォールにより囲まれている従来と比較して、サイドウォールに起因する応力の少ない半導体装置を製造することができる。
【００３７】
上記サイドウォールは、シリコン窒化膜からなることが好ましい。
【００３８】
【発明の実施の形態】
以下に、本発明の実施形態について図面を参照しながら説明する。
【００３９】
なお、以下に示す実施形態ではＬＤＤ構造を持つＭＩＳＦＥＴが対象として説明されているが、本発明はこれに限定されるものではない。本発明は、サイドウォールまたはそれに相当する構造を持ち、そこから発生する応力が問題となる種々の半導体装置に適用することができる。
【００４０】
（第１の実施形態）
まず、第１の実施形態にかかる半導体装置について図１（ａ）〜（ｃ）を参照しながら説明する。図１は、第１の実施形態における半導体装置の構造図であり、（ａ）は平面図、（ｂ）は図１（ａ）におけるＡ−Ａ箇所のゲート長方向の断面図、（ｃ）は図１（ａ）におけるＢ−Ｂ箇所のゲート幅方向の断面図である。
【００４１】
図１（ａ）に示すように、本実施形態の半導体装置では、基板１１は、素子形成領域としての半導体層１２と、半導体層１２の側方を囲むシャロートレンチ素子分離（以下ではＳＴＩと示す）１３とを備えている。そして、ゲート電極１４が、半導体層１２の上を縦断してＳＴＩ１３の上にのびるように設けられている。ゲート電極１４の側方は、ＳＴＩ１３の上に位置するゲートコンタクト２２の側方である領域２０を除いて絶縁性のサイドウォール１９によって囲まれている。領域２０では、図１（ｃ）に示すように、サイドウォール１９が設けられていないので、ＳＴＩ１３の上にゲート電極１４の側面が露出している。
【００４２】
本実施形態の半導体装置の構成は、図１（ｂ）に示すように、素子形成領域となる半導体層１２および素子分離領域となるＳＴＩ１３を有する基板１１と、半導体層１２内に設けられ、高濃度不純物拡散層１６と低濃度不純物拡散層１７とからなるソース・ドレイン領域１８と、半導体層１２のうちソース・ドレイン領域１８に挟まれる領域の上に設けられ、シリコン酸化膜またはシリコン酸窒化膜からなるゲート絶縁膜１５と、ゲート絶縁膜１５の上に設けられ、ポリシリコンからなるゲート長１３０ｎｍのゲート電極１４と、ゲート電極１４の側方に設けられた絶縁性のサイドウォール１９とからなっている。
【００４３】
ソース・ドレイン領域１８は半導体層１２内に互いに離間して設けられ、高濃度不純物拡散層１６は、濃度１×１０２１／ｃｍ３　の不純物を含んでおり、低濃度不純物拡散層１７は、高濃度不純物拡散層１６よりも浅い深さで設けられ、濃度１×１０１８／ｃｍ３〜６×１０２０／ｃｍ３の不純物を含んでいる。
【００４４】
次に、第１の実施形態の半導体装置の製造方法について、図２（ａ）〜（ｅ）を参照しながら説明する。図２（ａ）〜（ｅ）は、第１の実施形態の半導体装置の製造工程を示す図であり、上図は平面図、下図は上図のＡ−Ａ箇所における断面図である。
【００４５】
まず、図２（ａ）に示す工程で、基板１１の素子形成領域の側方を囲む領域にトレンチ（図示せず）を形成する。そして、トレンチをシリコン酸化膜で埋めることにより、ＳＴＩ１３（図１に示す）を形成する。これにより、素子形成領域としての半導体層１２と、半導体層１２の側方を取り囲むＳＴＩ１３とが上面に露出する。
【００４６】
次に、半導体層１２の上にシリコン酸化膜またはシリコン酸窒化膜からなるゲート絶縁膜１５を形成した後、ゲート絶縁膜１５の上にポリシリコンからなるゲート電極を形成する。このとき、ゲート電極１４は、半導体層１２の上を縦断してＳＴＩ１３の上にのびるように形成する。
【００４７】
そして、ゲート電極１４をマスクとして、半導体層１２に不純物のイオン注入を行なうことにより、不純物濃度１×１０１８／ｃｍ３　〜６×１０２０／ｃｍ３　の低濃度不純物拡散層１７を形成する。
【００４８】
次に、図２（ｂ）に示す工程で、半導体層１２の上に、ゲート電極１４およびゲート絶縁膜１５を覆うサイドウォール用絶縁膜１９ａを堆積させる。ここで、サイドウォール用絶縁膜１９ａの例としてはシリコン窒化膜が挙げられるが、シリコン酸化膜（下層）とシリコン窒化膜（上層）とからなる積層膜を用いてもよい。または、シリコン酸窒化膜あるいはシリコン酸化膜（下層）とシリコン酸窒化膜（上層）とからなる積層膜を用いてもよい。
【００４９】
次に、図２（ｃ）に示す工程で、サイドウォール用絶縁膜１９ａをドライエッチングによって異方的にエッチバックすることにより、ゲート電極１４の側面を取り囲むサイドウォール１９を形成する。
【００５０】
次に、図２（ｄ）に示す工程で、リソグラフィ技術によって、基板１１上に、ゲート電極１４のうちゲートコンタクト２２（図２（ｅ）に示す）を設ける部分の側方に位置するサイドウォール１９の領域２０上に開口部を有するフォトレジスト層２１を形成する。
【００５１】
次に、図２（ｅ）に示す工程で、フォトレジスト層２１をマスクとしてエッチングを行なうことにより、サイドウォール１９のうちＳＴＩ１３の上に位置する領域２０の部分を除去する。なお、ここでのエッチングは、異方性・等方性のどちらであってもよい。異方性エッチングの場合にはＣＨＦ３　ガスを用いたドライエッチングを行ない、等方性エッチングの場合にはＣＦ４　ガスを用いたドライエッチングを行なう。そして、基板上に残存するフォトレジスト層２１を除去する。
【００５２】
その後、ゲート電極１４およびサイドウォール１９をマスクとして不純物のイオン注入を行なうことにより、半導体層１２内に、不純物濃度１×１０２１／ｃｍ３　の高濃度不純物拡散層１６を形成する。その後、基板１１上に層間絶縁膜（図示せず）を形成し、ゲート電極１４に接続されるゲートコンタクト２２および高濃度不純物拡散層１６に接続されるソース・ドレインコンタクト（図示せず）を形成する。これにより、ＬＤＤ構造を有する半導体装置が形成される。
【００５３】
本実施形態の半導体装置では、図１（ａ）に示すように、ゲート電極１４の側方のうちで一部の領域２０にはサイドウォール１９が形成されていない。そのため、ゲート電極の側方の全領域がサイドウォールにより覆われている従来と比較して、ゲート電極１４，ゲート絶縁膜１５にかかる応力を低減することができる。これにより、閾値電圧の変動が抑制される。そのため、素子のさらなる微細化も可能となる。
【００５４】
なお、領域２０は半導体層１２から離れているため、サイドウォール１９を除去するためのマスク合わせが容易となる利点もある。
【００５５】
また、本実施形態では、ゲート電極１４のうちゲートコンタクト２２を設ける部分の側方に位置する領域２０のサイドウォール１９を除去したが、これに限るものではなく、ＳＴＩ１３上に位置するサイドウォールの一部を除去すればよい。例えば、領域２０とは半導体層１２を挟んで反対側の領域のサイドウォール１９を除去してもよい。
【００５６】
また、本実施形態では、ゲート電極１４の側面上および基板１１の上面上にサイドウォール１９が設けられている場合について述べたが、本発明においては、ゲート電極１４および基板１１とサイドウォール１９との間に、Ｌ字状サイドウォールやオフセットスペーサ層などが介在していてもよい。ここで、Ｌ字状サイドウォールは、サイドウォールの応力がゲート電極や半導体層におよぼす応力を緩和する目的で、ゲート電極の側面上から半導体層の上面上に接するように形成されるものである。オフセットスペーサ層は、ゲート電極と低濃度不純物拡散層とのオーバーラップを調整する目的で、ゲート電極の側面上に設けられたものである。
【００５７】
なお、本実施形態では基板としてバルクシリコン基板を用いたが、本発明ではＳＯＩ基板を用いることもできる。
（第２の実施形態）
次に、第２の実施形態にかかる半導体装置について、図３（ａ）〜（ｃ）を参照しながら説明する。図３は、第２の実施形態における半導体装置の構造図であり、（ａ）は平面図、（ｂ）は図３（ａ）におけるＡ−Ａ箇所のゲート長方向の断面図、（ｃ）は図３（ａ）におけるＢ−Ｂ箇所のゲート幅方向の断面図である。なお、本実施形態では、第１の実施形態と同様の構成要素に同じ符号を用いて説明する。
【００５８】
図３（ａ）に示すように、本実施形態の半導体装置では、絶縁性のサイドウォール３０が、高濃度不純物拡散層１６のイオン注入のために必要な領域のみに形成されている。つまり、サイドウォール３０は、半導体層１２の上からＳＴＩ１３のうち半導体層１２の外縁に近接する部分の上に亘って形成されている。それ以外の構造は第１の実施形態と同様であるので説明を省略する。
【００５９】
次に、本実施形態の半導体装置の製造方法について、図４（ａ）〜（ｅ）を参照しながら説明する。図４（ａ）〜（ｅ）は、第２の実施形態の半導体装置の製造工程を示す図であり、上図は平面図、下図は上図のＡ−Ａ箇所における断面図である。
【００６０】
まず、図４（ａ）に示す工程で、基板１１の素子形成領域の側方を囲む領域にトレンチ（図示せず）を形成する。そして、トレンチをシリコン酸化膜で埋めることにより、ＳＴＩ１３（図３に示す）を形成する。これにより、素子形成領域としての半導体層１２と、半導体層１２の側方を取り囲むＳＴＩ１３とが上面に露出する。
【００６１】
次に、半導体層１２の上にシリコン酸化膜またはシリコン酸窒化膜からなるゲート絶縁膜１５を形成した後、ゲート絶縁膜１５の上にポリシリコンからなるゲート電極を形成する。このとき、ゲート電極１４は、半導体層１２の上を縦断してＳＴＩ１３の上にのびるように形成する。
【００６２】
そして、ゲート電極１４をマスクとして、半導体層１２に不純物のイオン注入を行なうことにより、不純物濃度１×１０１８／ｃｍ３　〜６×１０２０／ｃｍ３　の低濃度不純物拡散層１７を形成する。
【００６３】
次に、図４（ｂ）に示す工程で、半導体層１２の上に、ゲート電極１４およびゲート絶縁膜１５を覆うサイドウォール用絶縁膜３０ａを堆積させる。ここで、サイドウォール用絶縁膜３０ａの例としてはシリコン窒化膜が挙げられる。
【００６４】
次に、図４（ｃ）に示す工程で、サイドウォール用絶縁膜３０ａをドライエッチングによって異方的にエッチバックすることにより、ゲート電極１４の側面を取り囲むサイドウォール３０を形成する。
【００６５】
次に、図４（ｄ）に示す工程で、リソグラフィ技術によって、基板上をフォトレジスト層３３で覆い、フォトレジスト層３３のうち領域３１と領域３２とに位置する部分のみを除去して、開口部を形成する。領域３１および領域３２は、共にＳＴＩ１３の上に位置している。そして、領域３１は、ゲート電極１４のうちゲートコンタクト２２（図４（ｅ）に示す）を設ける部分の側方に位置する領域であり、領域３２は、領域３１と半導体層１２を挟んでゲート幅方向の反対側に位置する領域である。
【００６６】
なお、上述のように、フォトレジスト層３３を基板全面に堆積した後に、領域３１および領域３２に位置する部分を除去してもよいし、半導体層１２を覆う部分以外を除去してもよい。その場合には、サイドウォール３０の側方にＳＴＩ１３が露出した状態でサイドウォール３０のエッチングを行なうことになる。通常、ＳＴＩ１３とサイドウォール３０とでは材質が異なるため、ＳＴＩ１３に大きな影響を与えることなくサイドウォール３０の選択的なエッチングができる。
【００６７】
次に、図４（ｅ）に示す工程で、フォトレジスト層３３をマスクとしてエッチングを行なうことにより、サイドウォール３０のうちＳＴＩ１３上に位置する領域３１および領域３２の部分を除去する。なお、ここでのエッチングは、異方性・等方性のどちらであってもよい。異方性エッチングの場合にはＣＨＦ３　ガスを用いたドライエッチングを行ない、等方性エッチングの場合にはＣＦ４　ガスを用いたドライエッチングを行なう。その後、フォトレジスト層３３を除去する。
【００６８】
その後、ゲート電極１４およびサイドウォール３０をマスクとして不純物のイオン注入を行なうことにより、半導体層１２内に、不純物濃度１×１０２１／ｃｍ３　の高濃度不純物拡散層１６を形成する。その後、基板上に層間絶縁膜（図示せず）を形成した後、ゲート電極１４に接続されるゲートコンタクト２２および高濃度不純物拡散層１６に接続されるソース・ドレインコンタクト（図示せず）を形成する。これにより、ＬＤＤ構造を有する半導体装置が形成される。
【００６９】
本実施形態の半導体装置では、ゲート電極１４の側方のうちでＳＴＩ１３上に位置する領域３１および領域３２にはサイドウォール３０が形成されていない。従って、サイドウォール３０は、半導体層１２の上およびＳＴＩ１３のうち半導体層１２の外縁に近接する一部分のみに跨って形成される。このとき、半導体層１２の外縁に近接する一部分は、マスク合わせにおけるズレやサイドウォール３０のエッチングにおいて、半導体層１２が露出しない程度にあればよい。そのため、ゲート電極の側方の全領域がサイドウォールにより覆われている従来と比較して、ゲート電極１４あるいはゲート絶縁膜１５にかかる応力を低減することができる。これにより、閾値電圧の変動が抑制される。そのため、素子のさらなる微細化も可能となる。
【００７０】
また、第１の実施形態と比較して、サイドウォールが設けられている領域がさらに狭くなっている。そのため、サイドウォールに起因する応力がさらに緩和され、サイドウォールから基板１１へかかる応力も抑制される。これにより、半導体層２において結晶欠陥が発生しにくくなるので、リーク電流の発生を回避することができ、信頼性を高めることができる。
【００７１】
また、上記実施形態では、ゲート電極１４の側面上および基板１１の上面上にサイドウォール３０が設けられている場合について述べたが、本発明においては、ゲート電極１４および基板１１とサイドウォール３０との間に、Ｌ字状サイドウォールやオフセットスペーサ層などが介在していてもよい。
【００７２】
なお、本実施形態では基板としてバルクシリコン基板を用いたが、本発明ではＳＯＩ基板を用いることもできる。
【００７３】
（第３の実施形態）
上記２つの実施形態においては、ゲート電極の側方においてサイドウォールが断絶している場合について述べた。しかし、サイドウォールが断絶していない場合であっても、サイドウォールが他の領域よりも薄くなっておれば、サイドウォール起因の応力を低減することができる。本実施形態では、そのような場合について具体的な例を示す。
【００７４】
図５は、第３の実施形態における半導体装置の構造図であり、（ａ）は平面図、（ｂ）は図５（ａ）におけるＡ−Ａ箇所のゲート長方向の断面図、（ｃ）は図５（ａ）におけるＢ−Ｂ箇所のゲート幅方向の断面図である。図５（ａ）および（ｃ）に示すように、本実施形態の半導体装置では、領域２０において、サイドウォール５０が完全には除去されておらず、サイドウォール５０の他の部分に比べて薄い膜厚で残存している点が第１の実施形態と異なる。
【００７５】
ここで、サイドウォール５０のうち領域２０に位置する部分を除去するときに、異方性エッチングを行ったときは主に上下方向の厚さが薄くなり、等方性エッチングを行ったときは、上下方向および水平方向の厚さが薄くなる。それ以外の構造は、第１の実施形態と同様である。
【００７６】
なお、図５（ａ）〜（ｃ）は、領域２０においてサイドウォール５０が薄くなっている場合を示しているが、第２の実施形態の図４（ｄ）に示す領域３１および領域３２においてサイドウォールが薄くなっていてもよい。
【００７７】
なお、本実施形態では基板としてバルクシリコン基板を用いたが、本発明ではＳＯＩ基板を用いることもできる。
【００７８】
【発明の効果】
本発明では、サイドウォールからゲート電極およびゲート絶縁膜へかかる応力を、従来よりも緩和することができる。そのため、閾値電圧の変動を抑制することができ、結晶欠陥の発生を抑制することができる。
【図面の簡単な説明】
【図１】第１の実施形態における半導体装置の構造図であり、（ａ）は平面図、（ｂ）は図１（ａ）におけるＡ−Ａ箇所のゲート長方向の断面図、（ｃ）は図１（ａ）におけるＢ−Ｂ箇所のゲート幅方向の断面図である。
【図２】（ａ）〜（ｅ）は、第１の実施形態の半導体装置の製造工程を示す図であり、上図は平面図、下図は上図のＡ−Ａ箇所における断面図である。
【図３】第２の実施形態における半導体装置の構造図であり、（ａ）は平面図、（ｂ）は図３（ａ）におけるＡ−Ａ箇所のゲート長方向の断面図、（ｃ）は図３（ａ）におけるＢ−Ｂ箇所のゲート幅方向の断面図である。
【図４】（ａ）〜（ｅ）は、第２の実施形態の半導体装置の製造工程を示す図であり、上図は平面図、下図は上図のＡ−Ａ箇所における断面図である。
【図５】第３の実施形態における半導体装置の構造図であり、（ａ）は平面図、（ｂ）は図５（ａ）におけるＡ−Ａ箇所のゲート長方向の断面図、（ｃ）は図５（ａ）におけるＢ−Ｂ箇所のゲート幅方向の断面図である。
【図６】従来の半導体装置の構造を示す構造図であり、（ａ）は平面図、（ｂ）は図６（ａ）のＡ−Ａ箇所の断面図である。
【図７】（ａ）〜（ｄ）は、図６に示す半導体装置の製造工程を示す断面図である。
【符号の説明】
１１　　基板
１２　　半導体層
１３　　ＳＴＩ
１４　　ゲート電極
１５　　ゲート絶縁膜
１６　　高濃度不純物拡散層
１７　　低濃度不純物拡散層
１８　　ソース・ドレイン領域
１９　　サイドウォール
１９ａ　サイドウォール用絶縁膜
２０　　領域
２１　　フォトレジスト層
２２　　ゲートコンタクト
３０　　サイドウォール
３０ａ　サイドウォール用絶縁膜
３１　　領域
３２　　領域
３３　　フォトレジスト層
５０　　サイドウォール

Claims (18)

  1. 素子形成領域を有する半導体層と、
    上記素子形成領域の側方を囲む素子分離と、
    上記半導体層の上記素子形成領域内に設けられたソース・ドレイン領域と、
    上記素子形成領域の上に設けられたゲート絶縁膜と、
    上記ゲート絶縁膜の上から上記素子分離の上までのびるゲート電極と、
    上記ゲート電極の側方に設けられ、上記素子形成領域を除く部分の上の一部で断絶しているサイドウォールと
    を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    上記ソース・ドレイン領域は、高濃度不純物拡散層と低濃度不純物拡散層とを有しており、
    上記サイドウォールは、上記高濃度不純物拡散層を形成するためのイオン注入マスクであることを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    上記サイドウォールのうち上記素子分離の上に位置する部分の少なくとも一部が除去されていることにより、上記サイドウォールは断絶していることを特徴とする半導体装置。
  4. 請求項１〜３のうちいずれか１つに記載の半導体装置において、
    上記ゲート電極は、ゲートコンタクトと接する部分となるコンタクト形成領域と、上記コンタクト形成領域とは上記素子形成領域を挟んで対向する領域とにおいて上記素子分離の上に設けられていることを特徴とする半導体装置。
  5. 請求項１〜４のうちいずれか１つに記載の半導体装置において、
    上記サイドウォールは、上記素子形成領域と、上記素子分離のうち上記素子形成領域との境界領域とを除く領域の上には設けられていないことを特徴とする半導体装置。
  6. 請求項１〜５のうちいずれか１つに記載の半導体装置において、
    上記サイドウォールと上記ゲート電極との間には、Ｌ字状サイドウォールおよびオフセットスペーサ層のうちの少なくとも１つが介在していることを特徴とする半導体装置。
  7. 請求項１〜６のうちいずれか１つに記載の半導体装置において、
    上記サイドウォールは、シリコン窒化膜からなることを特徴とする半導体装置。
  8. 素子形成領域を有する半導体層と、
    上記素子形成領域の側方を囲む素子分離と、
    上記半導体層の上記素子形成領域内に設けられたソース・ドレイン領域と、
    上記素子形成領域の上に設けられたゲート絶縁膜と、
    上記ゲート絶縁膜の上から上記素子分離の上までのびるゲート電極と、
    上記ゲート電極の側方に設けられ、上記素子形成領域を除く部分の上の一部の厚みが、上記素子形成領域の上の部分の厚みよりも薄くなっているサイドウォールと
    を備える半導体装置。
  9. 請求項８に記載の半導体装置において、
    上記ソース・ドレイン領域は、高濃度不純物拡散層と低濃度不純物拡散層とを有しており、
    上記サイドウォールは、上記高濃度不純物拡散層を形成するためのイオン注入マスクであることを特徴とする半導体装置。
  10. 請求項８または９に記載の半導体装置において、
    上記サイドウォールは、シリコン窒化膜からなることを特徴とする半導体装置。
  11. 半導体層からなる素子形成領域と、上記素子形成領域の側方を囲む素子分離とを有する基板に設けられた半導体装置の製造方法において、上記素子形成領域の上にゲート絶縁膜を形成する工程（ａ）と、
    上記素子形成領域上の上記ゲート絶縁膜の上から、上記素子分離の上までのびるゲート電極を形成する工程（ｂ）と、
    上記ゲート電極の側方を囲むサイドウォールを形成する工程（ｃ）と、
    上記サイドウォールのうち上記素子形成領域を除く部分の上の一部を除去して、上記サイドウォールを断絶させる工程（ｄ）と、
    上記工程（ｃ）または（ｄ）の後に、上記サイドウォールおよび上記ゲート電極をマスクとしてイオン注入を行なうことにより、上記半導体層の上記素子形成領域内に、第１不純物拡散層を形成する工程（ｅ）と
    を備えることを特徴とする半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    上記工程（ｂ）の後で上記工程（ｃ）の前に、上記ゲート電極をマスクとしてイオン注入を行なうことにより、上記素子形成領域内に第２不純物拡散層を形成する工程を備え、
    上記工程（ｅ）では、上記第２不純物拡散層よりも高濃度の不純物を有する上記第１不純物拡散層を形成し、上記第１不純物拡散層および上記第２不純物拡散層を、ソース・ドレイン領域とすることを特徴とする半導体装置の製造方法。
  13. 請求項１１または１２に記載の半導体装置の製造方法において、
    上記工程（ｂ）では、コンタクト形成領域と、上記コンタクト形成領域とは上記素子形成領域を挟んで対向する領域とを、上記素子分離の上に有する上記ゲート電極を形成し、
    上記工程（ｄ）では、上記ゲート電極のうち上記素子分離の上に位置する領域のうちの少なくとも一部の領域において、上記サイドウォールの少なくとも一部を除去することを特徴とする半導体装置の製造方法。
  14. 請求項１１〜１３のうちいずれか１つに記載の半導体装置の製造方法において、
    上記工程（ｄ）では、上記素子形成領域と、上記素子分離のうち上記素子形成領域との境界領域とを除く領域の上に設けられた上記サイドウォールを除去することを特徴とする半導体装置の製造方法。
  15. 請求項１１〜１４のうちいずれか１つに記載の半導体装置の製造方法において、
    上記工程（ｂ）の後で上記工程（ｃ）の前に、上記ゲート電極の側面上に、Ｌ字状サイドウォールおよびオフセットスペーサ層のうちの少なくとも１つを形成する工程をさらに含むことを特徴とする半導体装置の製造方法。
  16. 請求項１１〜１５のうちいずれか１つに記載の半導体装置の製造方法において、
    上記サイドウォールは、シリコン窒化膜からなることを特徴とする半導体装置の製造方法。
  17. 半導体層の素子形成領域と、上記素子形成領域の側方を囲む素子分離とを有する基板に設けられた半導体装置の製造方法において、
    上記素子形成領域の上にゲート絶縁膜を形成する工程（ａ）と、
    上記素子形成領域上の上記ゲート絶縁膜の上から、上記素子分離の上までのびるゲート電極を形成する工程（ｂ）と、
    上記ゲート電極の側方を囲むサイドウォールを形成する工程（ｃ）と、
    上記サイドウォールのうち上記素子形成領域を除く部分の上の一部を除去することにより、上記サイドウォールの一部の厚さを薄くする工程（ｄ）と、
    上記工程（ｃ）または（ｄ）の後に、上記サイドウォールおよび上記ゲート電極をマスクとしてイオン注入を行なうことにより、上記素子形成領域内に不純物拡散層を形成する工程（ｅ）と
    を備える半導体装置の製造方法。
  18. 請求項１７に記載の半導体装置の製造方法において、
    上記サイドウォールは、シリコン窒化膜からなることを特徴とする半導体装置の製造方法。
JP2002288528A 2002-10-01 2002-10-01 半導体装置およびその製造方法 Pending JP2004128121A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2002288528A JP2004128121A (ja) 2002-10-01 2002-10-01 半導体装置およびその製造方法
US10/601,557 US7034407B2 (en) 2002-10-01 2003-06-24 Semiconductor device and method for fabricating the same
CNA031602460A CN1494166A (zh) 2002-10-01 2003-09-28 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002288528A JP2004128121A (ja) 2002-10-01 2002-10-01 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2004128121A true JP2004128121A (ja) 2004-04-22

Family

ID=32281002

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002288528A Pending JP2004128121A (ja) 2002-10-01 2002-10-01 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US7034407B2 (ja)
JP (1) JP2004128121A (ja)
CN (1) CN1494166A (ja)

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102074A (ja) 1991-10-07 1993-04-23 Sony Corp Ｍｏｓトランジスタ
JPH05211163A (ja) 1991-11-19 1993-08-20 Hitachi Ltd 半導体装置およびその製造方法
US6124189A (en) * 1997-03-14 2000-09-26 Kabushiki Kaisha Toshiba Metallization structure and method for a semiconductor device
JPH1167904A (ja) 1997-08-15 1999-03-09 Hitachi Ltd 半導体集積回路装置の製造方法
KR100349768B1 (ko) * 1998-06-30 2002-08-24 샤프 가부시키가이샤 반도체 장치 및 그의 제조방법
JP2000208625A (ja) 1999-01-18 2000-07-28 Sony Corp 半導体装置の製造方法
JP3430080B2 (ja) * 1999-10-08 2003-07-28 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US6303451B1 (en) * 1999-11-22 2001-10-16 Chartered Semiconductor Manufacturing, Ltd Method for forming a transistor within an integrated circuit
JP3488164B2 (ja) * 2000-02-14 2004-01-19 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP3519662B2 (ja) * 2000-03-14 2004-04-19 松下電器産業株式会社 半導体装置及びその製造方法
DE10052208C2 (de) * 2000-10-20 2002-11-28 Advanced Micro Devices Inc Verfahren zur Herstellung eines Feldeffekttransistors mittels einer Justiertechnologie auf der Grundlage von Seitenwandabstandselementen
CN1395316A (zh) * 2001-07-04 2003-02-05 松下电器产业株式会社 半导体器件及其制造方法
JP5000057B2 (ja) * 2001-07-17 2012-08-15 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US6859023B2 (en) * 2001-08-17 2005-02-22 Matsushita Electric Industrial Co., Ltd. Evaluation method for evaluating insulating film, evaluation device therefor and method for manufacturing evaluation device
US6635576B1 (en) * 2001-12-03 2003-10-21 Taiwan Semiconductor Manufacturing Company Method of fabricating borderless contact using graded-stair etch stop layers
US6495391B1 (en) * 2002-02-05 2002-12-17 Taiwan Semiconductor Manufacturing Company Invention for reducing dark current of CMOS image sensor with new structure

Also Published As

Publication number Publication date
US20050087818A1 (en) 2005-04-28
CN1494166A (zh) 2004-05-05
US7034407B2 (en) 2006-04-25

Similar Documents

Publication Publication Date Title
KR100398874B1 (ko) 티자형의 게이트 전극을 갖는 모스 트랜지스터 및 그 제조방법
JP4027447B2 (ja) 半導体装置の製造方法
US8076720B2 (en) Trench gate type transistor
JPH11121739A (ja) 半導体装置及びその製造方法
JP2005252268A (ja) ベリード酸化膜を具備する半導体装置の製造方法及びこれを具備する半導体装置
KR101258285B1 (ko) 반도체 장치 및 그 제조 방법
JPH09298195A (ja) 半導体装置及びその製造方法
JP2009152580A (ja) 半導体素子及びその製造方法
JP2951893B2 (ja) 半導体素子のトランジスター製造方法
US20070200185A1 (en) Semiconductor device and method for fabricating the same
JP2001196576A (ja) 半導体装置およびその製造方法
US20080237715A1 (en) Semiconductor device and manufacturing method thereof
CN101350301B (zh) 半导体器件及其制造方法
JP2000138177A (ja) 半導体装置の製造方法
JPH07273330A (ja) 半導体装置及びその製造方法
KR101044385B1 (ko) 반도체 소자의 제조방법
JP3921484B2 (ja) モス電界効果トランジスタの製造方法
KR100227644B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR100234692B1 (ko) 트랜지스터 및 그 제조방법
US7034407B2 (en) Semiconductor device and method for fabricating the same
JPH0945790A (ja) Ｃｍｏｓ半導体装置の製造方法
KR20040002211A (ko) 반도체 소자 및 그 제조 방법
KR20050025206A (ko) 모스 전계효과 트랜지스터의 제조방법 및 그에 의해제조된 모스 전계효과 트랜지스터
JP2004221245A (ja) 半導体装置及びその製造方法
KR100260366B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060829

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070130