JPH07273330A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】信頼性の高い素子分離特性を有する半導体装置
およびその製造方法を提供する。 【構成】半導体基板（２）、この基板に形成された溝に
埋め込まれるとともに、半導体基板の表面から突出する
絶縁物からなる素子分離領域（４）、前記素子分離領域
により分離された素子領域に離間して形成されたソース
・ドレイン領域（６）、前記ソース・ドレイン領域に挟
まれた素子領域の表面にゲート絶縁膜（７）を介して形
成されたゲート電極（８）、および、前記素子分離領域
の前記基板表面から突出する部分の側面に形成された側
壁層（５）を具備する半導体装置である。素子分離領域
に接しかつ前記側壁層の下に位置する部分のソース・ド
レイン領域（６ｂ）の深さは、それ以外の部分のソース
・ドレイン領域の深さより浅い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特にＭＩＳ型トランジスタの素子分離
に関する。

【０００２】

【従来の技術】近年、半導体集積回路は、微細化および
高集積化の一途をたどっている。寄生チャネルによる絶
縁不良を無くし、配線の寄生容量を小さくするために
は、素子間のフィールド領域に厚い酸化膜からなる絶縁
膜を形成し、この絶縁膜によって素子間を分離する技術
が知られている。

【０００３】この酸化膜の形成にあたっては、シリコン
窒化膜をマスクとして用いて、基板表面を選択的に熱酸
化するＬＯＣＯＳ法が一般に用いられてきた。しかしな
がら、この方法では、酸化膜の端部がマスクであるシリ
コン窒化膜の下に入り込む、いわゆるバーズビークの発
生は避けられない。したがって、素子および素子分離領
域の微細化に伴って、ＬＯＣＯＳ法では良好な素子分離
特性が得られなくなりつつある。この問題を解決するた
めに、最近では、反応性イオンエッチングによりシリコ
ン基板に溝を設けた後、ＣＶＤ法等の成膜技術を用いて
この溝内に絶縁物を埋め込むことによって素子分離領域
を形成するトレンチ素子分離法が採用されている。

【０００４】この方法を用いて半導体基板に素子分離領
域を形成し、さらにゲート絶縁膜を介してゲート電極を
形成した状態を、図７に示す。図７に示すように、ｐ型
ウェル５１を有する半導体基板５０にはトレンチ５３が
設けられ、この内部に絶縁物を埋め込んで素子分離領域
５４が形成されている。素子分離領域５１に挟まれた基
板の表面領域には、ソース領域５９、ドレイン領域６０
が形成され、これらのソース・ドレイン領域５９、６０
により挟まれたチャネル領域上にゲート絶縁膜５２、お
よびゲート電極５５が形成され、これらによってＭＯＳ
ＦＥＴが構成されている。このようなトレンチ素子分離
法によると、素子および素子分離の微細化に対応でき、
また表面の平坦性に優れた半導体装置が得られるという
利点も有する。

【０００５】

【発明が解決しようとする課題】しかしながら、トレン
チ素子分離法を採用した場合、ＭＯＳＦＥＴを形成する
際の洗浄工程における希フッ酸系の処理等によって素子
分離領域を構成する絶縁物が侵され、図７（ｂ）に示す
ように溝のコーナー部が露出してしまうという問題が生
じる。このような状態の基板に不純物を導入してソース
・ドレインを形成すると、図７（ｂ）のＡ−Ｂ、Ｃ−Ｄ
及びＥ−Ｆ断面に示すように、ソース／ドレイン端での
拡散層の深さが深くなってしまう。特に、Ａ−Ｂのよう
な断面におけるゲート端では、パンチスルーが発生する
恐れがある。

【０００６】さらに、このような形状のＭＯＳＦＥＴ
に、ソース・ドレイン領域の低抵抗化のためにＳＡＬＩ
ＣＩＤＥ（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄ
ｅ）工程を適用すると、図８に示すように、拡散層６４
上に形成された金属シリサイド膜６５が素子分離領域６
３の露出したコーナー部に入り込み、その結果、ソース
／ドレイン領域における接合リークが増大するおそれが
ある。

【０００７】上述のように、従来の素子分離技術では、
ソース・ドレイン領域と素子分離端との界面における形
状の制御が難しく、パンチスルーや接合リークが発生す
る原因となっていた。そこで、本発明は、良好な素子分
離特性、信頼性の高い素子分離領域を有する半導体装置
およびその製造方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、第１の発明は、半導体基板と、この基板に形成され
た溝に埋め込まれるとともに、半導体基板の表面から突
出する絶縁物からなる素子分離領域と、前記素子分離領
域により分離された素子領域に離間して形成されたソー
ス・ドレイン領域と、前記ソース・ドレイン領域に挟ま
れた素子領域の表面にゲート絶縁膜を介して形成された
ゲート電極と、前記素子分離領域の前記基板表面から突
出する部分の側面に形成された側壁層とを具備し、前記
素子分離領域に接しかつ前記側壁層の下に位置する部分
のソース・ドレイン領域の深さは、それ以外の部分のソ
ース・ドレイン領域の深さより浅いことを特徴とする半
導体装置を提供する。

【０００９】第１の発明の半導体装置において、素子分
離領域と基板との段差の高さ、および素子分離領域の側
面に形成される素子分離側壁層の膜厚は、適宜選択する
ことができるが、例えば段差の高さは、５０〜２００ｎ
ｍ程度であり、素子分離側壁層の膜厚は、少なくとも段
差の高さに対して０．５〜２倍程度であることが好まし
い。

【００１０】側壁層の材質としては、ＳｉＮ、ＳｉＯ
₂ 、多結晶シリコン等を使用することができる。なお、
この第１の発明の半導体装置においては、ゲート電極の
側面にも絶縁物からなる側壁層を形成してもよい。この
場合には、ゲート側壁層と素子分離側壁層を異なる幅に
形成することによって、素子の特性からくる要請と、素
子分離の特性からくる要請とをそれぞれ満たすように最
適化することができる。

【００１１】また、第２の発明は、半導体基板と、この
基板に形成された溝に埋め込まれるとともに、半導体基
板の表面から突出する絶縁物からなる素子分離領域と、
前記素子分離領域により分離された素子領域に離間して
形成されたソース・ドレイン領域と、前記ソース・ドレ
イン領域に挟まれた素子領域の表面にゲート絶縁膜を介
して形成されたゲート電極と、前記ゲート電極の側面に
設けられた絶縁物からなる第１の側壁層と、前記基板表
面から突出する素子分離領域の側面に形成された絶縁層
からなる第２の側壁層と、前記第１および第２の側壁層
の間に位置するソース・ドレイン領域の表面に形成され
た金属シリサイド膜とを具備することを特徴とする半導
体装置を提供する。

【００１２】第２の発明の半導体装置においては、ゲー
ト電極の側面に形成される絶縁物からなる第１の側壁層
の膜厚は、適宜選択することができ、例えば５０〜２０
０ｎｍとすることができる。

【００１３】また、素子分離領域と基板との段差、およ
び素子分離領域の側面に形成される第２の側壁層である
素子分離側壁層の膜厚は、第１の発明の半導体装置と同
様に適宜選択することができるが、好ましくは段差は、
５０〜２００ｎｍ程度であり、素子分離側壁層の膜厚
は、少なくとも段差の高さに対して０．５〜２倍程度で
あることが好ましい。

【００１４】金属シリサイド膜を構成する金属として
は、遷移金属、例えば、Ｔｉ、Ｎｉ、Ｃｒのような高融
点金属が挙げられる。拡散層の表面に金属シリサイド膜
を形成することによって、拡散層の抵抗を減少させるこ
とができる。

【００１５】また、第３の発明は、半導体基板に素子分
離領域形成用の溝を形成する工程と、前記素子分離領域
形成用の溝中にその上部が基板表面から突出するように
絶縁物を埋め込み、素子分離領域を形成する工程と、前
記素子分離領域により分離された素子領域表面にゲート
絶縁膜およびゲート電極を順次形成する工程と、前記素
子分離領域が形成された基板全面に側壁層形成用の膜を
成膜し、異方性エッチングを行なうことにより、前記素
子分離領域の基板表面から突出する部分の側面に素子分
離側壁層を形成する工程と、前記素子分離側壁層をマス
クとして用いて自己整合的に不純物を素子領域内に導入
し、素子領域内に拡散層を形成する工程とを具備するこ
とを特徴とする半導体装置の製造方法を提供する。

【００１６】この第３の発明においては、前記ゲート電
極をマスクとして用いて、自己整合的に不純物を素子領
域内に導入し、素子領域内に拡散層（第１の拡散層）を
形成してもよい。この場合には、その後、前記素子分離
領域側壁層を形成する工程を行ない、さらにこの素子分
離側壁層をマスクとして用いて自己整合的に不純物を素
子領域内に導入し、素子領域内に前記第１の拡散層より
深い拡散層（第２の拡散層）を形成する工程を行なうこ
とか好ましい。

【００１７】さらに、第４の発明は、半導体基板に素子
分離領域形成用の溝を形成する工程と、前記素子分離領
域形成用の溝中にその上部が基板表面から突出するよう
に絶縁物を埋め込み、素子分離領域を形成する工程と、
前記素子分離領域により分離された素子領域表面にゲー
ト酸化膜およびゲート電極を順次形成する工程と、前記
ゲート電極が形成された基板全面に側壁形成用の膜を成
膜し、異方性エッチングを行なうことにより、前記ゲー
ト電極の側面および前記素子分離領域の基板表面から突
出する部分の側面に、それぞれ絶縁物からなる第１およ
び第２の側壁層を形成する工程と、前記第１および第２
の側壁層をマスクとして用いて自己整合的に不純物を素
子領域内に導入し、素子領域内に拡散層を形成する工程
と、前記第１および第２の側壁層の間に位置する拡散層
の表面に、自己整合的に金属シリサイド膜を形成する工
程とを具備することを特徴とする半導体装置の製造方法
を提供する。

【００１８】この第４の発明においては、前記ゲート電
極をマスクとして用いて、自己整合的に不純物を素子領
域内に導入し、素子領域内にさらに拡散層を形成する工
程を行なってもよい。

【００１９】なお、ゲート電極の側面の第１の側壁層、
および素子分離領域の側面の第２の側壁層は、別々の工
程でそれぞれ形成してもよいが、ゲート電極上に絶縁膜
を堆積した後、１回の異方性エッチングによって形成す
ることもできる。この場合には、基板表面に露出してい
る材料と側壁層を構成する材料とのエッチング選択比、
およびオーバーエッチング量を考慮してエッチングを行
なう。

【００２０】

【作用】本発明の半導体装置は、素子分離領域を基板表
面から突出させ、この突出した部分に側壁層を形成して
いる。このように素子分離領域に側壁層を設けることに
よって、素子分離領域と基板との接点が保護されるの
で、希フッ酸系で処理しても素子分離領域は侵されな
い。

【００２１】また、第１の発明の半導体装置は、素子分
離側壁層の下に位置し、素子分離領域に接する第１の拡
散層の深さを浅くしているので、ゲート端におけるパン
チスルーを防止することができる。

【００２２】このような構造のＭＯＳＦＥＴにサリサイ
ド工程を適用し、拡散層上に金属シリサイド膜を形成し
た場合には、素子分離領域の側面に側壁層が存在してい
るので、拡散層上に形成される金属シリサイド膜は素子
分離領域に直接接触することがない。したがって、素子
分離端での接合リークを防止することができる。したが
って、素子分離が完全となるので、信頼性の高い素子分
離領域を得ることができる。

【００２３】

【実施例】以下、図面を参照して本発明を詳細に説明す
る。図１に、本発明の半導体装置の一例を示す。図１に
示すように、半導体装置１においては、半導体基板２に
設けられた素子分離領域形成用の溝３内に、酸化ケイ素
等の絶縁膜４が埋め込まれている。絶縁膜４の上部は、
半導体基板２の表面より高くなるように形成されてお
り、これによって得られた段差部には、素子分離側壁層
５が形成されている。素子分離領域の間には、拡散層６
ａ，ｂ，ｃが互いに電気的に分離して形成され、２つの
拡散層に挟まれた基板の表面には、ゲート酸化膜７を介
してゲート電極８が設けられている。ゲート電極の側面
にはＳｉＮからなるゲート側壁層９が形成されており、
素子分離側壁層５およびゲート側壁層９の下に存在する
拡散層６ｂおよび６ｃは、これらの間にある拡散層６ａ
よりその深さが浅い。

【００２４】このように、素子分離領域４の上面を基板
２の表面より高く構成し、さらに、素子分離領域の側面
に側壁層５を形成することによって、素子分離領域４と
拡散層６との接合面を保護することができる。

【００２５】次に、図面を参照して、本発明の半導体装
置の製造方法を説明する。図２〜図５に、製造工程を表
わす断面図を示す。まず、図２（ａ）に示すように、ｎ
型シリコン基板１０表面に、不純物としてのＢを１０¹⁷
／ｃｍ³ の濃度でイオン注入により導入し、深さ１μｍ
程度のｐ型ウェル１１を形成した。ｐ型ウェル１１が形
成された基板１０の上に、１０μｍ程度の熱酸化膜１２
を形成し、さらに膜厚５０ｎｍ程度の多結晶シリコン膜
１３をＣＶＤ法により形成した。多結晶シリコン膜１３
は、後に素子分離領域を形成するための溝に埋め込まれ
た絶縁物を、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎ
ｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いてエッチバッ
クする際のストッパーとして作用する。また、熱酸化膜
１２は、後に多結晶シリコン膜１３を除去する際に、基
板がエッチングされるのを防止する。

【００２６】このような手順で熱酸化膜１２および多結
晶シリコン膜１３が形成された基板１０の素子領域を、
レジストによりマスクして、ＲＩＥを用いてパターニン
グし、図２（ｂ）に示すように素子分離領域を形成する
部分に、幅０．８μｍ程度、深さ０．８μｍ程度の溝１
４を形成した。

【００２７】次いで、ＣＶＤ法を用いて、厚さ１μｍ程
度のシリコン酸化膜１５を、図２（ｃ）に示すように多
結晶シリコン膜１３が形成された基板全面に堆積して溝
１４を埋め込んだ。シリコン酸化膜１５を堆積するにあ
たっては、ＣＶＤ法以外にも、過飽和のＳｉＯ₂ 溶液を
用いた液相を用いる方法を採用してもよい。

【００２８】なお、溝１４に埋め込まれる膜としては、
シリコン窒化膜等の他の絶縁膜を用いることもできる
が、その場合には、ＣＭＰにおけるエッチングストッパ
との選択比、および後の工程における整合性を十分に考
慮することが好ましい。

【００２９】続いて、ＣＭＰ法を用いてシリコン酸化膜
１５をエッチバックする。この際、多結晶シリコン膜１
３はストッパーとして作用するので、図３（ａ）に示す
ように多結晶シリコン膜１３とシリコン酸化膜１５との
高さが一致するところで研磨を止めることができる。

【００３０】次に、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ
Ｅｔｃｈｉｎｇ）法等を用いて多結晶シリコン膜１３
だけを選択的に除去する。これによって、図３（ｂ）に
示すように溝１４は、シリコン酸化膜１５が基板表面よ
り５０〜６０ｎｍほど出た形で埋め込まれる。

【００３１】次に、必要に応じてＭＯＳＦＥＴのしきい
値を合わせる目的のイオン注入を行なった後、熱酸化膜
１２を剥離し、約１０ｎｍのゲート酸化膜１６を熱酸化
により成膜した。その後、ＣＶＤにより２００ｎｍの膜
厚で多結晶シリコン膜１７を形成し、不純物としてのＰ
を４×１０²⁰ｃｍ^-3程度の濃度で添加した。さらに、ス
パッタ法により約１５０ｎｍの膜厚の高融点金属膜１
８、および約１００μｍの膜厚のシリコン酸化膜からな
る絶縁膜１９を順次成膜した。得られた膜をＲＩＥによ
り所定の形状に加工し、図３（ｃ）に示すようなゲート
電極を形成した。なお、高融点金属膜１８としては、Ｔ
ｉ、Ｗ、Ｍｏ等を使用することができ、絶縁膜１９とし
ては、シリコン酸化膜、シリコン窒化膜等を使用するこ
とができる。また、絶縁膜１９は、ゲート電極のキャッ
プとなり、ソース・ドレインを形成する際のイオン注入
時に、不純物イオンがチャネル領域に突き抜けることを
防止する作用および、高融点金属膜を保護する作用を有
する。

【００３２】次に、図４（ａ）に示すように、多結晶シ
リコン膜１７の側面に１０ｎｍ程度の熱酸化膜２０を形
成した後、５０ＫｅＶ、３×１０¹³ｃｍ^-2程度でＡｓを
基板に導入して、浅いソース・ドレイン領域２１を形成
する。これは、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）と呼ばれているものであり、この
ように浅い拡散層は、素子分離領域に接するソース・ド
レイン端の電界集中を緩和し、素子の信頼性を向上させ
ることができる。また、多結晶シリコン膜１７の側面に
熱酸化膜２０を形成することによって、電界集中を緩和
し、ＣＭＯＳを形成する場合にイオン注入のマスクとな
るレジストからの汚染を防止することができる。

【００３３】なお、ここでは、ゲート電極として不純物
を添加した多結晶シリコン膜、高融点金属膜、および絶
縁膜を積層したものを用いたが、不純物を添加した多結
晶シリコン膜を単層で用いることもできる。また、不純
物を添加した多結晶シリコン膜とＴＩ、Ｗ、及びＭｏ等
の高融点金属のシリサイド膜を積層したものを使用して
もよい。

【００３４】次に、図４（ｂ）に示すように、ＣＶＤに
よりシリコン窒化膜２２を１５０ｎｍ程度で全面に堆積
した後、異方性エッチングを行なって、図４（ｃ）に示
すようにゲート側壁層２３を形成する。なお、全面に堆
積して後にゲート側壁層２３となる膜としては、異方性
エッチングの際に、素子分離領域を形成するシリコン酸
化膜１５、および熱酸化膜１２と選択比の大きい材料を
選択することが好ましい。

【００３５】次に、図５（ａ）に示すようにＣＶＤによ
りシリコン窒化膜２４を５０ｎｍ程度の膜厚で全面に堆
積し、異方性エッチングを行なうことにより、図５
（ｂ）に示すように素子分離側壁層２５を形成する。

【００３６】次に、例えば、４０ＫｅＶ、３×１０¹⁵ｃ
ｍ^-2程度のＡｓを基板に導入して、図５（ｃ）に示すよ
うにソース・ドレイン領域２６を形成する。以上の工程
により、素子分離側壁層２５およびゲート側壁層２３を
有し、素子分離領域に接するソース・ドレイン領域の深
さが浅い半導体装置が得られる。素子分離側壁層の幅、
素子分離側壁層の下に存在する浅いソース・ドレイン領
域の濃度および深さ、および素子分離側壁層形成後に不
純物を導入して形成されたソース・ドレイン領域の深さ
等は、素子分離耐圧及びリーク特性等を決定する要因と
なる。

【００３７】なお、上述の例で示した半導体装置におい
ては、ゲート電極の側面にも側壁層２３が形成されてい
るので、この下に位置するソース・ドレイン領域の深さ
も、素子分離側壁層２５の下と同様に浅くなる。ゲート
側壁層の幅、ゲート側壁層の下に存在する浅いソース・
ドレイン領域の濃度および深さ、および素子分離側壁層
形成後に不純物を導入して形成されたソース・ドレイン
領域の深さ等によって、ショートチャネル効果、電流駆
動力、およびパンチスルー耐圧等が決定される。

【００３８】上述の例においては、素子分離側壁層とゲ
ート側壁層とを、同種の材料を用いてそれぞれ別工程で
形成したが、これらの２つの側壁層は、一回の工程で形
成してもよい。この場合には、まず基板表面からの高さ
の比を適切に選択して、ゲートおよび素子分離領域を形
成した後、基板表面に露出している材料と、側壁層の材
料とのエッチング選択比、およびオーバーエッチング量
を考慮して異方性エッチングを行なう。また、上記２つ
の側壁層は、別種の材料を用いて形成してもよい。例え
ば、窒化シリコンの代わりに酸化シリコン（ＣＶＤ法で
形成したもの等）、多結晶シリコン等を用いることが可
能である。

【００３９】なお、上述の例においては、ｎ型ＭＯＳＦ
ＥＴを例に挙げて説明したが、ｐ型ＭＯＳＦＥＴについ
ても、基板および不純物の導電型をそれぞれ逆にするだ
けで同様の方法により製造することができる。

【００４０】図６に、本発明の製造方法を用いて形成さ
れた半導体装置を他の例を示す。図６に示す半導体装置
２９は、ソース・ドレインの拡散層４１を低抵抗化する
ために、ＳＡＬＩＣＩＤＥ工程を適用してソース・ドレ
イン４１上に金属シリサイド膜４２が形成されている。

【００４１】図示するように、素子分離側壁層３９が予
め形成されているので、金属シリサイド膜４２は、素子
分離領域３３から離れて形成される。したがって、素子
分離端に発生するリークを防ぐことができる。

【００４２】なお、半導体装置２９の製造にあたって
は、まず、上述の図２（ａ）〜図４（ａ）に示したもの
と同様の工程によって、基板内に素子分離領域３３を形
成した後、ゲート絶縁膜３２を介してゲート電極３４、
３５等を形成し、不純物を基板内に導入した。次に、シ
リコン窒化膜を全面に堆積して１回の異方性エッチング
を行なうことにより、ゲート側壁層３８および素子分離
側壁層３９を形成した後、これらをマスクとして用いて
不純物を導入し、拡散層４１を形成した。さらに、拡散
層４１の表面に３０ｎｍのＴｉをスパッタ法により形成
した後、７５０℃程度のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌｉｎｇ）による熱処理を行なって
自己整合的に金属シリサイド膜４２を形成した。その
後、未反応のＴｉをＨ₂ ＳＯ₄ ＋Ｈ₂ Ｏ₂ またはＮＨ₃
＋Ｈ₂ Ｏ₂ ＋Ｈ₂ Ｏ等の溶液で選択的に剥離した。

【００４３】このように、ＳＡＬＩＣＩＤＥ工程を行な
う場合、ソース・ドレインとゲートとの導通を防止する
ため、ゲート側壁層３８および素子分離側壁層３９は、
ＳｉＮ、ＳｉＯ₂ 等の絶縁膜でなければならない。

【００４４】なお、上述の例においては、素子分離側壁
層とゲート側壁層とは別工程で形成することもできる。
また、別種の材料を用いて形成してもよい。その他、本
発明の要旨を逸脱しない範囲で種々変形して実施可能で
ある。

【００４５】

【発明の効果】以上説明したように、本発明によれば、
埋め込み型の素子分離領域の上面が、基板表面より高く
なるように素子分離領域を形成し、この素子分離領域の
側面に側壁層を形成することによって、素子分離領域と
これに接する拡散層との境界を保護することできる。こ
のため、素子分離端に空隙が生じるのを防止し、接合リ
ークの発生を抑制することができる。また、素子分離領
域に接し、側壁層の下に位置する拡散層の深さをそれ以
外の部分より浅くしているので、素子のパンチスルー耐
圧の劣化を防止することが可能である。したがって、信
頼性の高く安定した素子分離特性を有する半導体装置を
得ることができる。このように良好な素子特性は、半導
体装置の性能をさらに向上させるものであり、その産業
上の利用効果は絶大である。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体装置を示す断面
図。

【図２】本発明の第１の実施例の半導体装置の製造工程
を示す断面図。

【図３】本発明の第１の実施例の半導体装置の製造工程
を示す断面図。

【図４】本発明の第１の実施例の半導体装置の製造工程
を示す断面図。

【図５】本発明の第１の実施例の半導体装置の製造工程
を示す断面図。

【図６】本発明の第２の実施例の半導体装置を示す断面
図。

【図７】従来の埋め込み型素子分離領域の断面形状を示
す図。

【図８】従来の埋め込み素子分離にＳＡＬＩＣＩＤＥ
（ｓｅｌｆ ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）工程
を適用した際の素子分離端の断面を示す拡大図。

【符号の説明】

１…半導体装置，２…基板，３…トレンチ，４…素子分
離領域 ５…素子分離側壁層，６…拡散層，７…ゲート酸化膜，
８…ゲート電極 ９…ゲート側壁層，１０…基板，１１…ｐ型ウェル，１
２…熱酸化膜 １３…多結晶シリコン膜，１４…トレンチ，１５…シリ
コン酸化膜 １６…ゲート酸化膜，１７…多結晶シリコン膜，１８…
高融点金属膜 １９…絶縁膜，２０…熱酸化膜，２１…浅い拡散層 ２２…多結晶シリコン膜，２３…ゲート側壁層，２４…
シリコン窒化膜 ２５…素子分離側壁層，２６…拡散層，２９…半導体装
置，３０…基板 ３１…ｐ型ウェル，３２…ゲート絶縁膜，３３…素子分
離領域 ３４…多結晶シリコン膜，３５…高融点金属膜，３６…
絶縁膜 ３７…熱酸化膜，３８…ゲート側壁層，３９…素子分離
側壁層 ４０…浅い拡散層，４１…拡散層，４２…金属シリサイ
ド膜，５０…基板 ５１…ｐ型ウェル，５２…ゲート絶縁膜，５３…トレン
チ ５４…素子分離領域，５５…ゲート電極，５６…絶縁
膜，５７…ゲート側壁層 ５８…拡散層，５９…ソース領域，６０…ドレイン領
域，６２…基板 ６３…素子分離領域，６４…拡散層，６５…金属シリサ
イド膜。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 この基板に形成された溝に埋め込まれるとともに、半導
   体基板の表面から突出する絶縁物からなる素子分離領域
   と、 前記素子分離領域により分離された素子領域に離間して
   形成されたソース・ドレイン領域と、 前記ソース・ドレイン領域に挟まれた素子領域の表面に
   ゲート絶縁膜を介して形成されたゲート電極と、 前記素子分離領域の前記基板表面から突出する部分の側
   面に形成された側壁層とを具備し、前記素子分離領域に
   接しかつ前記側壁層の下に位置する部分のソース・ドレ
   イン領域の深さは、それ以外の部分のソース・ドレイン
   領域の深さより浅いことを特徴とする半導体装置。
2. 【請求項２】 半導体基板と、 この基板に形成された溝に埋め込まれるとともに、半導
   体基板の表面から突出する絶縁物からなる素子分離領域
   と、 前記素子分離領域により分離された素子領域に離間して
   形成されたソース・ドレイン領域と、 前記ソース・ドレイン領域に挟まれた素子領域の表面に
   ゲート絶縁膜を介して形成されたゲート電極と、 前記ゲート電極の側面に設けられた絶縁物からなる第１
   の側壁層と、 前記基板表面から突出する素子分離領域の側面に形成さ
   れた絶縁層からなる第２の側壁層と、 前記第１および第２の側壁層の間に位置するソース・ド
   レイン領域の表面に形成された金属シリサイド膜とを具
   備することを特徴とする半導体装置。
3. 【請求項３】 半導体基板に素子分離領域形成用の溝を
   形成する工程と、 前記素子分離領域形成用の溝中にその上部が基板表面か
   ら突出するように絶縁物を埋め込み、素子分離領域を形
   成する工程と、 前記素子分離領域により分離された素子領域表面にゲー
   ト絶縁膜およびゲート電極を順次形成する工程と、 前記素子分離領域が形成された基板全面に側壁層形成用
   の膜を成膜し、異方性エッチングを行なうことにより、
   前記素子分離領域の基板表面から突出する部分の側面に
   素子分離側壁層を形成する工程と、 前記素子分離側壁層をマスクとして用いて自己整合的に
   不純物を素子領域内に導入し、素子領域内に拡散層を形
   成する工程とを具備することを特徴とする半導体装置の
   製造方法。
4. 【請求項４】 半導体基板に素子分離領域形成用の溝を
   形成する工程と、 前記素子分離領域形成用の溝中にその上部が基板表面か
   ら突出するように絶縁物を埋め込み、素子分離領域を形
   成する工程と、 前記素子分離領域により分離された素子領域表面にゲー
   ト酸化膜およびゲート電極を順次形成する工程と、 前記ゲート電極が形成された基板全面に側壁形成用の膜
   を成膜し、異方性エッチングを行なうことにより、前記
   ゲート電極の側面および前記素子分離領域の基板表面か
   ら突出する部分の側面に、それぞれ絶縁物からなる第１
   および第２の側壁層を形成する工程と、 前記第１および第２の側壁層をマスクとして用いて自己
   整合的に不純物を素子領域内に導入し、素子領域内に拡
   散層を形成する工程と、 前記第１および第２の側壁層の間に位置する拡散層の表
   面に、自己整合的に金属シリサイド膜を形成する工程と
   を具備することを特徴とする半導体装置の製造方法。