JP2004145446A - 記憶装置及びその制御方法 - Google Patents

Abstract

【課題】ホストの処理負荷をかけることなく、一連のアクセスを実行させることができる記憶装置及びその制御方法を提供する。
【解決手段】記憶装置１０は、第１のデータを記憶すると共に、該第１のデータの記憶領域に関連付けられた記憶領域に第２のデータを記憶するメモリ２０と、前記第１のデータにアクセスするための第１のアドレス、又は第２のアドレスを出力して前記第１又は第２のアドレスのいずれかに対応する前記メモリの記憶領域にアクセスするアクセス回路３０と、前記アクセス回路により前記第１のアドレスに対応して前記メモリから読み出された第２のデータに基づいて、前記第２のアドレスを生成するアドレス生成回路４０とを含む。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、記憶装置及びその制御方法に関する。
【０００２】
【従来の技術】
半導体記憶装置（広義には記憶装置）の１つとして、フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ−Ｏｎｌｙ　Ｍｅｍｏｒｙ）等のフラッシュメモリを内蔵するフラッシュメモリ装置がある。このフラッシュメモリ装置は、書き換え回数の制限があるものの、不揮発性で、かつ書き換え可能である。そのため、内蔵するメモリの大容量化に伴い、フラッシュメモリ装置は、ファイル管理情報を記憶するファイルメモリとして使用されることが多くなっている。例えばフラッシュメモリ装置は、メモリカードとして従来のハードディスク装置に代えて、パーソナルコンピュータ、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）又はディジタルカメラの外部記憶装置として用いられる。
【０００３】
フラッシュメモリ装置に記憶されたファイルのデータにアクセスする場合、パーソナルコンピュータやＰＤＡ等の制御を司るホスト（ＣＰＵ）側で実行されるオペレーティングシステム（ＯＳ）がファイル管理情報を参照し、所望のファイルの格納位置に対応するアドレスを用いたアクセスを指示する。フラッシュメモリ装置は、ホストから指示されたアドレスに対し、当該アドレスに対応して記憶されたデータを出力する。
【０００４】
このようなファイル管理情報は、頻繁に更新されるため、フラッシュメモリ内の所定の領域において書き換えの局所的な集中が発生する場合がある。そのため、ＯＳが管理する論理アドレスとフラッシュメモリの物理アドレスとのアドレス変換の制御が行われる（例えば特許文献１参照。）。これにより、メモリのブロック単位の書き換え回数を平均化させて、フラッシュメモリ装置の寿命を延ばすことができる。
【０００５】
【特許文献１】
特開２０００−２８５００１号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上述のフラッシュメモリ装置を始めとするその他の記憶装置では、ホストから指示された論理アドレスを物理アドレスに変換し、該物理アドレスに対するアクセスのみを実行するものであった。したがって、アクセスされて読み出された複数のデータ間で互いに関連付けがされている場合であっても、ホスト側で複数のデータ間の関連付けの有無を判断した後に、必要に応じてホストが再度アクセスを行っていた。そのため、ホストに処理負荷をかけ、アクセス速度を低下させるという問題があった。特に、フラッシュメモリのように、読み出し速度が遅い場合、ホストを含むシステム全体の処理能力を大幅に低下させてしまうという問題があった。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ホストの処理負荷をかけることなく、一連のアクセスを実行させることができる記憶装置及びその制御方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明は、第１のデータを記憶すると共に、該第１のデータの記憶領域に関連付けられた記憶領域に第２のデータを記憶するメモリと、前記第１のデータにアクセスするための第１のアドレス、又は第２のアドレスのいずれかに対応する前記メモリの記憶領域にアクセスするアクセス回路と、前記アクセス回路により前記第１のアドレスに対応して前記メモリから読み出された第２のデータに基づいて、前記第２のアドレスを生成するアドレス生成回路とを含む記憶装置に関係する。
【０００９】
また本発明に係る記憶装置では、前記第１のデータの記憶領域と前記第２のデータの記憶領域とは、前記メモリの同一ページに存在してもよい。
【００１０】
また本発明に係る記憶装置では、前記アクセス回路は、前記第１のアドレスから前記第２のアドレスに切り替えて、前記第２のアドレスに対応する前記メモリの記憶領域にアクセスすることができる。
【００１１】
本発明においては、第１のアドレスに基づいてアクセスされた場合に、第１のデータに関連付けてメモリに記憶された第２のデータにより第２のアドレスが生成される。そして、アクセス回路は、第１又は第２のアドレスのいずれかによりメモリに対してアクセスすることができる。したがって、外部から記憶装置に対して、第１のアドレスに基づくアクセスのみで、記憶装置内で第２のアドレスを用いてメモリへのアクセスを行うことができる。特に、第２のアドレスを用いてアクセスされた結果読み出されたデータを用いて、再アクセス用のアドレス（広義には第２のアドレス）を生成することで、装置内でメモリへのアクセスを繰り返すことができる。したがって、複数のデータ間で関連付けがされていても、外部で関連付けの判断処理を行う必要がなくなる。これにより、外部の処理負荷を軽減させることができ、その結果としてシステムの処理能力を向上させることができる。
【００１２】
また本発明に係る記憶装置では、前記メモリは、ページ単位で前記第１及び第２のデータを保持し、前記第２のデータは、当該ページが不良又は正常のいずれかを示す良否判定ビットと代替先アドレスとを含み、前記第２のアドレスは、前記第２のデータに含まれる良否判定ビットにより当該ページが不良であることを示すことを条件に、前記代替先アドレスに基づいて生成されてもよい。
【００１３】
本発明によれば、装置外部でメモリへのアクセスと判定の繰り返し処理を省略することができると共に、ページ単位に正常ページ又は不良ページを管理するアドレス変換テーブルの作成が不要となる。したがって、外部にとって、記憶装置に対しては、単純なアクセスのみで処理することができ、処理負荷の軽減し、アクセス速度の低下を抑えることができる。
【００１４】
また本発明に係る記憶装置では、前記アクセス回路は、前記良否判定ビットにより当該ページが正常であることを示すまで、アクセスするページの代替先アドレスを用いて繰り返し前記メモリの記憶領域にアクセスすることができる。
【００１５】
本発明によれば、更にデータの信頼性を向上させることができると共に、アクセス速度を向上させることができる。
【００１６】
また本発明に係る記憶装置では、前記第２のデータは、副データの有無を示すデータ種別指示ビットと副データアドレスとを含み、前記第２のアドレスは、前記第２のデータに含まれるデータ種別指示ビットが副データを有することを示すことを条件に、前記副データアドレスに基づいて生成されてもよい。
【００１７】
本発明においては、第１のデータに関連付けれた第２のデータにより副データの有無を指示し、設定された副データのアドレスにより再アクセスが可能になるように構成した。これにより、主データの最初のアドレスから副データにアクセスすることができるようになる。したがって、外部で処理されるアプリケーションで主データと副データとを関連付けて処理する必要がなくなる。すなわち、より下位層で関連付けを行うことが可能となり、外部の処理負荷を軽減することができる。
【００１８】
また本発明に係る記憶装置では、前記第２のデータは、リンク先の有無を示すリンク指示ビットとリンク先アドレスとを含み、前記第２のアドレスは、前記第２のデータに含まれるリンク指示ビットがリンク先を有することを示すことを条件に、前記第２のデータに含まれるリンク先アドレスに基づいて生成されてもよい。
【００１９】
本発明においては、初回アクセス後は、第２のデータに含まれる次のリンク先アドレスを保持し、データ出力後に該リンク先アドレスを用いて連続アクセスを行うことができる。こうすることで、ファイルエンドとなるまでアクセスを繰り返すことができ、外部から所定単位でコマンドを用いた指示を受ける必要がなくなる。
【００２０】
また本発明に係る記憶装置では、前記メモリは、データの書き換え可能な不揮発性メモリであってもよい。
【００２１】
ここでメモリは、電気的又は光学的に、所与の単位でデータが消去可能なものであってもよい。
【００２２】
本発明によれば、第１のデータに関連付けて記憶される第２のデータを、製造時又は初期化時に設定しておけば良く、頻繁に電源が切断される場合であっても、アクセス速度の低下を抑えることができる記憶装置を提供することができる。
【００２３】
また本発明に係る記憶装置では、前記メモリは、フラッシュメモリであってもよい。
【００２４】
本発明によれば、電源が頻繁に切断される場合であっても、システム全体の処理速度の低下を防止し、かつ比較的大容量で安価な記憶装置を提供することができる。また電源が切断された場合でも、冗長部にその関連情報を保持しているため、ファイル管理情報等の記憶内容が破壊されることなく無事である可能性が高くなり、信頼性を向上させることができる。例えば、複数ページにまたがるファイル管理情報等の書き換え時に電源が切断された場合であっても、本発明によればリンク等が維持され、ファイル管理情報等を損失させることなく信頼性を向上させることができる。
【００２５】
本発明は、第１のデータを記憶すると共に、該第１のデータに関連付けて第２のデータを記憶するメモリを有する記憶装置の制御方法であって、前記第１のデータにアクセスするための第１のアドレスに基づき、前記第１のデータに関連付けられた第２のデータを前記メモリから読み出し、前記第２のデータに基づいて第２のアドレスを生成し、前記第２のアドレスに対応する前記メモリの記憶領域にアクセスする記憶装置の制御方法に関係する。
【００２６】
また本発明は、ページ単位で、第１のデータを記憶すると共に、該第１のデータに関連付けて第２のデータを記憶するメモリを有する記憶装置の制御方法であって、前記第１のデータにアクセスするための第１のアドレスに基づき、当該ページの正常又は不良を示す良否判定ビットと代替先アドレスとを含む第２のデータを読み出し、前記良否判定ビットにより当該ページが不良であることを示すとき、前記代替先アドレスに基づいて第２のアドレスを生成し、前記第２のアドレスに対応する前記メモリの記憶領域にアクセスする記憶装置の制御方法に関係する。
【００２７】
また本発明は、第１のデータを記憶すると共に、該第１のデータに関連付けて第２のデータを記憶するメモリを有する記憶装置の制御方法であって、前記第１のデータにアクセスするための第１のアドレスに基づき、データ種別判定ビットと副データアドレスとを含む第２のデータを読み出し、前記データ種別判定ビットが副データを有することを示すとき、前記副データアドレスに基づいて第２のアドレスを生成し、前記第２のアドレスに対応する前記メモリの記憶領域にアクセスする記憶装置の制御方法に関係する。
【００２８】
また本発明は、第１のデータを記憶すると共に、該第１のデータに関連付けて第２のデータを記憶するメモリを有する記憶装置の制御方法であって、前記第１のデータにアクセスするための第１のアドレスに基づき、リンク先の有無を示すリンク指示ビットとリンク先アドレスとを含む第２のデータを読み出し、前記リンク先指示ビットがリンク先を有することを示すとき、前記リンク先アドレスに基づいて前記第２のアドレスを生成し、前記第２のアドレスに対応する前記メモリの記憶領域にアクセスする記憶装置の制御方法に関係する。
【００２９】
また本発明に係る記憶装置の制御方法では、前記第１のデータの記憶領域と前記第２のデータの記憶領域とは、前記メモリの同一ページに存在してもよい。
【００３０】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３１】
図１に、本実施形態における記憶装置の原理的な構成図を示す。記憶装置１０は、メモリ２０、アクセス回路３０、アドレス生成回路４０を含む。メモリ２０は、第１のデータを記憶すると共に、該第１のデータに関連付けて第２のデータを記憶する。より具体的には、メモリ２０は、第１のデータを記憶すると共に、該第１のデータの記憶領域に関連付けられた記憶領域に第２のデータを記憶する。例えば第１のデータがアクセスアドレスによって指定されるページに記憶される場合、第２のデータは該ページの冗長部に記憶される。メモリ２０は、アクセスアドレスに対応して第１及び第２のデータを出力する。アクセス回路３０は、外部の図示しないホストから指示された第１のアドレス、又はアドレス生成回路４０によって生成された第２のアドレスのいずれかをアクセスアドレスとしてメモリ２０に出力し、メモリ２０に対するアクセスを実行する。アドレス生成回路４０は、アクセス回路３０によって出力されたアクセスアドレスに対応してメモリ２０から出力されたデータの少なくとも一部に基づいて第２のアドレスを生成する。より具体的には、アドレス生成回路４０は、メモリ２０から出力された第２のデータに基づいて第２のアドレスを生成する。
【００３２】
このような構成の記憶装置１０において、第１のアクセスモード（通常アクセスモード）では、アクセス回路３０は、ホストから指示された第１のアドレス（第１のデータにアクセスするための第１のアドレス）をアクセスアドレスとして出力し、メモリ２０にアクセスする。第１のアドレスに対応してメモリ２０から出力された第１及び第２のデータは、ホストに対して供給される。一方、第２のアクセスモード（連続アクセスモード）では、記憶装置１０は、ホストから指示されたアドレスに対してアクセスを実行し、アクセスされた結果出力されたデータの一部を抽出して関連するアドレスを生成し、該アドレスを用いて再アクセスを実行することができる。
【００３３】
図２に、第２のアクセスモードにおける動作フローの一例を示す。まず、アクセス回路３０は、ホストから指示された第１のアドレスを用いてメモリ２０にアクセスする（ステップＳ５０）。次に、アドレス生成回路４０は、第１のアドレスに対応してメモリ２０から出力された第１及び第２のデータのうち、第２のデータに基づいて（より具体的には、第２のデータの少なくとも一部を抽出して）、第２のアドレスを生成する（ステップＳ５１）。このとき、第１又は第２のデータが、予め決められた条件を満足したとき（或いは満足しないとき）のみ第２のアドレスを生成することが望ましい。
【００３４】
アドレス生成回路４０によって第２のアドレスが生成されると、アクセス回路３０は、第１のアドレスから第２のアドレスに切り替えてアクセスアドレスとして出力する（ステップＳ５２）。すなわち、アクセス回路３０は、第１のアドレスから第２のアドレスに切り替えて、第２のアドレスを用いてメモリ２０を再アクセスする。そして、第２のアドレスに対応してメモリ２０から出力された第１又は第２のデータをホスト側に供給する（ステップＳ５３）。ここで、第２のアドレスに対応してメモリ２０から出力された第１又は第２のデータが、上述の条件を満足しなくなるまで（或いは満足するまで）、再び該第２のデータに基づいて生成したアドレスを用いて再アクセスを行うようにしてもよい。
【００３５】
このような記憶装置１０によれば、ホスト側から第１のアドレスを用いた１回のアクセスを実行するのみで、メモリ２０に対して複数回のアクセスが可能となる。そのため、ホストに処理負荷をかけることなく、アクセス速度の低下を抑えることができる。メモリ２０は、揮発性又は不揮発性に限定されるものではないが、アクセス速度が遅いものである方がより顕著な効果を得ることができる。そのため、アクセス速度が遅い不揮発性のフラッシュメモリに適用することが望ましい。
【００３６】
なお、記憶装置１０において、メモリ２０に対して第１のアドレスを用いた初回のアクセスで第１のデータを出力しないようにすることも可能である。また、アクセス回路３０により第２のアドレスが出力される場合、該第２のアドレスは、第１のアドレスの一部のみを変更したものであってもよい。
【００３７】
以下では、本実施形態における記憶装置１０を、不揮発性のフラッシュメモリ装置（広義には半導体記憶装置）に適用した場合について説明する。
【００３８】
図３に、フラッシュメモリ装置のハードウェア構成例を示す。フラッシュメモリ装置（半導体記憶装置）１００は、メモリ１１０、コマンドシーケンサ１２０、アドレスセレクタ１３０、アドレス生成回路１４０を含む。メモリ１１０は、データレジスタ１１２を含む。アドレス生成回路１４０は、データ判定回路１４２、アドレス抽出回路１４４を含む。
【００３９】
図１におけるメモリ２０の機能は、メモリ１１０により実現される。図１におけるアクセス回路３０の機能は、コマンドシーケンサ１２０及びアドレスセレクタ１３０により実現される。図１におけるアドレス生成回路４０の機能は、アドレス生成回路１４０により実現される。
【００４０】
メモリ１１０は、フラッシュＥＥＰＲＯＭを用いて構成され、ページ単位でデータが記憶されている。各ページのデータ（ページデータ）は、データ部と冗長部とを含む。データ部には、例えば５１２バイト（Ｂ）分の主データ（第１のデータ）が記憶される。冗長部には、主データに対応した例えば１６バイト分の関連データ（第２のデータ）が記憶される。アドレスセレクタ１３０から出力された内部アドレス（アクセスアドレス）ｉＡｄｒに対応してメモリ１１０から出力されるページデータは、データレジスタ１１２に記憶される。アドレス生成回路１４０には、データレジスタ１１２に記憶されたページデータの少なくとも一部が供給される。また、ホストに対して、例えばデータバス幅単位でデータレジスタ１１２に記憶されたページデータが分割して出力される。
【００４１】
コマンドシーケンサ１２０は、フラッシュメモリ装置１００の各部の制御を司る。コマンドシーケンサ１２０には、外部（例えばホスト）から各種制御信号が入力される。制御信号には、チップセレクトｘＣＳ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、リードイネーブルｘＲＤ、ライトイネーブルｘＷＲ、ビジーｘＢＵＳＹがある。チップセレクトｘＣＳは、ホストからフラッシュメモリ装置１００にアクセスするためのイネーブル信号である。コマンドラッチイネーブルＣＬＥは、ホストから指定されるコマンドをフラッシュメモリ装置１００内の内部レジスタに取り込むための信号である。アドレスラッチイネーブルＡＬＥは、ホストから指示されたアドレスをフラッシュメモリ装置１００内に取り込むための信号である。リードイネーブルｘＲＤは、メモリ１１０から出力されたデータをデータバス幅単位でシリアル出力させるための信号である。ライトイネーブルｘＷＲは、ホストからの書き込みデータをフラッシュメモリ装置１００内に取り込むための信号である。ビジーｘＢＵＳＹは、フラッシュメモリ装置１００の内部動作状態を示す信号である。
【００４２】
コマンドシーケンサ１２０は、これら制御信号と内部動作状態により、メモリ１１０に対して書き込み又は読み出しのタイミング制御を行う。
【００４３】
アドレスセレクタ１３０は、アドレスＡｄｒ（第１のアドレス）及びアドレスｓＡｄｒ（第２のアドレス）のうちいずれか一方を内部アドレスｉＡｄｒとして出力する。アドレスＡｄｒは、図示しないホストから指示されるアドレスである。アドレスｓＡｄｒは、アドレス生成回路１４０によって生成されるアドレス（又はその一部）である。
【００４４】
アドレス生成回路１４０では、データ判定回路１４２において、データレジスタ１１２から供給されるページデータの少なくとも一部に基づいて、所与の条件を満たすか否かが判定される。その結果、所与の条件を満たしたときには、アドレス抽出回路１４４において、データレジスタ１１２から供給されるページデータの少なくとも一部からアドレスｓＡｄｒが抽出される。
【００４５】
このようなフラッシュメモリ装置１００は、ホストから指示されたアドレス（第１のアドレス）を用いてアクセスされた主データ（第１のデータ）に対応した関連データ（第２のデータ）に基づいて、再アクセス用のアドレス（第２のアドレス）を生成する。そのため、アクセスに先立って、メモリ１１０には、各ページの冗長部に、次のページデータのアドレスを決定するための関連データが書き込まれている。また、再アクセス用のアドレスを用いて得られたデータを用いて、再度アドレスを生成して再々アクセスを行うこともできる。
【００４６】
図４に、フラッシュメモリ装置の動作タイミングの一例を示す。チップセレクトｘＣＳにより選択状態になったフラッシュメモリ装置１００では、ホストから指示されたアドレスＡｄｒ（第１のアドレス）を用いてメモリ１１０にアクセスが行われる。アドレスＡｄｒによりメモリ１１０の第１のページデータがアクセスされたものとすると、データレジスタ１１２には第１のページデータが記憶される。その後、データ判定回路１４２では、第１のページデータの少なくとも一部に基づいて、予め決められた条件を満足したか否かが判定される。その結果、条件を満足したと判定されたとき、アドレス抽出回路１４４では、第１のページデータから抽出してアドレスｓＡｄｒ（第２のアドレス）を生成する。アドレスセレクタ１３０は、アドレスＡｄｒからアドレスｓＡｄｒに切り替えて内部アドレスｉＡｄｒとして出力する。そして、該内部アドレスｉＡｄｒを用いて再アクセスされた結果、アドレスｓＡｄｒに対応してメモリ１１０から出力された第２のページデータがデータレジスタ１１２に記憶される。データレジスタ１１２に記憶された第２のページデータは、例えばホスト側に供給される。
【００４７】
図５に、フラッシュメモリ装置の要部の詳細な構成例を示す。ここで、内部アドレスｉＡｄｒ（アクセスアドレス）は、ホストから指示されるアドレスＡｄｒ（第１のアドレス）、又はアドレスＡｄｒの中位ビットのみがデータレジスタ１１２から抽出されたアドレスデータに置換されたアドレス（第２のアドレス）である。そのため、アドレスセレクタ１３０は、アドレスＡｄｒの中位ビットであるＡｄｒ［２１：９］を、アドレス生成回路１４０から出力される内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］に切り替えることができる。
【００４８】
アドレス生成回路１４０のデータ判定回路１４２は、コンパレータ１４３を含む。アドレス生成回路１４０のアドレス抽出回路１４４は、アドレスレジスタ１４５を含む。コンパレータ１４３は、データレジスタ１１２に含まれるページデータ（ｉ＿Ｄａｔａ［１５：０］）の一部と、予め決められた判定条件に対応したデータとを比較する。その比較結果は、アドレスレジスタ１４５に入力される。アドレスレジスタ１４５は、コンパレータ１４３の比較結果に基づきデータレジスタ１１２に含まれるページデータの少なくとも一部（例えばｉ＿Ｄａｔａ［１２：０］）をラッチする。アドレスレジスタ１４５は、内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］をアドレスセレクタ１３０に出力する。
【００４９】
タイミング信号ｉ＿ｘＮｅｘｔは、コマンドシーケンサ１２０から供給されるタイミング信号である。このタイミング信号ｉ＿ｘＮｅｘｔは、ホストからのコマンド設定により第２のアクセスモードのときアクティブとなる。タイミング信号ｉ＿ｘＮｅｘｔにより、アドレスセレクタ１３０の切り替え制御や、アドレス生成回路１４０の動作制御が行われる。
【００５０】
図６に、ホストから出力されるアドレスＡｄｒについて説明するための図を示す。アドレスＡｄｒ［２５：２２］はエリア指定領域、アドレスＡｄｒ［２１：１３］はブロック指定領域、アドレスＡｄｒ［１２：９］はページ指定領域である。したがって、アドレスセレクタ１３０によりアドレスＡｄｒ［２１：９］を切り替えることにより、指定するブロック又はページを切り替えることが可能となる。
【００５１】
次にフラッシュメモリ装置１００の構成による効果を述べるために、まず比較例について説明する。
【００５２】
図７に、比較例における半導体記憶装置の構成例を示す。比較例における半導体記憶装置（狭義にはフラッシュメモリ装置）２００は、フラッシュＥＥＰＲＯＭにより構成されるメモリ２１０を含む。半導体記憶装置２００は、ホスト２２０から指定されたアドレスに対するアクセスのみを実行する。半導体記憶装置２００は、該アドレスに対応してメモリ２１０から出力されたデータをホスト２２０に対して出力する。
【００５３】
図８に、比較例における半導体記憶装置のタイミング図の一例を示す。ここでは、ファイルのデータのように、複数のページに分散されたデータを読み出す場合を示している。まずホスト２２０は、ファイル管理情報を参照して、読み出したいファイルの記憶位置のページの先頭アドレス（第１のリードアドレス）を特定する。そして、ホスト２２０は、半導体記憶装置２００に対し、コマンドによりリードアクセスを指示する（Ｔ１）。その後、ホスト２２０は、半導体記憶装置２００に対して３バイト（Ｂ）分の第１のリードアドレスを与える（Ｔ２）。半導体記憶装置２００は、第１のリードアドレスに対応するページデータ（Ｆ＿Ｄａｔａ）を読み出してデータレジスタに記憶し、１バイトずつホスト２２０に対して出力する（Ｔ３）。ホスト２２０は、ファイル管理情報から次のページデータを読み出すべきか否かを判別し、次のアドレスを準備する（Ｔ４）。
【００５４】
ホスト２２０は、再び半導体記憶装置２００に対し、コマンドによりリードアクセスを指示する（Ｔ５）。その後、ホスト２２０は、半導体記憶装置２００に対して３バイト（Ｂ）分の第１のリードアドレスに対応するページデータの次のページの先頭の第２のリードアドレスを与える（Ｔ６）。半導体記憶装置２００は、第２のリードアドレスに対応するページデータ（Ｓ＿Ｄａｔａ）を読み出してデータレジスタに記憶し、１バイトずつホスト２２０に対して出力する（Ｔ７）。
【００５５】
図９に、図３に示すフラッシュメモリ装置１００のタイミング図の一例を示す。ここでも、図８と同様に、ファイルのデータのように複数のページに分散されたデータを読み出す場合を示している。まずホストは、ファイル管理情報を参照して、読み出したいファイルの記憶位置に対応するページの先頭アドレスを特定する。そして、ホストは、フラッシュメモリ装置１００に対し、コマンドによりリードアクセスを指示する（Ｔ１０）。その後、ホストは、フラッシュメモリ装置１００に対して３バイト分のリードアドレスを与え、ビジーｘＢＵＳＹでアドレスセレクタ１３０を初期化する（Ｔ１１）。フラッシュメモリ装置１００では、リードアドレスに対応するページデータがデータレジスタ１１２に記憶される。アドレス生成回路１４０は、読み出したデータの冗長部を用いて判定処理を行い、次のリードアドレスを保持する（Ｔ１２）。アドレスセレクタ１３０は、保持した次のリードアドレスを出力する。これにより、メモリ１１０からは、次のページのページデータが出力される（Ｔ１３）。
【００５６】
このように、比較例における半導体記憶装置２００では、図８に示すように期間Ｔ４におけるホストの判定処理後に次のアクセスが開始されるのに対し、フラッシュメモリ装置１００では、図９に示すように期間Ｔ１２で判定処理を内部で行い、直ちに次のアクセスを連続して行うことができる。すなわち、フラッシュメモリ装置１００では、ホストからの１回のアクセス要求により、その出力データをホスト側に出力することなく、かつ装置内部で判別して繰り返しアクセスすることができる。その結果、アクセス速度の低下を抑えることができる。
【００５７】
次に、このようなフラッシュメモリ装置１００の使用法について具体的に説明する。
（第１の例）
第１の例では、フラッシュメモリ装置１００は、正常データの追跡読み出しを実行することができる。フラッシュメモリ装置１００のメモリ１１０では、ページ単位に正常又は不良であるかが管理される。したがって、不良ページから読み出されたデータは、信頼性にかける。そこで、不良ページの場合に代替先となるアドレスを用意しておく。そして、アクセスされたページが不良と判定されたときに、代替先のアドレスにアクセスすることで、正常データのみを連続して読み出すことができる。そのため、メモリ１１０では、ページデータの冗長部に１ビットの良否判定ビットと代替先アドレスが保持される。こうすることで、不良ページから読み出されたデータの使用と不良ページへのアクセスを回避し、信頼性を向上させることができる。更に冗長部の良否判定ビット等のフラグ情報を複数個記録しておくことで、フラグ情報の信頼性を向上させることができ、更に装置全体の信頼性を向上させることができる。
【００５８】
図１０に、フラッシュメモリ装置１００で正常データの追跡読み出しを行うためのページ構成例を示す。ページデータは、５２８バイトである。ページデータは、データ部と冗長部とを含む。冗長部のデータは、データ部の記憶領域に関連付けられた記憶領域に記憶される。データ部には、５１２バイトのユーザデータ（第１のデータ）が記憶される。冗長部には、計１６バイトの第１及び第２の冗長データが記憶される。そのうち、２バイトの第２の冗長データは、１ビット（ｂ）の良否判定ビットと、１３ビットの代替先アドレスとを含む。良否判定ビットが「１」のとき当該ページが正常ページであることを示し、良否判定ビットが「０」のとき当該ページが不良ページであることを示す。代替先アドレスは、当該ページが不良ページであるときに再アクセスを行うためのアドレスである。
【００５９】
図１１に、正常データの追跡読み出しを行うアクセスフローの一例を示す。まず、フラッシュメモリ装置１００では、ホストから指示されたアドレスを用いてメモリ１１０にアクセスされる（ステップＳ３００）。すなわち、アドレスセレクタ１３０は、ホストから指示されたアドレス（第１のアドレス）をメモリ１１０に出力する。メモリ１１０では、ホストから指示されたアドレスのページに記憶された第１及び第２のデータが出力され、第１及び第２のデータはデータレジスタ１１２に保持される。次にデータ判定回路１４２のコンパレータ１４３において、冗長部の良否判定ビットが「１」であるか否かが判定される（ステップＳ３０１）。
【００６０】
コンパレータ１４３において良否判定ビットが「０」と判定されたとき（ステップＳ３０２：Ｎ）、すなわち当該ページが正常ページではないと判定されたとき、冗長部の代替先アドレスがアドレスレジスタ１４５にラッチされる（ステップＳ３０３）。アドレスレジスタ１４５にラッチされた代替先アドレスは、内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］としてアドレスセレクタ１３０に対して出力される。アドレスセレクタ１３０は、アドレスＡｄｒ［２１：９］を内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］に置換したアクセスアドレス（第２のアドレス）によりメモリ１１０にアクセスする（ステップＳ３０４）。
【００６１】
そしてステップＳ３０１に戻り、メモリ１１０から第２のアドレスに対応して出力されたページデータが正常ページであるか否かが、再び判定される。
【００６２】
一方、ステップＳ３０２で、コンパレータ１４３において良否判定ビットが「１」と判定されたとき（ステップＳ３０２：Ｙ）、すなわち当該ページが正常ページであると判定されたとき、データレジスタ１１２に記憶されたページデータをホストに対して１バイトずつ出力し（ステップＳ３０５）、一連のアクセスが終了する（エンド）。
【００６３】
図１２に、正常データの追跡読み出しの動作を模式的に示す。初回アクセスでは、ホストからの指示アドレス（第１のアドレス）を用いてメモリ１１０がアクセスされる。その結果、第１のアドレスに対応するページデータが不良ページである場合、当該ページの冗長部に設定される代替先アドレスを用いて第２のアドレスが生成される。その後、第２のアドレスを用いてメモリ１１０に再アクセスが行われる。そして、再アクセスした第２のアドレスに対応するページデータが再び不良ページである場合、当該ページの冗長部に設定される代替先アドレスを用いて再び再々アクセス用のアドレス（広義には第２のアドレス）が生成され、メモリ１１０に対し再々アクセスが行われる。そして、再々アクセスが行われたページが正常ページであるときには、ページデータのユーザデータ（第１のデータ）が出力される。
【００６４】
このように、読み出したページデータが不良ページのデータであった場合に、代替先アドレスのページにアクセスされる。そして、このようにアクセスされるページが正常ページとなるまで代替先アドレスのページデータが繰り返し読み出される。
【００６５】
これにより、ホストによるメモリへのアクセスと判定の繰り返し処理を省略することができると共に、ページ単位に正常ページ又は不良ページを管理するアドレス変換テーブルの作成が不要となる。したがって、ホストからフラッシュメモリ装置１００に対しては、単純なアクセスのみで処理することができ、処理負荷の軽減し、アクセス速度の低下を抑えることができる。
（第２の例）
第２の例では、フラッシュメモリ装置１００は、関連する副データへのアクセスを実行することができる。フラッシュメモリ装置１００のメモリ１１０では、ページ単位に副データの有無が管理される。これにより、ホストで処理されるアプリケーションで主データと副データとを関連付ける必要がなく、より下位層でデータ間の関連付けを行うことができるので、ホスト側の処理負荷を軽減することができる。
【００６６】
図１３に、フラッシュメモリ装置１００で、関連する副データへのアクセスを行うためのページ構成例を示す。ページデータのデータ部には、５１２バイトのユーザデータ（第１のデータ）が記憶される。冗長部には、計１６バイトの第１及び第２の冗長データが記憶される。そのうち、２バイトの第２の冗長データは、１ビットのデータ種別指示ビットと、１３ビットの副データの先頭アドレスとを含む。データ種別指示ビットが「１」のとき副データがあることを示し、データ種別指示ビットが「０」のとき副データがないことを示す。副データの先頭アドレスは、データ種別指示ビットにより副データがあると指定されたときに再アクセスを行うためのアドレスである。なお、主データとしては例えば画像ファイル、副データとしては例えば音声ファイルがある。
【００６７】
図１４に、副データへのアクセスフローの一例を示す。ここでは、ホストからのコマンドによって、副データにアクセスするモードに設定されているものとする。まず、フラッシュメモリ装置１００では、ホストから指示されたアドレスを用いてメモリ１１０にアクセスされる（ステップＳ３１０）。すなわち、アドレスセレクタ１３０は、ホストから指示されたアドレス（第１のアドレス）をメモリ１１０に出力する。メモリ１１０では、ホストから指示されたアドレスのページの第１及び第２のデータが出力され、第１及び第２のデータはデータレジスタ１１２に保持される。次にデータ判定回路１４２のコンパレータ１４３において、冗長部のデータ種別指示ビットが「１」であるか否かが判定される（ステップＳ３１１）。
【００６８】
コンパレータ１４３においてデータ種別指示ビットが「１」と判定されたとき（ステップＳ３１２：Ｎ）、すなわち副データがあると判定されたとき、冗長部の副データの先頭アドレスがアドレスレジスタ１４５にラッチされる（ステップＳ３１３）。アドレスレジスタ１４５にラッチされた副データの先頭アドレスは、内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］としてアドレスセレクタ１３０に対して出力される。アドレスセレクタ１３０は、アドレスＡｄｒ［２１：９］を内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］に置換したアクセスアドレス（第２のアドレス）によりメモリ１１０にアクセスする（ステップＳ３１４）。
【００６９】
そして、メモリ１１０から第２のアドレスに対応して出力されたページのユーザデータを副データ（例えば音声ファイル）としてデータレジスタ１１２に記憶して副データを出力する（ステップＳ３１５）。その後、一連のアクセスが終了する（エンド）。
【００７０】
一方、ステップＳ３１２で、コンパレータ１４３においてデータ種別判定ビットが「０」と判定されたとき（ステップＳ３１２：Ｎ）、すなわち副データがないと判定されたとき、一連のアクセスが終了する（エンド）。
【００７１】
図１５に、副データへのアクセス動作を模式的に示す。初回アクセスでは、ホストからの指示アドレス（第１のアドレス）を用いてメモリ１１０がアクセスされる。その結果、第１のアドレスに対応するページの冗長部を参照して副データがあると判定された場合、当該ページの冗長部に設定される副データの先頭アドレスを用いて第２のアドレスが生成される。その後、第２のアドレスを用いて再アクセスが行われる。そして、再アクセスした第２のアドレスに対応するページデータのデータ部が副データとして出力される。
【００７２】
なお、ホストからのコマンドによって通常アクセスモードに設定されている場合には、初回アクセスによって副データへのアクセスを実行しない。
【００７３】
このように、ページデータの冗長部において副データの有無を指示し、冗長部に設定された副データのアドレスにより再アクセスが可能になるように構成した。これにより、主データの最初のアドレスから副データにアクセスすることができるようになる。したがって、ホスト側で処理されるアプリケーションで主データと副データとを関連付けて処理する必要がなくなる。すなわち、より下位層で関連付けを行うことができ、ホスト側の処理負荷を軽減することができる。
（第３の例）
第３の例では、フラッシュメモリ装置１００は、ファイルに対応した連続アクセスを実行することができる。そのため、フラッシュメモリ装置１００のメモリ１１０では、ページ単位にリンク先の有無が管理される。これにより、分散されて記憶されたファイルのデータを、ホストから例えば１ページ単位に指示されることなく読み出すことができ、処理負荷を軽減することができる。
【００７４】
図１６に、フラッシュメモリ装置１００で、ファイルに対応した連続アクセスを行うためのページ構成例を示す。ページデータのデータ部には、５１２バイトのユーザデータ（第１のデータ）が記憶される。冗長部には、計１６バイトの第１及び第２の冗長データが記憶される。そのうち、２バイトの第２の冗長データは、１ビットのリンク指示ビットと、１３ビットのリンク先アドレスとを含む。リンク指示ビットが「１」のときリンク先があることを示し、リンク指示ビットが「０」のときリンク先がないことを示す。リンク先アドレスは、リンク指示ビットによりリンク先があると指定されたときに再アクセスを行うためのアドレスである。
【００７５】
図１７に、連続アクセスのアクセスフローの一例を示す。まず、フラッシュメモリ装置１００では、ホストから指示されたアドレスを用いてメモリ１１０にアクセスされる（ステップＳ３２０）。すなわち、アドレスセレクタ１３０は、ホストから指示されたアドレス（第１のアドレス）をメモリ１１０に出力する。メモリ１１０では、ホストから指示されたアドレスのページの第１及び第２のデータが出力され、第１及び第２のデータがデータレジスタ１１２に保持される。データレジスタ１１２に保持されたデータは、１バイト単位で順次ホスト側に出力される（ステップＳ３２１）。次にデータ判定回路１４２のコンパレータ１４３において、冗長部のリンク指示ビットが「１」であるか否かが判定される（ステップＳ３２２）。
【００７６】
コンパレータ１４３においてリンク指示ビットが「１」と判定されたとき（ステップＳ３２３：Ｙ）、すなわちリンク先があると判定されたとき、冗長部のリンク先アドレスがアドレスレジスタ１４５にラッチされる（ステップＳ３２４）。アドレスレジスタ１４５にラッチされたリンク先アドレスは、内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］としてアドレスセレクタ１３０に対して出力される。アドレスセレクタ１３０は、アドレスＡｄｒ［２１：９］を内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］に置換したアクセスアドレス（第２のアドレス）によりメモリ１１０にアクセスする（ステップＳ３２５）。
【００７７】
そして、再びメモリ１１０から第２のアドレスに対応して出力されたページのユーザデータをデータレジスタ１１２に記憶し、ホスト側に順次出力するため、ステップＳ３２１に戻る。
【００７８】
一方、ステップＳ３２３で、コンパレータ１４３においてリンク指示ビットが「０」と判定されたとき（ステップＳ３２３：Ｎ）、すなわちリンク先がないと判定されたとき、一連のアクセスが終了する（エンド）。
【００７９】
図１８に、連続アクセス動作を模式的に示す。初回アクセスでは、ホストからの指示アドレス（第１のアドレス）を用いてメモリ１１０がアクセスされる。そして、まずメモリ１１０から第１のアドレスに対応して出力されたページデータのデータ部がホストに対し出力される。続いて、第１のアドレスに対応するページの冗長部を参照してリンク先があると判定された場合、当該ページの冗長部に設定されるリンク先アドレスを用いて第２のアドレスが生成される。その後、第２のアドレスを用いて再アクセスが行われる。そして、再アクセスした第２のアドレスに対応するページデータのデータ部が出力される。
【００８０】
このように、最初のページにアクセスした後は、フラッシュメモリ装置１００のページデータの冗長部に含まれる次のリンク先アドレスを保持し、データ出力後に該リンク先アドレスを用いて連続アクセスを行う。こうすることで、ファイルエンドとなるまでアクセスを繰り返すことができ、ホストから１ページ単位でコマンドを用いた指示を受ける必要がなくなる。その結果、ホストから指示する必要がなくなり、ホスト上のメモリ等の資源を有効活用でき、かつホストの処理負荷を軽減することができるようになる。
（第４の例）
上述の第１〜第３の例に示したようなページデータの冗長部の各種ビットを２以上組み合わせて構成することも可能である。データ種別指示ビット及びリンク指示ビットのうち少なくとも一方を、良否判定ビットと組み合わせて構成する場合、良否判定ビットの判定結果を最も優先度を高くしてアクセスすることが望ましい。
【００８１】
図１９に、フラッシュメモリ装置１００におけるページ構成の他の例を示す。ページデータのデータ部には、５１２バイトのユーザデータ（第１のデータ）が記憶される。冗長部には、計１６バイトの第１及び第２の冗長データが記憶される。そのうち、２バイトの第２の冗長データは、１ビットの良否判定ビットと、１ビットのデータ種別指示ビットと、１ビットのリンク指示ビットと、１３ビットのアドレスとを含む。良否判定ビット、データ種別ビット及びリンク指示ビットについては、上述したものと同様であるため説明を省略する。１３ビットのアドレスは、良否判定ビット、データ種別ビット及びリンク指示ビットのいずれかの判定結果に応じて、代替先アドレス、副データの先頭アドレス又はリンク先アドレスとなる。
【００８２】
図２０及び図２１に、冗長部に良否判定ビット、データ種別ビット及びリンク指示ビットが組み合わされた場合のフラッシュメモリ装置のアクセスフローの一例を示す。まず、フラッシュメモリ装置１００では、ホストから指示されたアドレスを用いてメモリ１１０にアクセスされる（ステップＳ４００）。すなわち、アドレスセレクタ１３０は、ホストから指示されたアドレス（第１のアドレス）をメモリ１１０に出力する。メモリ１１０では、ホストから指示されたアドレスのページの第１及び第２のデータが出力され、第１及び第２のデータがデータレジスタ１１２に保持される。次にデータ判定回路１４２のコンパレータ１４３において、冗長部の良否判定ビットが「１」であるか否かが判定される（ステップＳ４０１）。
【００８３】
コンパレータ１４３において良否判定ビットが「０」と判定されたとき（ステップＳ４０２：Ｎ）、すなわち当該ページが正常ページではないと判定されたとき、冗長部の代替先アドレスがアドレスレジスタ１４５にラッチされる（ステップＳ４０３）。アドレスレジスタ１４５にラッチされた代替先アドレスは、内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］としてアドレスセレクタ１３０に対して出力される。アドレスセレクタ１３０は、アドレスＡｄｒ［２１：９］を内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］に置換したアクセスアドレス（第２のアドレス）によりメモリ１１０にアクセスする（ステップＳ４０４）。
【００８４】
そしてステップＳ４０１に戻り、メモリ１１０から第２のアドレスに対応して出力されたページデータが正常ページであるか否かが、再び判定される。
【００８５】
一方、ステップＳ４０２で、コンパレータ１４３において良否判定ビットが「１」と判定されたとき（ステップＳ４０２：Ｙ）、すなわち当該ページが正常ページであると判定されたとき、データ判定回路１４２のコンパレータ１４３において、冗長部のデータ種別指示ビットが「１」であるか否かが判定される（ステップＳ４０５）。
【００８６】
コンパレータ１４３においてデータ種別指示ビットが「１」と判定されたとき（ステップＳ４０６：Ｙ）、すなわち副データがあると判定されたとき、冗長部の副データの先頭アドレスがアドレスレジスタ１４５にラッチされる（ステップＳ４０７）。アドレスレジスタ１４５にラッチされた副データの先頭アドレスは、内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］としてアドレスセレクタ１３０に対して出力される。アドレスセレクタ１３０は、アドレスＡｄｒ［２１：９］を内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］に置換したアクセスアドレス（第２のアドレス）によりメモリ１１０にアクセスする（ステップＳ４０８）。
【００８７】
そして、メモリ１１０から第２のアドレスに対応して出力されたページのユーザデータを、副データ（例えば音声ファイル）としてデータレジスタ１１２に記憶し、副データを出力する（ステップＳ４０９）。その後、一連のアクセス処理を終了することができる（エンド）が、ここではステップＳ４０９でデータ出力後、リンク先の有無を判別する処理を行う（図２１のステップＳ４１１）。
【００８８】
一方、ステップＳ４０６で、コンパレータ１４３においてデータ種別指示ビットが「０」と判定されたとき（ステップＳ４０６：Ｎ）、すなわち副データがないと判定されたとき、図２１のステップＳ４１０でデータ出力後、リンク先の有無を判別する処理を行う。
【００８９】
ステップＳ４１０では、アクセスされたページデータのデータ部及び冗長部がデータレジスタ１１２に記憶される。データレジスタ１１２では、１バイト単位でホストにデータ部のユーザデータが出力される。次にデータ判定回路１４２のコンパレータ１４３において、冗長部のリンク指示ビットが「１」であるか否かが判定される（ステップＳ４１１）。
【００９０】
コンパレータ１４３においてリンク指示ビットが「１」と判定されたとき（ステップＳ４１２：Ｙ）、すなわちリンク先があると判定されたとき、冗長部のリンク先アドレスがアドレスレジスタ１４５にラッチされる（ステップＳ４１３）。アドレスレジスタ１４５にラッチされたリンク先アドレスは、内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］としてアドレスセレクタ１３０に対して出力される。アドレスセレクタ１３０は、アドレスＡｄｒ［２１：９］を内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］に置換したアクセスアドレス（第２のアドレス）によりメモリ１１０にアクセスする（ステップＳ４１４）。そして、再びメモリ１１０から第２のアドレスに対応して出力されたページのユーザデータをデータレジスタ１１２に記憶すると共に、図２０のステップＳ４０１に戻る。
【００９１】
一方、図２１のステップＳ４１２で、コンパレータ１４３においてリンク指示ビットが「０」と判定されたとき（ステップＳ４１２：Ｎ）、すなわちリンク先がないと判定されたとき、一連のアクセスが終了する（エンド）。
【００９２】
以上説明した実施形態では、半導体記憶装置として、不揮発性で、かつアクセス速度が遅いフラッシュメモリを含むものを例に説明したが、これに限定されるものではない。例えば、揮発性のメモリであるＳＲＡＭやＤＲＡＭを含む半導体記憶装置であってもよい。
【００９３】
なお、第１〜第４の例では、いずれも特定のコマンドに応じた動作フロー説明したもので、本発明がこれら動作フローに限定されるものではない。
【００９４】
なおまた、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００９５】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【図１】本実施形態における記憶装置の原理的な構成のブロック図。
【図２】連続アクセスモードにおける動作フローの一例を示すフロー図。
【図３】フラッシュメモリ装置のハードウェア構成例を示すブロック図。
【図４】フラッシュメモリ装置の動作例を示すタイミング図。
【図５】フラッシュメモリ装置の要部の詳細な構成例を示すブロック図。
【図６】ホストから出力されるアドレスの説明図。
【図７】比較例における半導体記憶装置の構成例を示すブロック図。
【図８】比較例における半導体記憶装置の動作例を示すタイミング図。
【図９】フラッシュメモリ装置の動作例を示すタイミング図。
【図１０】正常データの追跡読み出しのためのページ構成例を示す説明図。
【図１１】正常データの追跡読み出しのアクセス例を示すフロー図。
【図１２】正常データの追跡読み出しの動作例を示す模式図。
【図１３】副データへのアクセスのためのページ構成例を示す説明図。
【図１４】副データへのアクセス例を示すフロー図。
【図１５】副データへのアクセス動作例を示す模式図。
【図１６】連続アクセスを行うためのページ構成例を示す説明図。
【図１７】連続アクセスのアクセス例を示すフロー図。
【図１８】連続アクセス動作例を示す模式図。
【図１９】冗長部に良否判定ビット、データ種別ビット及びリンク指示ビットが組み合わされた場合のページ構成例を示す説明図。
【図２０】冗長部に良否判定ビット、データ種別ビット及びリンク指示ビットが組み合わされた場合のアクセス例の前半部を示すフロー図。
【図２１】冗長部に良否判定ビット、データ種別ビット及びリンク指示ビットが組み合わされた場合のアクセス例の後半部を示すフロー図。
【符号の説明】
１０　記憶装置、２０、１１０、２１０　メモリ、３０　アクセス回路、４０　アドレス生成回路、１００　フラッシュメモリ装置（半導体記憶装置）、１１２データレジスタ、１２０　コマンドシーケンサ、１３０　アドレスセレクタ、１４０　アドレス生成回路、１４２　データ判定回路、１４３　コンパレータ、１４４　アドレス抽出回路、１４５　アドレスレジスタ、２００　半導体記憶装置、２２０　ホスト

Claims (14)

1. 第１のデータを記憶すると共に、該第１のデータの記憶領域に関連付けられた記憶領域に第２のデータを記憶するメモリと、
   前記第１のデータにアクセスするための第１のアドレス、又は第２のアドレスのいずれかに対応する前記メモリの記憶領域にアクセスするアクセス回路と、
   前記アクセス回路により前記第１のアドレスに対応して前記メモリから読み出された第２のデータに基づいて、前記第２のアドレスを生成するアドレス生成回路とを含むことを特徴とする記憶装置。
2. 請求項１において、
   前記第１のデータの記憶領域と前記第２のデータの記憶領域とは、前記メモリの同一ページに存在することを特徴とする記憶装置。
3. 請求項１又は２において、
   前記アクセス回路は、
   前記第１のアドレスから前記第２のアドレスに切り替えて、前記第２のアドレスに対応する前記メモリの記憶領域にアクセスすることを特徴とする記憶装置。
4. 請求項１乃至３のいずれかにおいて、
   前記メモリは、
   ページ単位で前記第１及び第２のデータを保持し、
   前記第２のデータは、
   当該ページが不良又は正常のいずれかを示す良否判定ビットと代替先アドレスとを含み、
   前記第２のアドレスは、
   前記第２のデータに含まれる良否判定ビットにより当該ページが不良であることを示すことを条件に、前記代替先アドレスに基づいて生成されることを特徴とする記憶装置。
5. 請求項４において、
   前記アクセス回路は、
   前記良否判定ビットにより当該ページが正常であることを示すまで、アクセスするページの代替先アドレスを用いて繰り返し前記メモリの記憶領域にアクセスすることを特徴とする記憶装置。
6. 請求項１乃至５のいずれかにおいて、
   前記第２のデータは、
   副データの有無を示すデータ種別指示ビットと副データアドレスとを含み、
   前記第２のアドレスは、
   前記第２のデータに含まれるデータ種別指示ビットが副データを有することを示すことを条件に、前記副データアドレスに基づいて生成されることを特徴とする記憶装置。
7. 請求項１乃至６のいずれかにおいて、
   前記第２のデータは、
   リンク先の有無を示すリンク指示ビットとリンク先アドレスとを含み、
   前記第２のアドレスは、
   前記第２のデータに含まれるリンク指示ビットがリンク先を有することを示すことを条件に、前記第２のデータに含まれるリンク先アドレスに基づいて生成されることを特徴とする記憶装置。
8. 請求項１乃至７のいずれかにおいて、
   前記メモリは、
   データの書き換え可能な不揮発性メモリであることを特徴とする記憶装置。
9. 請求項８において、
   前記メモリは、
   フラッシュメモリであることを特徴とする記憶装置。
10. 第１のデータを記憶すると共に、該第１のデータに関連付けて第２のデータを記憶するメモリを有する記憶装置の制御方法であって、
    前記第１のデータにアクセスするための第１のアドレスに基づき、前記第１のデータに関連付けられた第２のデータを前記メモリから読み出し、
    前記第２のデータに基づいて第２のアドレスを生成し、
    前記第２のアドレスに対応する前記メモリの記憶領域にアクセスすることを特徴とする記憶装置の制御方法。
11. ページ単位で、第１のデータを記憶すると共に、該第１のデータに関連付けて第２のデータを記憶するメモリを有する記憶装置の制御方法であって、
    前記第１のデータにアクセスするための第１のアドレスに基づき、当該ページの正常又は不良を示す良否判定ビットと代替先アドレスとを含む第２のデータを読み出し、
    前記良否判定ビットにより当該ページが不良であることを示すとき、前記代替先アドレスに基づいて第２のアドレスを生成し、
    前記第２のアドレスに対応する前記メモリの記憶領域にアクセスすることを特徴とする記憶装置の制御方法。
12. 第１のデータを記憶すると共に、該第１のデータに関連付けて第２のデータを記憶するメモリを有する記憶装置の制御方法であって、
    前記第１のデータにアクセスするための第１のアドレスに基づき、データ種別判定ビットと副データアドレスとを含む第２のデータを読み出し、
    前記データ種別判定ビットが副データを有することを示すとき、前記副データアドレスに基づいて第２のアドレスを生成し、
    前記第２のアドレスに対応する前記メモリの記憶領域にアクセスすることを特徴とする記憶装置の制御方法。
13. 第１のデータを記憶すると共に、該第１のデータに関連付けて第２のデータを記憶するメモリを有する記憶装置の制御方法であって、
    前記第１のデータにアクセスするための第１のアドレスに基づき、リンク先の有無を示すリンク指示ビットとリンク先アドレスとを含む第２のデータを読み出し、
    前記リンク先指示ビットがリンク先を有することを示すとき、前記リンク先アドレスに基づいて前記第２のアドレスを生成し、
    前記第２のアドレスに対応する前記メモリの記憶領域にアクセスすることを特徴とする記憶装置の制御方法。
14. 請求項１０乃至１３のいずれかにおいて、
    前記第１のデータの記憶領域と前記第２のデータの記憶領域とは、前記メモリの同一ページに存在することを特徴とする制御方法。

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