JPS6020255A

JPS6020255A - バツフア記憶制御方式

Info

Publication number: JPS6020255A
Application number: JP58128847A
Authority: JP
Inventors: Hideki Osone; 大曾根　秀樹
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-07-15
Filing date: 1983-07-15
Publication date: 1985-02-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（ａ）　発明の技術分野主記憶装置とバッファ記憶装置のメモリシステムを有す
るデータ処理装置において、中央処理装置が上記バッフ
ァ記憶装置をアクセスして、必要なデータが該バッファ
記憶装置に存在している場合、そのアクセス要求領域が
バッファ記憶装置の１ブロツクを越えている場合のバッ
ファ記憶制御方式に関す。

（ｂ）　技術の背景最近のデータ処理装置の大型化、高速化に伴って、主記
憶装置に対するアクセスタイムの高速化が必要となり、
その１つの手段として、主記憶装置と中央処理装置との
間に主記憶装置よりは高速ではあるが、記憶容量の小さ
いバッファ記憶装置を置き、中央処理装置から主記憶装
置をアクセスする時、先ずバッファ記憶装置をアクセス
し、そこに必要なデータが存在しなければ、主記憶装置
からバッファ記憶装置に該データを転送してから、バッ
ファ記憶装置をアクセスするように制御することによっ
て、中央処理装置から見た見掛り上の主記憶装置に対す
るアクセスタイムの短縮化を図る方法が知られている。

このバッファ記憶装置は複数のエントリーで構成されて
おり、各エントリーには、予め決められたアドレス境界
の間を、連続するデータがプロ・ツクという単位で登録
されている。

中央処理装置からの上記バッファ記憶装置に対するアク
セス要求領域が、このアドレス境界を越えていなければ
、その必要とするデータはノイ・７フア記憶装置上の一
つのエントリー（プロ・ツク）上に存在することが可能
であるので、バ・ノファ記憶装置内では一回のメモリア
クセスで処理できる。

然し、上記中央処理装置からのバ・ノファ記憶装置に対
するアクセス要求領域が、前記アドレス境界を越えてい
る場合（この場合をプロ・ツククロ・ノシング条件とい
う）のバッファ記憶制御方式については、特に確立され
た制御方式は採られておらず、より効果的な制御方式の
確立が望まれていた。

（Ｃ１従来技術と問題点バッファ記憶装置を有するデータ処理システムにおいて
、中央処理装置からのバ・ノファ記憶装置に対する読み
出しアクセス要求の領域が、）くラフ１記憶装置を構成
する１ブロックの境界を越えている場合（即ち１．ブロ
ッククロ・ノシングを起こしている時）、従来方式にお
いては、該／”ｊ７７フア記憶装置内において、該アク
セス要求を２つのアクセスに分割して、プロ・ツク境界
の前と後のフ゛ロックに対する２回のメモリアクセスで
処理していた。

従って、バッファ記憶装置に必要なデータが存在してい
ても、メモリアクセスが２回となり、処理時間がかかり
、バッファ記憶制御方式の特徴であるアクセス要求領域
の短縮化が図れない問題が有った。

（ｄｌ　発明の目的本発明は上記従来の欠点に鑑み、中央処理装置からのバ
ッファ記憶装置に対する読み出しアクセス要求に対して
、該要求が前記プロ・ツククロ・ノシングを起こしてい
る場合においても、該メモリアクセスを２回に分割する
必要のない、７ＮＪソファ記憶制御方式を提供すること
を目的とするものである。

＋１ｌｌ）　発明の構成そしてこの目的は、本発明によれば、主記憶装置とバッ
ファ記憶装置のメモリシステムを有するデータ処理シス
テムにおいて、該バッファ記憶装置に登録されている、
各エントリーのデータのアドレスに後続するアドレスを
持つ一定量のデータを、副バ・７フア記憶装置内に設け
るか、該バッファ記憶装置内に設けて、上記エントリー
内のデータのアドレス境界をまたぐ読み出し要求がきた
場合、上記一定量のデータから読み出したデータを、上
記バッファ記憶装置から読み出したデータと併合して取
り出すように制御する方法を提供することによって達成
され、いかなるアドレスから始まる読み出しアクセス要
求に対しても、そのデータがバッファ記憶装置に存在す
る限り、−回のアクセスで必要とするデータが得られる
利点がある。

（ｆ）　発明の実施例本発明の主旨を要約すると、一般にバッファ記憶装置の
各エントリー（１ブロック）は６４バイトのデータを記
憶しており、中央処理装置からの読み出しアクセス要求
は８バイト幅である。

従って、本発明によるバッファ記憶装置では、各エント
リーの６４バイト目以降に続く７ハイ１−分のデータを
、例えば副バツフア記憶装置に記１．ａシておくことに
より、６４バイトのアドレス境界をまたぐ読み出し要求
がきても、上記副バツフア記憶装置から読み出されたデ
ータを、主バツフア記憶装置からのデータと併合して取
り出すように動作以下本発明の実施例を図面によって詳
述する。

第１図は本発明の一実施例をブロック図で示した図であ
り、本発明の実施にａ・要な各エントリーのデータのア
ドレスに後続するアドレスのデータを副バツフア記憶装
置に記憶させている例である。

この実施例におけるバッファ記憶装置は、アドレスは３
２ビット幅で、ビット０〜３１迄有る。主バツフア記憶
装置の各エントリーの記憶単位は６４バイト（以下Ｂと
略する）で、その記憶単位（ブロック〉をアドレスのピ
ント２０〜２５によって選択し、読み出すことができる
ランダムアクセスメモリ　（ＲＡＭ　）が８個（８ウエ
イ）備わっている。つまり、６４ＢＸ６４ブロツグ×８
ウエイ＝３２ＫＢの容量を持っている。

図面において、１はタグ部（ＴＡＧ　）で、本ノ＜・ソ
ファ記憶装置の各エントリーに記憶されても）るデータ
のアドレス（ビット０〜１９）と、各エントリーに記憶
されているデータが有効か、無効かを示すバリッドビッ
ト（Ｖビット）を保持している。

このＶビットが有効で、且つアクセスするアドレスのビ
ット０〜１９とタグ部（ＴＡＧ　）　１に記憶されてい
るアドレスとが照合回路（Ｍ）４で一致した時、求める
データが本バ・ソファ記憶装置上の当該ウェイに存在す
ることになる。２はデータ部（ＤＡＴＡ）で、各エント
リーには６４Ｂ境界で始まる６４Ｂのデータが記憶され
ている。３が本発明を実施するのに必要な副バツフア記
憶装置で、主ツマ・ソファ記憶装置（１，２）の各エン
トリーに対応するエントリーに、主バツフア記憶装置に
記憶されているデータのアドレスに後続するアドレスを
持つ７Ｂのデータが記憶されている。５．６はセレクタ
（ＳＥＬ）で主バツフア記憶装置のデータ部（ＤＡＴＡ
）　２及び副バツフア記憶装置３の各ウェイの内、照合
回路４で一致出力が得られたウェイを選択する。

７はセレクト及マージ回路で、セレクタ（ＳＥＬ　）５
．６で選択されたウェイの当該プロ・ツクから必要なデ
ータを取り出す機能を有する。

以下において、本発明によるバッファ記憶装置の動作を
説明する。

（１）読み出し動作：第１図におけるタグ部（ＴＡＧ　）　１に読み出し要求
アドレスが入力されると、ピント２０〜２５でブロック
が選択され、そのブロックについて、ビット０〜１９に
よって照合回路（Ｍ）４でタグ部（ＴＡＧ　）１に記憶
されているアドレス（ビット０〜１９）との一致が調べ
られる。若し、８ウエイの内１ウェイが一致すれば、該
バッファ記憶装置上にデータがあることを意味し、どの
ウェイとも一致が取れない場合は、該バッファ記憶装置
上には請求めるデータが無く、主記憶装置に該データの
転送要求を出さなければならないことを意味する。

タグ部（ＴＡＧ　）　１で請求めるデータがツク・ソフ
ァ記憶装置上に有ることがわかった場合、データ部（Ｄ
ＡＴＡ）　２と副バツフア記憶装置３からセレクタ（Ｓ
ＥＬ　”）　５及び６を通して、データが読み出される
。タグ部（ＴＡＧ　）　１で選択されたプロ・７りに番
よ、データ部（ＤＡＴＡ）　２に６４Ｂ、副バツフア記
憶装置３に７Ｂのデータがある。その合計７１Ｂ分のデ
ータから、セレクト及マージ回路７で読み出し要求アド
レスのビｙ）２６〜３１と読み出しデータ幅（以下レン
グスという）により、必要なデータが選択される。

上記レングスは、一般には最大８Ｂであるので、レング
ス＝８Ｂのケースで、上記セレクト及マージ回路７での
動作を、第２図によって説明する。

第２図（イ）のケースの場合、アドレスのビ・２１−２
６〜３１＝’２．　レングス＝８であるので、６４Ｂ境
界を越えることは無く、必要なデータは主ノ＜・ソファ
記憶装置〔データ部（ＤＡＴＡ）　２　）だけで得られ
る。然し、（ロ）のケースでは、アドレスのビ・ノド２
６〜３１＝６２．　レングス＝８であるので、必要なデ
ータは６４Ｂ境界をまたがっており、主バツフア記憶装
置〔データ部（ＤＡＴＡ）　２　）と副バツフア記憶装
置３の両方のデータから必要な部分（太線で示す）が取
り出され、セレクト及マージ回路７で併合され請求める
データを得ることができる。

このように、本発明においては、読み出し要求領域が６
４Ｂ境界を越えている場合においても、１回のアクセス
で必要なデータを得ることができる。

（２）書き込み動作：書き込み動作の時も、タグ部（ＴＡＧ　）　１での動作
は、読み出し時と同じように、先ずデータがバッファ記
憶装置にあるかどうかが調べられ、有った場合に書き込
みが行われる。

この時の動作を、第３図によって説明する。

第３図の（ロ）のケースのように、アドレスのビット２
６〜３１＝２．　レングス−８であると、その書き込み
位置がＡで示した範囲（各ブロックにおいて、若バイト
位置で副バツフア記憶装置と重なっている部分を示す）
にかかっているので、このエントリーの一つ前のアドレ
スを持つエントリーがバッファ記憶装置上にあるかどう
かをタグ部（ＴＡＧ）１により調べ、若し有れば、その
一つ前のアドレスを持つエントリーの対応する部分（斜
線で示す）にもデータを書き込むように制御される。

更に、（ハ）のケースのように、アドレスのビット２６
〜３１＝６２．　レングス＝８であると、その書き込み
位置がＢで示した範囲（各エントリーに対応する副バツ
フア記憶装置が、該エントリーの一つ後のアドレスのエ
ントリーと重なっている部分を示す）にかかっているの
で、この場合は図から明らかなように、このエントリー
の一つ後のアドレスを持つエントリーが、バッファ記憶
装置上にあるかどうかをタグ部（ＴＡＧ　）　ｌにより
調べ、若し有れば、その一つ後のアドレスを持つエント
リーの対応する部分（斜線で示す）にもデータを書き込
むように制御される。

（イ）のケースでは、アドレスのビット２６〜３１−１
０．レングス＝８であるので、その書き込み位置は６４
Ｂ境界をまたぐことは無く、（ロ）、（ハ）のケースで
説明した余分な書き込み動作は、全く必要ない。

以上詳細に説明したように、本発明を実施した場合、書
き込み動作において、書き込みエントリー以外のエント
リーに対しても、そのエントリーがバッファ記憶装置上
に有るかどうかを調べて、若し有るとそのエントリーに
も書き込み動作を行う必要があるが、バッファ記憶装置
に対する、書き込み動作／読み出し動作比−１／２程度
であることと、上記（ハ）のケースは従来方式において
も必要な動作であり、本発明によってもたらされる余分
な動作は、（ロ）のケースに限定されることから、この
問題は本発明の実施を妨げる要因とはならない。

尚、上記の説明においては、副バツフア記憶装置は、主
バツフア記憶装置とは別のランダムアクセスメモリ（Ｒ
ＡＭ　）で構成されているが、主バツフア記憶装置のデ
ータ部（ＤＡＴＡ）’　２の容量を従来のものより大き
くして、各エントり一中には６４’Ｂのデータと、副バ
ツフア記憶装置の対応するエントリーに記憶されていた
７Ｂのデータも合わせて、合計７１Ｂのデータを記憶さ
せても、本発明と全く同じであることは云う迄もない。

（ｇ）　発明の効果以上詳細に説明したように、本発明によれば、バッファ
記憶装置に対して、中央処理装置からの読み出し要求が
あった場合、いかなるアドレスから始まる読み出し要求
も、そのデータがバッファ記憶装置上にある限り、その
読み出しアクセス要求がブロッククロッシングを起こし
た時でも、メモリアクセスを２回に分割する必要が無く
、１回のアクセスで読み出すことができ、処理時間を短
縮することができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例をブロック図で示した図、第
２図は本発明を実施した場合の読み出し動作を説明する
図、第３図は本発明を実施した場合の書き込み動作を説
明する図である。図面において、１はタグ部（ＴＡＧ　）　、　２はデー
タ部（ＤＡＴＡ）　、、　３は副バツフア記憶装置、４
は照合回路（Ｍ　）、　５．６はセレクタ（ＳＥＬ　）
　、　７はヒレクト＆マージ回路をそれぞれ示す。

Claims

【特許請求の範囲】

主記憶装置とバッファ記憶装置のメモリシステムを有す
るデータ処理システムにおいて、該バ・ノファ記憶装置
に登録されている、各エントリーのデータのアドレスに
後続するアドレスを持つ一定量のデータを、副バツフア
記憶装置内に設けるか、該バッファ記憶装置内に設けて
、上記エントリー内のデータのアドレス境界をまたぐ読
み出し要求がきた場合、上記一定量のデータから読み出
したデータを、上記バッファ記憶装置から読み出したデ
ータと併合して取り出すように制御することを特徴とす
るバッファ記憶制御方式。