JP2004199135A - 同期クロック生成回路 - Google Patents
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Abstract
【課題】逓倍後クロックと同期し、かつ、周波数と位相が基準クロックと一致したクロックを、外部からコントロールすることなく生成可能にする。
【解決手段】基準クロックＣＫ０を一定の逓倍数で逓倍するクロック逓倍回路１８と、基準クロックＣＫ０を遅延する遅延回路２７と、逓倍後クロックＣＫＨに基づいて遅延クロックＣＫＤの立ち上がりエッジを検出しエッジ検出信号ＣＫＥを生成するエッジ検出回路２９と、遅延クロックＣＫＤとエッジ検出信号ＣＫＥに基づいてクロック逓倍回路での逓倍数を検出し逓倍数信号ＫＨを生成する逓倍数検出回路３１と、逓倍数信号ＫＨに基づいて分周比を決定しエッジ検出信号ＣＫＥに基づいて逓倍後クロックＣＫＨを分周して分周クロックＣＫ０′を生成する可変分周器３３とを備える。
【選択図】 図７
【解決手段】基準クロックＣＫ０を一定の逓倍数で逓倍するクロック逓倍回路１８と、基準クロックＣＫ０を遅延する遅延回路２７と、逓倍後クロックＣＫＨに基づいて遅延クロックＣＫＤの立ち上がりエッジを検出しエッジ検出信号ＣＫＥを生成するエッジ検出回路２９と、遅延クロックＣＫＤとエッジ検出信号ＣＫＥに基づいてクロック逓倍回路での逓倍数を検出し逓倍数信号ＫＨを生成する逓倍数検出回路３１と、逓倍数信号ＫＨに基づいて分周比を決定しエッジ検出信号ＣＫＥに基づいて逓倍後クロックＣＫＨを分周して分周クロックＣＫ０′を生成する可変分周器３３とを備える。
【選択図】 図７
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路における同期クロック生成回路に関する。
【０００２】
【従来の技術】
半導体集積回路の内部にクロック逓倍回路（ＰＬＬ）を備え、基準クロックをＰＬＬで逓倍したクロックと前記基準クロックとの両方をＬＳＩ内部で使用するように構成された同期クロック生成回路がある。この同期クロック生成回路においては、ＰＬＬの位相ジッタや周期ジッタが大きくなると、基準クロックで動作しているフリップフロップと逓倍後クロックで動作しているフリップフロップとの間でのデータの受け渡し箇所において、タイミングの保証がむずかしいものとなる。そのため、従来では、逓倍後クロックを分周し、基準クロックと同一周波数のクロックを生成していた。
【０００３】
以下、従来の同期クロック生成回路について説明する。
【０００４】
図８は、従来のＰＬＬと分周回路を内蔵する同期クロック生成回路を示す。図８において、１は同期クロック生成回路、２は外部クロック入力端子、３は外部クロック入力信号線、４はクロック逓倍回路（ＰＬＬ）、５は逓倍後クロック信号線、６は逓倍後クロックＣＫＨで動作する半導体集積回路の内部ロジック、７は外部リセット入力端子、８は外部リセット入力信号線、９はＰＬＬ４からの逓倍後クロックＣＫＨを外部クロック入力端子２から入力される基準クロックＣＫ０と同じ周波数になるように分周する分周回路、１０は分周回路９のクロック出力信号線、１１は基準クロックＣＫ０と同じ周波数になるように分周回路９によって分周された分周クロックＣＫ０′で動作する半導体集積回路の内部ロジック、１２は内部ロジック６と内部ロジック１１との間のデータ信号線、１３は内部ロジック１１の出力信号線、１４は外部データ出力端子である。
【０００５】
基準クロックＣＫ０が外部クロック入力端子２からＰＬＬ４に入力されると、ＰＬＬ４は、基準クロックＣＫ０を一定の逓倍数で逓倍し、逓倍後クロックＣＫＨを内部ロジック６と分周回路９に入力する。分周回路９では、ＰＬＬ４から出力された逓倍後クロックＣＫＨをもとに、基準クロックＣＫ０と同じ周波数の分周クロックＣＫ０′を生成する。分周回路９による分周クロックＣＫ０′は内部ロジック１１に供給される。内部ロジック１１は、基準クロックＣＫ０と同じ周波数で動作する。内部ロジック６と内部ロジック１１とは、データ信号線１２を介してデータの受け渡しが行われている。
【０００６】
ＰＬＬ４による逓倍後クロックＣＫＨを分周回路９で分周し、基準クロックＣＫ０と同じ周波数の分周クロックＣＫ０′を作ることにより、ＰＬＬ４の位相ジッタと周期ジッタが大きくなっても、内部ロジック６と内部ロジック１１間のデータ受け渡しタイミングには影響が出ない。
【０００７】
この場合、分周回路９は必ず外部から初期化を行う必要がある。この初期化は、外部リセット入力端子７から入力されるリセット信号によって行う。
【０００８】
しかし、上記の同期クロック生成回路１では、分周回路９による分周クロックＣＫ０′を基準クロックＣＫ０と同位相にする必要があり、非常にシビアなタイミングで初期化をかけなければならない。そのためには、高精度なリセット信号生成回路を実装する必要があり、コスト上不利になる。
【０００９】
また、逓倍後クロックＣＫＨの周波数が数百ＭＨｚと高速になった場合、リセット信号生成回路の特性のばらつきにより、意図したタイミングで初期化を行うことが非常にむずかしくなる。
【００１０】
さらに、分周回路９はＰＬＬ４の逓倍数が一定であることを前提としているため、ＰＬＬ４の逓倍数を変更する回路構成の場合は、基準クロックＣＫ０と同じ周波数の分周クロックＣＫ０′の生成が行えない。
【００１１】
一方、従来、周波数決定回路及び微調整回路を用いることで外部クロックに同期した内部クロックを生成する同期クロック生成回路もある（例えば、特許文献１参照）。
【００１２】
【特許文献１】
特開２０００−１６３９６１号公報（第２８−２９頁、図３７）
【００１３】
【発明が解決しようとする課題】
本発明は上記従来の問題を解決するもので、逓倍後クロックと同期し、かつ、周波数と位相が基準クロックと一致した分周クロックを、外部からコントロールすることなく生成可能な同期クロック生成回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【００１５】
第１の解決手段として、本発明による同期クロック生成回路は、基準クロックを一定の逓倍数で逓倍するクロック逓倍回路と、前記基準クロックを遅延する遅延回路と、前記逓倍後クロックに基づいて前記遅延クロックのエッジを検出しエッジ検出信号を生成するエッジ検出回路と、前記エッジ検出信号に基づいて前記逓倍後クロックを分周して分周クロックを生成する分周器とを備えている。
【００１６】
上記構成によれば、基準クロックを遅延させてそのエッジを検出するエッジ検出回路で得られるエッジ検出信号を、逓倍後クロックの分周の際のリセット信号として利用しているため、従来必要とした外部からの初期化は不要であり、エッジが逓倍後クロックと同期し、かつ、周波数と位相が基準クロックと一致する分周クロックを得ることができる。
【００１７】
第２の解決手段として、本発明による同期クロック生成回路は、基準クロックを一定の逓倍数で逓倍するクロック逓倍回路と、前記基準クロックを遅延する遅延回路と、前記逓倍後クロックに基づいて前記遅延クロックのエッジを検出しエッジ検出信号を生成するエッジ検出回路と、前記遅延クロックと前記エッジ検出信号に基づいて前記クロック逓倍回路での逓倍数を検出し逓倍数信号を生成する逓倍数検出回路と、前記逓倍数信号に基づいて分周比を決定し前記エッジ検出信号に基づいて前記逓倍後クロックを分周して分周クロックを生成する可変分周器とを備えている。第１の解決手段との相違は、分周器が可変分周器とされているとともに、逓倍数検出回路を備えており、可変分周器では逓倍数信号に応じて分周比を制御する点である。
【００１８】
上記構成によれば、第１の解決手段と同様の作用に加えて、クロック逓倍回路が逓倍数可変のものであっても、常に基準クロックと同じ周波数の分周クロックの生成が行える。
【００１９】
上記において好ましい態様は、前記エッジ検出回路が、前記遅延回路による遅延クロックと前記クロック逓倍回路による逓倍後クロックを入力とし、前記遅延クロックのエッジが入力された後、前記逓倍後クロックに同期してエッジ検出信号を生成するように構成されていることである。
【００２０】
この構成によれば、クロック逓倍回路の位相ジッタや周期ジッタが大きくなっても、タイミングが保証されたエッジ検出信号を生成することができる。
【００２１】
上記において好ましい態様は、前記逓倍数検出回路が、前記遅延回路による遅延クロックと前記エッジ検出回路によるエッジ検出信号と前記クロック逓倍回路による逓倍後クロックとを入力とし、前記逓倍数信号を生成するように構成されていることである。また、前記遅延回路が、前記クロック逓倍回路におけるプラス側の位相ジッタとプラス側の周期ジッタとＤ型フリップフロップのセットアップ時間の合計よりも大きな遅延時間を有していることである。この構成によれば、クロック逓倍回路の逓倍数を正確に検出することができる。
【００２２】
以上のように、前記可変分周器は、前記クロック逓倍回路による逓倍後クロックと前記エッジ検出回路によるエッジ検出信号と前記逓倍数検出回路による前記逓倍数信号を入力とし、エッジが前記逓倍後クロックと同期し、かつ、周波数と位相が前記基準クロックと一致した分周クロックを生成する。
【００２３】
【発明の実施の形態】
以下、本発明にかかわる半導体集積回路における同期クロック生成回路の実施の形態について図面に基づいて詳細に説明する。
【００２４】
図１は本発明の実施の形態の半導体集積回路における同期クロック生成回路の構成を示すブロック図である。図１において、１５は同期クロック生成回路、１６は外部クロック入力端子、１７は外部クロック入力信号線、１８はクロック逓倍回路（ＰＬＬ）、１９は逓倍後クロック信号線、２０は逓倍後クロックＣＫＨで動作する半導体集積回路の内部ロジック、２１は分周回路、２２は分周回路２１の出力信号線、２３は外部クロック入力端子１６から入力される基準クロックＣＫ０と同じ周波数かつ同じ位相となるように分周回路２１によって分周された分周クロックＣＫ０′で動作させるべき内部ロジック、２４は内部ロジック２０と内部ロジック２３との間のデータ信号線、２５は内部ロジック２３からの出力信号線、２６は外部データ出力端子である。
【００２５】
以上のように構成された同期クロック生成回路１５について、簡単に信号の流れを述べる。
【００２６】
外部クロック入力端子１６から入力された基準クロックＣＫ０はＰＬＬ１８と分周回路２１に入力される。ＰＬＬ１８で逓倍されて生成された逓倍後クロックＣＫＨは内部ロジック２０と分周回路２１に入力される。分周回路２１では、基準クロックＣＫ０と逓倍後クロックＣＫＨを用いて、周波数と位相が基準クロックＣＫ０に同期し、かつ、クロックの立ち上がりタイミングが逓倍後クロックＣＫＨの立ち上がりエッジと一致した分周クロックＣＫ０′を生成する。分周クロックＣＫ０′は内部ロジック２３に入力される。
【００２７】
次に、分周回路２１の詳細を説明する。図２は分周回路２１の内部構成を示すブロック図である。図２において、２７はＰＬＬ１８におけるプラス側の位相ジッタとプラス側の周期ジッタとＤ型フリップフロップのセットアップ時間の合計よりも大きな遅延時間を有する遅延回路、２８は遅延回路２７の出力信号線、２９は遅延クロックＣＫＤの立ち上がりエッジを検出するためのエッジ検出回路、３０はエッジ検出回路２９の出力信号線、３１はＰＬＬ１８における逓倍数を検出するための逓倍数検出回路、３２は逓倍数検出回路３１の出力信号線、３３は可変分周器である。
【００２８】
以上のように構成された分周回路２１について、以下、動作の説明を行う。
【００２９】
遅延回路２７における遅延時間は、ＰＬＬ１８におけるプラス側の位相ジッタとプラス側の周期ジッタとＤ型フリップフロップのセットアップ時間の合計よりも大きくする必要がある。その理由については、エッジ検出回路２９の動作説明の際に説明する。遅延の実現手段は、半導体集積回路におけるゲート遅延と配線遅延を利用すれば、容易に実現できる。
【００３０】
遅延回路２７による遅延クロックＣＫＤはエッジ検出回路２９に入力される。エッジ検出回路２９にはＰＬＬ１８からの逓倍後クロックＣＫＨも入力されている。エッジ検出回路２９では、遅延クロックＣＫＤの立ち上がりエッジを検出するために、逓倍後クロックＣＫＨを用いて遅延クロックＣＫＤを取り込む。エッジ検出回路２９の詳細動作は後述するが、ここでは簡単に、遅延クロックＣＫＤの立ち上がりエッジが発生した次の逓倍後クロックＣＫＨの立ち上がりで、逓倍後クロックＣＫＨの１周期分だけ“Ｌ”レベル期間を発生するものと説明しておく。
【００３１】
エッジ検出回路２９で生成されたエッジ検出信号ＣＫＥは逓倍数検出回路３１に入力される。逓倍数検出回路３１には遅延クロックＣＫＤおよび逓倍後クロックＣＫＨも入力されている。逓倍数検出回路３１の詳細動作は後述するが、ここでは簡単に、ＰＬＬ１８における逓倍数を検出し、その逓倍数信号ＫＨを生成出力するものと述べておく。
【００３２】
逓倍数検出回路３１で生成された逓倍数信号ＫＨは可変分周器３３に入力される。可変分周器３３にはエッジ検出信号ＣＫＥと逓倍後クロックＣＫＨも入力されている。可変分周器３３は逓倍後クロックＣＫＨで動作しており、出力するクロックの変化点は入力されるエッジ検出信号ＣＫＥをもとに生成する。生成された分周クロックＣＫ０′は信号線２２を介して出力される。
【００３３】
以下、エッジ検出回路２９、逓倍数検出回路３１、可変分周器３３の詳しい構成を順次説明する。
【００３４】
まず、エッジ検出回路２９の詳細を図３に基づいて説明する。図３（ａ）はエッジ検出回路２９の内部の詳細を示すブロック図である。図３（ａ）において、３４，３８はＤ型フリップフロップ（Ｄ‐ＦＦ）、３５はＤ‐ＦＦ３４の出力信号線、３６は論理否定を生成するインバータ、３７はインバータ３６の出力信号線、３９はＤ‐ＦＦ３８の出力信号線、４０は論理和回路である。
【００３５】
Ｄ‐ＦＦ３４では、逓倍後クロックＣＫＨを用いて遅延クロックＣＫＤを取り込む。逓倍後クロックＣＫＨは、図３（ｂ）のタイミングチャートで示すようにジッタ（３重線部分）を含んでいるので、タイミングエラーを起こさないように基準クロックＣＫ０を取り込むには、ジッタ分だけ基準クロックＣＫ０を後ろにずらす必要がある。さらに、Ｄ‐ＦＦにはセットアップタイムが存在するため、その分も基準クロックＣＫ０を後ろにずらす必要がある。その遅延を遅延回路２７で実現する。
【００３６】
Ｄ‐ＦＦ３４は、逓倍後クロックＣＫＨをタイミングクロックとして遅延クロックＣＫＤを取り込む。Ｄ‐ＦＦ３４の出力がインバータ３６で反転されて信号Ｓａとなり、論理和回路４０に入力される。Ｄ‐ＦＦ３８は、逓倍後クロックＣＫＨをタイミングクロックとしてＤ‐ＦＦ３４の出力を取り込み、信号Ｓｂとして論理和回路４０に入力する。論理和回路４０は、信号Ｓａと信号Ｓｂの論理和をとって、エッジ検出信号ＣＫＥを生成出力する。このエッジ検出信号ＣＫＥは、遅延クロックＣＫＤの立ち上がりエッジが発生した次の逓倍後クロックＣＫＨの立ち上がりで、逓倍後クロックＣＫＨの１周期分だけの“Ｌ”レベル期間を発生するものとなっている。
【００３７】
次に、逓倍数検出回路３１の詳細を図４に基づいて説明する。図４（ａ）は逓倍数検出回路３１の内部の詳細を示すブロック図である。図４（ａ）において、４１はカウンタ、４２はカウンタ４１の出力信号線、４３はレジスタ、４４はレジスタ４３の出力信号線、４５は信号線４４の値に「２」を加算する加算器である。図４（ｂ）のタイミングチャートは、ＰＬＬ１８が４逓倍動作を行っている際の逓倍数検出回路３１の内部における主要な箇所の波形である。
【００３８】
カウンタ４１は、逓倍後クロックＣＫＨを動作クロックとし、エッジ検出信号ＣＫＥをロウアクティブリセットとする。カウンタ４１によるカウント出力Ｓｃはレジスタ４３に入力され、レジスタ４３は遅延クロックＣＫＤをクロックとしてカウント出力Ｓｃを取り込む。このとき、逓倍後クロックＣＫＨの立ち上がりエッジよりも遅延クロックＣＫＤの立ち上がりエッジの方が遅いため、結果としてレジスタ４３に取り込まれる値は遅延クロックＣＫＤの“Ｌ”レベルが現れる前におけるカウント出力Ｓｃの値が取り込まれる。よって、レジスタ４３の出力値Ｓｄは一定に保たれる。
【００３９】
ところで、レジスタ４３の出力値Ｓｄは、常にＰＬＬ１８における逓倍数から「２」を引いた値であることが分かる。レジスタ４３の出力値Ｓｄは、加算器４５に入力されて「２」を加算され、結果として、加算器４５から出力される逓倍数信号ＫＨの値は、ＰＬＬ１８における逓倍数と一致する。ここでの例では、「４」となる。
【００４０】
次に、可変分周器３３の詳細を図５に基づいて説明する。図５は可変分周器３３の内部の詳細を示すブロック図である。図５において、４６は２分周器、４７は２分周器４６の出力信号線、４８は４分周器、４９は４分周器４８の出力信号線、５０は６分周器、５１は６分周器５０の出力信号線、５２は各分周器４６，４８，５０の出力を選択するセレクタである。
【００４１】
エッジ検出回路２９からのエッジ検出信号ＣＫＥは各分周器４６，４８，５０に入力されている。逓倍後クロックＣＫＨも各分周器４６，４８，５０に入力されている。
【００４２】
図６は各分周器４６，４８，５０の内部構成を示す。それぞれの分周器は逓倍後クロックＣＫＨで動作し、エッジ検出信号ＣＫＥを内部の回路の初期化に使用しているため、外部から初期化動作を行う必要が無く、出力する分周クロックはエッジ検出信号ＣＫＥの変化点に対して常に一定の位相を持ったクロックを出力する。各分周器４６，４８，５０の出力はセレクタ５２に入力される。セレクタ５２には逓倍数信号ＫＨも入力されている。セレクタ５２は、逓倍数信号ＫＨをもとに、逓倍数と同じ分周比を持つ分周器の値を選択して出力する。
【００４３】
例えば、ＰＬＬ１８によって基準クロックＣＫ０を４逓倍している場合、セレクタ５２には逓倍数信号ＫＨとして「４」という値が入力される。セレクタ５２は、前述のとおり、逓倍数と同じだけの分周比を持つ分周器の信号を出力するので、４分周器４８を選択することになる。セレクタ５２によって選択された分周クロックＣＫ０′は分周回路２１から出力されることになる。
【００４４】
図７は図３、図４、図５の回路構成をまとめた図である。
【００４５】
以上のように、本発明の実施の形態の同期クロック生成回路１５における分周回路２１は、遅延回路２７とエッジ検出回路２９と逓倍数検出回路３１と可変分周器３３を備えることによって、立ち上がりエッジが逓倍後クロックＣＫＨと同期しており、かつ、周波数と位相は基準クロックＣＫ０と揃っている分周クロックＣＫ０′を、外部からコントロール（リセット）することなく出力することができる。
【００４６】
【発明の効果】
本発明によれば、基準クロックの遅延信号のエッジ検出信号を逓倍後クロックの分周の際のリセット信号として利用するので、従来必要とした外部からの初期化は不要であり、逓倍後クロックと同期し、かつ、周波数と位相が基準クロックと一致する分周クロックを得ることができる。
【００４７】
さらに、クロック逓倍回路が逓倍数可変のものであっても、また、クロック逓倍回路の位相ジッタや周期ジッタが大きくなっても、逓倍後クロックと同期し、かつ、周波数と位相が基準クロックと一致した分周クロックを生成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体集積回路における同期クロック生成回路の構成を示すブロック図
【図２】本発明の実施の形態の同期クロック生成回路における分周回路の内部構成を示すブロック図
【図３】（ａ）は本発明の実施の形態の同期クロック生成回路におけるエッジ検出回路の内部の詳細を示すブロック図、（ｂ）はエッジ検出回路の動作を説明するタイミングチャート
【図４】（ａ）は本発明の実施の形態の同期クロック生成回路における逓倍数検出回路の内部の詳細を示すブロック図、（ｂ）は逓倍数検出回路の動作を説明するタイミングチャート
【図５】本発明の実施の形態の同期クロック生成回路における可変分周器の内部の詳細を示すブロック図
【図６】本発明の実施の形態の同期クロック生成回路における可変分周器の内部の複数の分周器の詳細を示すブロック図
【図７】図３、図４、図５の回路構成をまとめて示すブロック図
【図８】従来の同期クロック生成回路の構成を示すブロック図
【符号の説明】
１５ 同期クロック生成回路
１６ 外部クロック入力端子
１８ クロック逓倍回路（ＰＬＬ）
２０，２３ 内部ロジック
２１ 分周回路
２７ 遅延回路
２９ エッジ検出回路
３１ 逓倍数検出回路
３３ 可変分周器
３４，３８ Ｄ型フリップフロップ
３６ インバータ
４０ 論理和回路
４１ カウンタ
４３ レジスタ
４５ 加算器
４６ ２分周器
４８ ４分周器
５０ ６分周器
５２ セレクタ
ＣＫ０ 基準クロック
ＣＫＤ 遅延クロック
ＣＫＨ 逓倍後クロック
ＣＫＥ エッジ検出信号
ＫＨ 逓倍数信号
ＣＫ０′ 分周クロック
【発明の属する技術分野】
本発明は、半導体集積回路における同期クロック生成回路に関する。
【０００２】
【従来の技術】
半導体集積回路の内部にクロック逓倍回路（ＰＬＬ）を備え、基準クロックをＰＬＬで逓倍したクロックと前記基準クロックとの両方をＬＳＩ内部で使用するように構成された同期クロック生成回路がある。この同期クロック生成回路においては、ＰＬＬの位相ジッタや周期ジッタが大きくなると、基準クロックで動作しているフリップフロップと逓倍後クロックで動作しているフリップフロップとの間でのデータの受け渡し箇所において、タイミングの保証がむずかしいものとなる。そのため、従来では、逓倍後クロックを分周し、基準クロックと同一周波数のクロックを生成していた。
【０００３】
以下、従来の同期クロック生成回路について説明する。
【０００４】
図８は、従来のＰＬＬと分周回路を内蔵する同期クロック生成回路を示す。図８において、１は同期クロック生成回路、２は外部クロック入力端子、３は外部クロック入力信号線、４はクロック逓倍回路（ＰＬＬ）、５は逓倍後クロック信号線、６は逓倍後クロックＣＫＨで動作する半導体集積回路の内部ロジック、７は外部リセット入力端子、８は外部リセット入力信号線、９はＰＬＬ４からの逓倍後クロックＣＫＨを外部クロック入力端子２から入力される基準クロックＣＫ０と同じ周波数になるように分周する分周回路、１０は分周回路９のクロック出力信号線、１１は基準クロックＣＫ０と同じ周波数になるように分周回路９によって分周された分周クロックＣＫ０′で動作する半導体集積回路の内部ロジック、１２は内部ロジック６と内部ロジック１１との間のデータ信号線、１３は内部ロジック１１の出力信号線、１４は外部データ出力端子である。
【０００５】
基準クロックＣＫ０が外部クロック入力端子２からＰＬＬ４に入力されると、ＰＬＬ４は、基準クロックＣＫ０を一定の逓倍数で逓倍し、逓倍後クロックＣＫＨを内部ロジック６と分周回路９に入力する。分周回路９では、ＰＬＬ４から出力された逓倍後クロックＣＫＨをもとに、基準クロックＣＫ０と同じ周波数の分周クロックＣＫ０′を生成する。分周回路９による分周クロックＣＫ０′は内部ロジック１１に供給される。内部ロジック１１は、基準クロックＣＫ０と同じ周波数で動作する。内部ロジック６と内部ロジック１１とは、データ信号線１２を介してデータの受け渡しが行われている。
【０００６】
ＰＬＬ４による逓倍後クロックＣＫＨを分周回路９で分周し、基準クロックＣＫ０と同じ周波数の分周クロックＣＫ０′を作ることにより、ＰＬＬ４の位相ジッタと周期ジッタが大きくなっても、内部ロジック６と内部ロジック１１間のデータ受け渡しタイミングには影響が出ない。
【０００７】
この場合、分周回路９は必ず外部から初期化を行う必要がある。この初期化は、外部リセット入力端子７から入力されるリセット信号によって行う。
【０００８】
しかし、上記の同期クロック生成回路１では、分周回路９による分周クロックＣＫ０′を基準クロックＣＫ０と同位相にする必要があり、非常にシビアなタイミングで初期化をかけなければならない。そのためには、高精度なリセット信号生成回路を実装する必要があり、コスト上不利になる。
【０００９】
また、逓倍後クロックＣＫＨの周波数が数百ＭＨｚと高速になった場合、リセット信号生成回路の特性のばらつきにより、意図したタイミングで初期化を行うことが非常にむずかしくなる。
【００１０】
さらに、分周回路９はＰＬＬ４の逓倍数が一定であることを前提としているため、ＰＬＬ４の逓倍数を変更する回路構成の場合は、基準クロックＣＫ０と同じ周波数の分周クロックＣＫ０′の生成が行えない。
【００１１】
一方、従来、周波数決定回路及び微調整回路を用いることで外部クロックに同期した内部クロックを生成する同期クロック生成回路もある（例えば、特許文献１参照）。
【００１２】
【特許文献１】
特開２０００−１６３９６１号公報（第２８−２９頁、図３７）
【００１３】
【発明が解決しようとする課題】
本発明は上記従来の問題を解決するもので、逓倍後クロックと同期し、かつ、周波数と位相が基準クロックと一致した分周クロックを、外部からコントロールすることなく生成可能な同期クロック生成回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【００１５】
第１の解決手段として、本発明による同期クロック生成回路は、基準クロックを一定の逓倍数で逓倍するクロック逓倍回路と、前記基準クロックを遅延する遅延回路と、前記逓倍後クロックに基づいて前記遅延クロックのエッジを検出しエッジ検出信号を生成するエッジ検出回路と、前記エッジ検出信号に基づいて前記逓倍後クロックを分周して分周クロックを生成する分周器とを備えている。
【００１６】
上記構成によれば、基準クロックを遅延させてそのエッジを検出するエッジ検出回路で得られるエッジ検出信号を、逓倍後クロックの分周の際のリセット信号として利用しているため、従来必要とした外部からの初期化は不要であり、エッジが逓倍後クロックと同期し、かつ、周波数と位相が基準クロックと一致する分周クロックを得ることができる。
【００１７】
第２の解決手段として、本発明による同期クロック生成回路は、基準クロックを一定の逓倍数で逓倍するクロック逓倍回路と、前記基準クロックを遅延する遅延回路と、前記逓倍後クロックに基づいて前記遅延クロックのエッジを検出しエッジ検出信号を生成するエッジ検出回路と、前記遅延クロックと前記エッジ検出信号に基づいて前記クロック逓倍回路での逓倍数を検出し逓倍数信号を生成する逓倍数検出回路と、前記逓倍数信号に基づいて分周比を決定し前記エッジ検出信号に基づいて前記逓倍後クロックを分周して分周クロックを生成する可変分周器とを備えている。第１の解決手段との相違は、分周器が可変分周器とされているとともに、逓倍数検出回路を備えており、可変分周器では逓倍数信号に応じて分周比を制御する点である。
【００１８】
上記構成によれば、第１の解決手段と同様の作用に加えて、クロック逓倍回路が逓倍数可変のものであっても、常に基準クロックと同じ周波数の分周クロックの生成が行える。
【００１９】
上記において好ましい態様は、前記エッジ検出回路が、前記遅延回路による遅延クロックと前記クロック逓倍回路による逓倍後クロックを入力とし、前記遅延クロックのエッジが入力された後、前記逓倍後クロックに同期してエッジ検出信号を生成するように構成されていることである。
【００２０】
この構成によれば、クロック逓倍回路の位相ジッタや周期ジッタが大きくなっても、タイミングが保証されたエッジ検出信号を生成することができる。
【００２１】
上記において好ましい態様は、前記逓倍数検出回路が、前記遅延回路による遅延クロックと前記エッジ検出回路によるエッジ検出信号と前記クロック逓倍回路による逓倍後クロックとを入力とし、前記逓倍数信号を生成するように構成されていることである。また、前記遅延回路が、前記クロック逓倍回路におけるプラス側の位相ジッタとプラス側の周期ジッタとＤ型フリップフロップのセットアップ時間の合計よりも大きな遅延時間を有していることである。この構成によれば、クロック逓倍回路の逓倍数を正確に検出することができる。
【００２２】
以上のように、前記可変分周器は、前記クロック逓倍回路による逓倍後クロックと前記エッジ検出回路によるエッジ検出信号と前記逓倍数検出回路による前記逓倍数信号を入力とし、エッジが前記逓倍後クロックと同期し、かつ、周波数と位相が前記基準クロックと一致した分周クロックを生成する。
【００２３】
【発明の実施の形態】
以下、本発明にかかわる半導体集積回路における同期クロック生成回路の実施の形態について図面に基づいて詳細に説明する。
【００２４】
図１は本発明の実施の形態の半導体集積回路における同期クロック生成回路の構成を示すブロック図である。図１において、１５は同期クロック生成回路、１６は外部クロック入力端子、１７は外部クロック入力信号線、１８はクロック逓倍回路（ＰＬＬ）、１９は逓倍後クロック信号線、２０は逓倍後クロックＣＫＨで動作する半導体集積回路の内部ロジック、２１は分周回路、２２は分周回路２１の出力信号線、２３は外部クロック入力端子１６から入力される基準クロックＣＫ０と同じ周波数かつ同じ位相となるように分周回路２１によって分周された分周クロックＣＫ０′で動作させるべき内部ロジック、２４は内部ロジック２０と内部ロジック２３との間のデータ信号線、２５は内部ロジック２３からの出力信号線、２６は外部データ出力端子である。
【００２５】
以上のように構成された同期クロック生成回路１５について、簡単に信号の流れを述べる。
【００２６】
外部クロック入力端子１６から入力された基準クロックＣＫ０はＰＬＬ１８と分周回路２１に入力される。ＰＬＬ１８で逓倍されて生成された逓倍後クロックＣＫＨは内部ロジック２０と分周回路２１に入力される。分周回路２１では、基準クロックＣＫ０と逓倍後クロックＣＫＨを用いて、周波数と位相が基準クロックＣＫ０に同期し、かつ、クロックの立ち上がりタイミングが逓倍後クロックＣＫＨの立ち上がりエッジと一致した分周クロックＣＫ０′を生成する。分周クロックＣＫ０′は内部ロジック２３に入力される。
【００２７】
次に、分周回路２１の詳細を説明する。図２は分周回路２１の内部構成を示すブロック図である。図２において、２７はＰＬＬ１８におけるプラス側の位相ジッタとプラス側の周期ジッタとＤ型フリップフロップのセットアップ時間の合計よりも大きな遅延時間を有する遅延回路、２８は遅延回路２７の出力信号線、２９は遅延クロックＣＫＤの立ち上がりエッジを検出するためのエッジ検出回路、３０はエッジ検出回路２９の出力信号線、３１はＰＬＬ１８における逓倍数を検出するための逓倍数検出回路、３２は逓倍数検出回路３１の出力信号線、３３は可変分周器である。
【００２８】
以上のように構成された分周回路２１について、以下、動作の説明を行う。
【００２９】
遅延回路２７における遅延時間は、ＰＬＬ１８におけるプラス側の位相ジッタとプラス側の周期ジッタとＤ型フリップフロップのセットアップ時間の合計よりも大きくする必要がある。その理由については、エッジ検出回路２９の動作説明の際に説明する。遅延の実現手段は、半導体集積回路におけるゲート遅延と配線遅延を利用すれば、容易に実現できる。
【００３０】
遅延回路２７による遅延クロックＣＫＤはエッジ検出回路２９に入力される。エッジ検出回路２９にはＰＬＬ１８からの逓倍後クロックＣＫＨも入力されている。エッジ検出回路２９では、遅延クロックＣＫＤの立ち上がりエッジを検出するために、逓倍後クロックＣＫＨを用いて遅延クロックＣＫＤを取り込む。エッジ検出回路２９の詳細動作は後述するが、ここでは簡単に、遅延クロックＣＫＤの立ち上がりエッジが発生した次の逓倍後クロックＣＫＨの立ち上がりで、逓倍後クロックＣＫＨの１周期分だけ“Ｌ”レベル期間を発生するものと説明しておく。
【００３１】
エッジ検出回路２９で生成されたエッジ検出信号ＣＫＥは逓倍数検出回路３１に入力される。逓倍数検出回路３１には遅延クロックＣＫＤおよび逓倍後クロックＣＫＨも入力されている。逓倍数検出回路３１の詳細動作は後述するが、ここでは簡単に、ＰＬＬ１８における逓倍数を検出し、その逓倍数信号ＫＨを生成出力するものと述べておく。
【００３２】
逓倍数検出回路３１で生成された逓倍数信号ＫＨは可変分周器３３に入力される。可変分周器３３にはエッジ検出信号ＣＫＥと逓倍後クロックＣＫＨも入力されている。可変分周器３３は逓倍後クロックＣＫＨで動作しており、出力するクロックの変化点は入力されるエッジ検出信号ＣＫＥをもとに生成する。生成された分周クロックＣＫ０′は信号線２２を介して出力される。
【００３３】
以下、エッジ検出回路２９、逓倍数検出回路３１、可変分周器３３の詳しい構成を順次説明する。
【００３４】
まず、エッジ検出回路２９の詳細を図３に基づいて説明する。図３（ａ）はエッジ検出回路２９の内部の詳細を示すブロック図である。図３（ａ）において、３４，３８はＤ型フリップフロップ（Ｄ‐ＦＦ）、３５はＤ‐ＦＦ３４の出力信号線、３６は論理否定を生成するインバータ、３７はインバータ３６の出力信号線、３９はＤ‐ＦＦ３８の出力信号線、４０は論理和回路である。
【００３５】
Ｄ‐ＦＦ３４では、逓倍後クロックＣＫＨを用いて遅延クロックＣＫＤを取り込む。逓倍後クロックＣＫＨは、図３（ｂ）のタイミングチャートで示すようにジッタ（３重線部分）を含んでいるので、タイミングエラーを起こさないように基準クロックＣＫ０を取り込むには、ジッタ分だけ基準クロックＣＫ０を後ろにずらす必要がある。さらに、Ｄ‐ＦＦにはセットアップタイムが存在するため、その分も基準クロックＣＫ０を後ろにずらす必要がある。その遅延を遅延回路２７で実現する。
【００３６】
Ｄ‐ＦＦ３４は、逓倍後クロックＣＫＨをタイミングクロックとして遅延クロックＣＫＤを取り込む。Ｄ‐ＦＦ３４の出力がインバータ３６で反転されて信号Ｓａとなり、論理和回路４０に入力される。Ｄ‐ＦＦ３８は、逓倍後クロックＣＫＨをタイミングクロックとしてＤ‐ＦＦ３４の出力を取り込み、信号Ｓｂとして論理和回路４０に入力する。論理和回路４０は、信号Ｓａと信号Ｓｂの論理和をとって、エッジ検出信号ＣＫＥを生成出力する。このエッジ検出信号ＣＫＥは、遅延クロックＣＫＤの立ち上がりエッジが発生した次の逓倍後クロックＣＫＨの立ち上がりで、逓倍後クロックＣＫＨの１周期分だけの“Ｌ”レベル期間を発生するものとなっている。
【００３７】
次に、逓倍数検出回路３１の詳細を図４に基づいて説明する。図４（ａ）は逓倍数検出回路３１の内部の詳細を示すブロック図である。図４（ａ）において、４１はカウンタ、４２はカウンタ４１の出力信号線、４３はレジスタ、４４はレジスタ４３の出力信号線、４５は信号線４４の値に「２」を加算する加算器である。図４（ｂ）のタイミングチャートは、ＰＬＬ１８が４逓倍動作を行っている際の逓倍数検出回路３１の内部における主要な箇所の波形である。
【００３８】
カウンタ４１は、逓倍後クロックＣＫＨを動作クロックとし、エッジ検出信号ＣＫＥをロウアクティブリセットとする。カウンタ４１によるカウント出力Ｓｃはレジスタ４３に入力され、レジスタ４３は遅延クロックＣＫＤをクロックとしてカウント出力Ｓｃを取り込む。このとき、逓倍後クロックＣＫＨの立ち上がりエッジよりも遅延クロックＣＫＤの立ち上がりエッジの方が遅いため、結果としてレジスタ４３に取り込まれる値は遅延クロックＣＫＤの“Ｌ”レベルが現れる前におけるカウント出力Ｓｃの値が取り込まれる。よって、レジスタ４３の出力値Ｓｄは一定に保たれる。
【００３９】
ところで、レジスタ４３の出力値Ｓｄは、常にＰＬＬ１８における逓倍数から「２」を引いた値であることが分かる。レジスタ４３の出力値Ｓｄは、加算器４５に入力されて「２」を加算され、結果として、加算器４５から出力される逓倍数信号ＫＨの値は、ＰＬＬ１８における逓倍数と一致する。ここでの例では、「４」となる。
【００４０】
次に、可変分周器３３の詳細を図５に基づいて説明する。図５は可変分周器３３の内部の詳細を示すブロック図である。図５において、４６は２分周器、４７は２分周器４６の出力信号線、４８は４分周器、４９は４分周器４８の出力信号線、５０は６分周器、５１は６分周器５０の出力信号線、５２は各分周器４６，４８，５０の出力を選択するセレクタである。
【００４１】
エッジ検出回路２９からのエッジ検出信号ＣＫＥは各分周器４６，４８，５０に入力されている。逓倍後クロックＣＫＨも各分周器４６，４８，５０に入力されている。
【００４２】
図６は各分周器４６，４８，５０の内部構成を示す。それぞれの分周器は逓倍後クロックＣＫＨで動作し、エッジ検出信号ＣＫＥを内部の回路の初期化に使用しているため、外部から初期化動作を行う必要が無く、出力する分周クロックはエッジ検出信号ＣＫＥの変化点に対して常に一定の位相を持ったクロックを出力する。各分周器４６，４８，５０の出力はセレクタ５２に入力される。セレクタ５２には逓倍数信号ＫＨも入力されている。セレクタ５２は、逓倍数信号ＫＨをもとに、逓倍数と同じ分周比を持つ分周器の値を選択して出力する。
【００４３】
例えば、ＰＬＬ１８によって基準クロックＣＫ０を４逓倍している場合、セレクタ５２には逓倍数信号ＫＨとして「４」という値が入力される。セレクタ５２は、前述のとおり、逓倍数と同じだけの分周比を持つ分周器の信号を出力するので、４分周器４８を選択することになる。セレクタ５２によって選択された分周クロックＣＫ０′は分周回路２１から出力されることになる。
【００４４】
図７は図３、図４、図５の回路構成をまとめた図である。
【００４５】
以上のように、本発明の実施の形態の同期クロック生成回路１５における分周回路２１は、遅延回路２７とエッジ検出回路２９と逓倍数検出回路３１と可変分周器３３を備えることによって、立ち上がりエッジが逓倍後クロックＣＫＨと同期しており、かつ、周波数と位相は基準クロックＣＫ０と揃っている分周クロックＣＫ０′を、外部からコントロール（リセット）することなく出力することができる。
【００４６】
【発明の効果】
本発明によれば、基準クロックの遅延信号のエッジ検出信号を逓倍後クロックの分周の際のリセット信号として利用するので、従来必要とした外部からの初期化は不要であり、逓倍後クロックと同期し、かつ、周波数と位相が基準クロックと一致する分周クロックを得ることができる。
【００４７】
さらに、クロック逓倍回路が逓倍数可変のものであっても、また、クロック逓倍回路の位相ジッタや周期ジッタが大きくなっても、逓倍後クロックと同期し、かつ、周波数と位相が基準クロックと一致した分周クロックを生成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体集積回路における同期クロック生成回路の構成を示すブロック図
【図２】本発明の実施の形態の同期クロック生成回路における分周回路の内部構成を示すブロック図
【図３】（ａ）は本発明の実施の形態の同期クロック生成回路におけるエッジ検出回路の内部の詳細を示すブロック図、（ｂ）はエッジ検出回路の動作を説明するタイミングチャート
【図４】（ａ）は本発明の実施の形態の同期クロック生成回路における逓倍数検出回路の内部の詳細を示すブロック図、（ｂ）は逓倍数検出回路の動作を説明するタイミングチャート
【図５】本発明の実施の形態の同期クロック生成回路における可変分周器の内部の詳細を示すブロック図
【図６】本発明の実施の形態の同期クロック生成回路における可変分周器の内部の複数の分周器の詳細を示すブロック図
【図７】図３、図４、図５の回路構成をまとめて示すブロック図
【図８】従来の同期クロック生成回路の構成を示すブロック図
【符号の説明】
１５ 同期クロック生成回路
１６ 外部クロック入力端子
１８ クロック逓倍回路（ＰＬＬ）
２０，２３ 内部ロジック
２１ 分周回路
２７ 遅延回路
２９ エッジ検出回路
３１ 逓倍数検出回路
３３ 可変分周器
３４，３８ Ｄ型フリップフロップ
３６ インバータ
４０ 論理和回路
４１ カウンタ
４３ レジスタ
４５ 加算器
４６ ２分周器
４８ ４分周器
５０ ６分周器
５２ セレクタ
ＣＫ０ 基準クロック
ＣＫＤ 遅延クロック
ＣＫＨ 逓倍後クロック
ＣＫＥ エッジ検出信号
ＫＨ 逓倍数信号
ＣＫ０′ 分周クロック
Claims (6)
- 基準クロックを一定の逓倍数で逓倍するクロック逓倍回路と、
前記基準クロックを遅延する遅延回路と、
前記逓倍後クロックに基づいて前記遅延クロックのエッジを検出しエッジ検出信号を生成するエッジ検出回路と、
前記エッジ検出信号に基づいて前記逓倍後クロックを分周して分周クロックを生成する分周器とを備えている同期クロック生成回路。 - 基準クロックを一定の逓倍数で逓倍するクロック逓倍回路と、
前記基準クロックを遅延する遅延回路と、
前記逓倍後クロックに基づいて前記遅延クロックのエッジを検出しエッジ検出信号を生成するエッジ検出回路と、
前記遅延クロックと前記エッジ検出信号に基づいて前記クロック逓倍回路での逓倍数を検出し逓倍数信号を生成する逓倍数検出回路と、
前記逓倍数信号に基づいて分周比を決定し前記エッジ検出信号に基づいて前記逓倍後クロックを分周して分周クロックを生成する可変分周器とを備えている同期クロック生成回路。 - 前記エッジ検出回路は、前記遅延回路による遅延クロックと前記クロック逓倍回路による逓倍後クロックを入力とし、前記遅延クロックのエッジが入力された後、前記逓倍後クロックに同期してエッジ検出信号を生成する請求項１または請求項２に記載の同期クロック生成回路。
- 前記逓倍数検出回路は、前記遅延回路による遅延クロックと前記エッジ検出回路によるエッジ検出信号と前記クロック逓倍回路による逓倍後クロックとを入力とし、前記逓倍数信号を生成する請求項２または請求項３に記載の同期クロック生成回路。
- 前記遅延回路は、前記クロック逓倍回路におけるプラス側の位相ジッタとプラス側の周期ジッタとＤ型フリップフロップのセットアップ時間の合計よりも大きな遅延時間を有している請求項２から請求項４までのいずれかに記載の同期クロック生成回路。
- 前記可変分周器は、前記クロック逓倍回路による逓倍後クロックと前記エッジ検出回路によるエッジ検出信号と前記逓倍数検出回路による前記逓倍数信号を入力とし、エッジが前記逓倍後クロックと同期し、かつ、周波数と位相が前記基準クロックと一致した分周クロックを生成する請求項２から請求項５までのいずれかに記載の同期クロック生成回路。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097522A (ja) * | 2006-10-16 | 2008-04-24 | Oki Electric Ind Co Ltd | 半導体集積回路 |
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-
2002
- 2002-12-16 JP JP2002363525A patent/JP2004199135A/ja active Pending
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