JPH11355107A - 高周波数クロック発生用回路 - Google Patents
高周波数クロック発生用回路Info
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- JPH11355107A JPH11355107A JP10160727A JP16072798A JPH11355107A JP H11355107 A JPH11355107 A JP H11355107A JP 10160727 A JP10160727 A JP 10160727A JP 16072798 A JP16072798 A JP 16072798A JP H11355107 A JPH11355107 A JP H11355107A
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Abstract
(57)【要約】
【課題】 外部クロック周波数より速い周波数で動作さ
せるためにはＰＬＬ回路を使う必要があるが、この回路
は、多数の要素を含むため規模が大きくなる。また、チ
ップ面積も増大する。また、構成が複雑なため回路の最
適化設計が困難で、汎用性が小さい。また、高電圧と低
電圧の持続時間の比を制御するのは困難でる。 【解決手段】 信号の動作を数倍にするために、外部
からのクロック信号と、その遅延信号との排他的論理和
をとることにより、動作周波数を２倍にする。 上記の回路を直、並列につなげることで所望のてい
倍数を得る。 上記の回路からの出力をＬＰＦに通した後、一定電
圧と比較することにより、高電圧と低電圧の持続時間の
比の制御をなす。
せるためにはＰＬＬ回路を使う必要があるが、この回路
は、多数の要素を含むため規模が大きくなる。また、チ
ップ面積も増大する。また、構成が複雑なため回路の最
適化設計が困難で、汎用性が小さい。また、高電圧と低
電圧の持続時間の比を制御するのは困難でる。 【解決手段】 信号の動作を数倍にするために、外部
からのクロック信号と、その遅延信号との排他的論理和
をとることにより、動作周波数を２倍にする。 上記の回路を直、並列につなげることで所望のてい
倍数を得る。 上記の回路からの出力をＬＰＦに通した後、一定電
圧と比較することにより、高電圧と低電圧の持続時間の
比の制御をなす。
Description
【０００１】
【発明の属する技術分野】本発明は、外部クロック周波
数より速い周波数で動作させる回路及び高電圧と低電圧
の持続時間の比を制御可能な回路に関し、特にそのため
の半導体集積回路に関する。
数より速い周波数で動作させる回路及び高電圧と低電圧
の持続時間の比を制御可能な回路に関し、特にそのため
の半導体集積回路に関する。
【０００２】
【従来の技術】従来、外部クロック周波数より速い周波
数で動作させるにはＰＬＬ（フェーズロックループ、ｐ
ｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）回路を使う必要が
あった。このＰＬＬ回路は、位相比較器、チャージポン
プ回路、ローパスフィルタ、ＶＣＯ（電圧制御発振器）
回路、分周回路を含んでいる。
数で動作させるにはＰＬＬ（フェーズロックループ、ｐ
ｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）回路を使う必要が
あった。このＰＬＬ回路は、位相比較器、チャージポン
プ回路、ローパスフィルタ、ＶＣＯ（電圧制御発振器）
回路、分周回路を含んでいる。
【０００３】
【発明が解決しようとする課題】しかしながらこのよう
な回路、特に半導体集積回路においては、構成要素が多
いだけにその規模が大きくなり、チップ面積が増大す
る。また、回路が複雑なため回路の最適化の設計が困難
であり、汎用性も少ない。また、高電圧と低電圧の持続
時間の比を所望の値に制御するのは困難である。このた
め、近年の回路、特に半導体集積回路への体積、重量等
への強い小型軽量化の要望に対しては、必ずしも充分に
は応えられなくなっている。
な回路、特に半導体集積回路においては、構成要素が多
いだけにその規模が大きくなり、チップ面積が増大す
る。また、回路が複雑なため回路の最適化の設計が困難
であり、汎用性も少ない。また、高電圧と低電圧の持続
時間の比を所望の値に制御するのは困難である。このた
め、近年の回路、特に半導体集積回路への体積、重量等
への強い小型軽量化の要望に対しては、必ずしも充分に
は応えられなくなっている。
【０００４】
【課題を解決するための手段】本発明は以上の課題を解
決することを目的としてなされたものであり、信号の動
作をｎ倍、例えば２倍にするために、当該信号とその信
号の遅延信号との排他的論理和をとることにより動作周
波数を２倍になるようにし、さらに遅延回路の個数に工
夫をこらしたり、遅延回路を並列に使用したり、分周回
路を使用したり、更には遅延を制御する回路で高電圧と
低電圧の持続時間の比を制御したものである。具体的に
は、以下の構成としている。
決することを目的としてなされたものであり、信号の動
作をｎ倍、例えば２倍にするために、当該信号とその信
号の遅延信号との排他的論理和をとることにより動作周
波数を２倍になるようにし、さらに遅延回路の個数に工
夫をこらしたり、遅延回路を並列に使用したり、分周回
路を使用したり、更には遅延を制御する回路で高電圧と
低電圧の持続時間の比を制御したものである。具体的に
は、以下の構成としている。
【０００５】請求項１記載の発明においては、外部から
入力されるクロック信号を２つに分割する分割回路と、
分割回路にて分割された１のクロック信号を１／ｎ（こ
こに、ｎは整数）周期遅延させて出力する遅延回路と、
分割回路にて分割された他の１のクロック信号と遅延回
路からの出力のクロック信号とを入力されて、両信号の
排他的論理和を出力する排他的論理和回路とを有してい
ることを特徴としている。
入力されるクロック信号を２つに分割する分割回路と、
分割回路にて分割された１のクロック信号を１／ｎ（こ
こに、ｎは整数）周期遅延させて出力する遅延回路と、
分割回路にて分割された他の１のクロック信号と遅延回
路からの出力のクロック信号とを入力されて、両信号の
排他的論理和を出力する排他的論理和回路とを有してい
ることを特徴としている。
【０００６】上記構成により、以下の作用がなされる。
分割回路（含む、単なる分岐）は、外部から入力される
クロック信号を２つに分割する。遅延回路は、分割回路
にて分割された１のクロック信号を１／ｎ（ここに、ｎ
は整数）周期遅延させて出力する。排他的論理和回路
は、分割回路にて分割された他の１のクロック信号と、
前記遅延回路からの出力のクロック信号とを入力され
て、両信号の排他的論理和を出力する。
分割回路（含む、単なる分岐）は、外部から入力される
クロック信号を２つに分割する。遅延回路は、分割回路
にて分割された１のクロック信号を１／ｎ（ここに、ｎ
は整数）周期遅延させて出力する。排他的論理和回路
は、分割回路にて分割された他の１のクロック信号と、
前記遅延回路からの出力のクロック信号とを入力され
て、両信号の排他的論理和を出力する。
【０００７】請求項２記載の発明においては、外部から
入力されるクロック信号をＮ＋１に分割する分割回路
と、分割回路にて分割されたＮの各クロック信号を相互
に異なる一定時間遅延させて出力するＮ個の遅延回路
と、分割回路にて分割された他の１のクロック信号とＮ
個の遅延回路からの出力のクロック信号とを入力されて
各信号の排他的論理和を出力する排他的論理和回路とを
有していることを特徴としている。
入力されるクロック信号をＮ＋１に分割する分割回路
と、分割回路にて分割されたＮの各クロック信号を相互
に異なる一定時間遅延させて出力するＮ個の遅延回路
と、分割回路にて分割された他の１のクロック信号とＮ
個の遅延回路からの出力のクロック信号とを入力されて
各信号の排他的論理和を出力する排他的論理和回路とを
有していることを特徴としている。
【０００８】上記構成により、以下の作用がなされる。
分割回路は、外部から入力されるクロック信号をＮ＋１
に分割する。Ｎ個の遅延回路は、分割回路にて分割され
たＮのクロック信号を相互に異なる一定時間遅延させて
出力する。排他的論理和回路は、分割回路にて分割され
た他の１のクロック信号と、Ｎ個の遅延回路からの出力
のクロック信号とを入力されて、各信号の排他的論理和
を出力する。
分割回路は、外部から入力されるクロック信号をＮ＋１
に分割する。Ｎ個の遅延回路は、分割回路にて分割され
たＮのクロック信号を相互に異なる一定時間遅延させて
出力する。排他的論理和回路は、分割回路にて分割され
た他の１のクロック信号と、Ｎ個の遅延回路からの出力
のクロック信号とを入力されて、各信号の排他的論理和
を出力する。
【０００９】請求項３記載の発明においては、請求項１
若しくは請求項２記載の高周波数クロック発生用（半導
体集積）回路またはこれらの高周波数クロック発生用回
路を複数直列に接続してなるてい（逓）倍（ここに、て
い倍＝出力周波数／入力周波数）クロック発生回路と、
前記てい倍クロック発生回路からの出力信号を入力され
て分周波を出力する分周回路とを有していることを特徴
としている。
若しくは請求項２記載の高周波数クロック発生用（半導
体集積）回路またはこれらの高周波数クロック発生用回
路を複数直列に接続してなるてい（逓）倍（ここに、て
い倍＝出力周波数／入力周波数）クロック発生回路と、
前記てい倍クロック発生回路からの出力信号を入力され
て分周波を出力する分周回路とを有していることを特徴
としている。
【００１０】上記構成により以下の作用がなされる。低
倍クロック発生回路は、請求項１若しくは請求項２記載
の高周波数クロック発生用半導体集積回路またはこれら
の高周波数クロック発生用回路を複数直列に接続してな
る。分周回路は、１又は直列のてい倍クロック発生回路
からの出力信号を入力されて分周波を出力する。
倍クロック発生回路は、請求項１若しくは請求項２記載
の高周波数クロック発生用半導体集積回路またはこれら
の高周波数クロック発生用回路を複数直列に接続してな
る。分周回路は、１又は直列のてい倍クロック発生回路
からの出力信号を入力されて分周波を出力する。
【００１１】請求項４の発明においては、外部から入力
されるクロック信号を２つに分割する分割回路と、分割
回路にて分割された１のクロック信号を一定時間遅延さ
せて出力する制御可能型遅延回路と、分割回路にて分割
された他の１のクロック信号と制御可能型遅延回路から
の出力のクロック信号とを入力されて両信号の排他的論
理和を出力する排他的論理和回路と、排他的理論和回路
からの出力を受けて、該出力の高電圧と低電圧の各々の
持続時間の比により定まる一定の電圧を発生するローパ
スフィルターと、前記ローパスフィルターからの発生電
圧を入力され、この入力された電圧と別途知得した若し
くは入力されている一定の電圧とを比較し、両電圧に高
低の差位があるならば、その差位に応じた電圧差起因制
御信号を出力する比較回路と、比較回路からの電圧差起
因制御信号を入力されて、ローパスフィルターからの出
力電圧の方が高いならばその高い差位に応じて、前記制
御可能型遅延回路の遅延時間を小さくし、低いならばそ
の低い差に応じて遅延時間を大きくするよう遅延制御信
号を出力する遅延制御回路を有していることを特徴とし
ている。
されるクロック信号を２つに分割する分割回路と、分割
回路にて分割された１のクロック信号を一定時間遅延さ
せて出力する制御可能型遅延回路と、分割回路にて分割
された他の１のクロック信号と制御可能型遅延回路から
の出力のクロック信号とを入力されて両信号の排他的論
理和を出力する排他的論理和回路と、排他的理論和回路
からの出力を受けて、該出力の高電圧と低電圧の各々の
持続時間の比により定まる一定の電圧を発生するローパ
スフィルターと、前記ローパスフィルターからの発生電
圧を入力され、この入力された電圧と別途知得した若し
くは入力されている一定の電圧とを比較し、両電圧に高
低の差位があるならば、その差位に応じた電圧差起因制
御信号を出力する比較回路と、比較回路からの電圧差起
因制御信号を入力されて、ローパスフィルターからの出
力電圧の方が高いならばその高い差位に応じて、前記制
御可能型遅延回路の遅延時間を小さくし、低いならばそ
の低い差に応じて遅延時間を大きくするよう遅延制御信
号を出力する遅延制御回路を有していることを特徴とし
ている。
【００１２】上記構成により、以下の作用がなされる。
分割回路は、本回路の外部から入力されるクロック信号
を２つに分割する。制御可能型遅延回路は、分割回路に
て分割された１のクロック信号を一定時間遅延させて出
力する。排他的論理和回路は、分割回路にて分割された
他の１のクロック信号と、制御可能型遅延回路からの出
力のクロック信号とを入力されて、両信号の排他的論理
和を出力する。
分割回路は、本回路の外部から入力されるクロック信号
を２つに分割する。制御可能型遅延回路は、分割回路に
て分割された１のクロック信号を一定時間遅延させて出
力する。排他的論理和回路は、分割回路にて分割された
他の１のクロック信号と、制御可能型遅延回路からの出
力のクロック信号とを入力されて、両信号の排他的論理
和を出力する。
【００１３】ローパスフィルターは、排他的理論和回路
からの出力を受けて、該出力の高電圧と低電圧の各々の
持続時間の比により定まる一定の電圧（例えば、高電圧
×その持続時間／周期）を発生する。比較回路は、ロー
パスフィルターからの発生電圧を入力され、この入力さ
れた電圧と別途知得した若しくは入力されている一定の
電圧とを比較し、両電圧に高低の差位があるならば、そ
の差位に応じた電圧差起因制御信号を出力する。
からの出力を受けて、該出力の高電圧と低電圧の各々の
持続時間の比により定まる一定の電圧（例えば、高電圧
×その持続時間／周期）を発生する。比較回路は、ロー
パスフィルターからの発生電圧を入力され、この入力さ
れた電圧と別途知得した若しくは入力されている一定の
電圧とを比較し、両電圧に高低の差位があるならば、そ
の差位に応じた電圧差起因制御信号を出力する。
【００１４】遅延制御回路は、比較回路からの電圧差起
因制御信号を入力されて、ローパスフィルターからの出
力電圧の方が高いならばその高い差位に応じて、制御可
能型遅延回路の遅延時間を小さくし、低いならばその低
い差に応じて遅延時間を大きくするよう遅延制御信号を
出力する。
因制御信号を入力されて、ローパスフィルターからの出
力電圧の方が高いならばその高い差位に応じて、制御可
能型遅延回路の遅延時間を小さくし、低いならばその低
い差に応じて遅延時間を大きくするよう遅延制御信号を
出力する。
【００１５】
【発明の実施の形態】以下、本発明を、その実施の形態
に基づいて、図を参照しつつ説明する。 （第１の実施の形態）図１は、本発明に係る半導体集積
回路の第１の実施の形態の構成図である。本実施の形態
は、簡単な回路だけで２てい倍する構成の回路である。
に基づいて、図を参照しつつ説明する。 （第１の実施の形態）図１は、本発明に係る半導体集積
回路の第１の実施の形態の構成図である。本実施の形態
は、簡単な回路だけで２てい倍する構成の回路である。
【００１６】図１において、１は、外部から本半導体集
積回路内への入力電圧線である。２は、遅延回路であ
る。３は、遅延回路からの出力信号線である。４は、排
他的論理和の回路である。５は、排他的論理和回路から
の、そして本実施の形態の半導体集積回路からの出力信
号線である。なお、遅延回路、排他的理論和回路の回路
構成そのものは、いわゆる周知の技術であるため、その
説明は省略する。
積回路内への入力電圧線である。２は、遅延回路であ
る。３は、遅延回路からの出力信号線である。４は、排
他的論理和の回路である。５は、排他的論理和回路から
の、そして本実施の形態の半導体集積回路からの出力信
号線である。なお、遅延回路、排他的理論和回路の回路
構成そのものは、いわゆる周知の技術であるため、その
説明は省略する。
【００１７】図２に、入力信号１１（上）、遅延回路か
ら出力後の遅延信号１３（中）、出力信号１５（下）の
タイミングを示す。図１に示す半導体集積回路におい
て、入力信号を分割し、その一を遅延回路により１／４
周期遅延させた遅延信号と、分割したままの入力信号と
の排他的論理和をとる。
ら出力後の遅延信号１３（中）、出力信号１５（下）の
タイミングを示す。図１に示す半導体集積回路におい
て、入力信号を分割し、その一を遅延回路により１／４
周期遅延させた遅延信号と、分割したままの入力信号と
の排他的論理和をとる。
【００１８】すると、排他的理論和回路からの出力信号
は、図２に示すように、入力信号の丁度２倍の周期をも
った信号、しかも高電位と低電位の持続時間の比も入力
信号と同じく１対１となっている信号となっているのが
わかる。すなわち、入力信号と遅延信号のタイミンング
は、図２に示すように一方の信号が高電位、他方の信号
が低電位のときに出力信号は高電位になっている。
は、図２に示すように、入力信号の丁度２倍の周期をも
った信号、しかも高電位と低電位の持続時間の比も入力
信号と同じく１対１となっている信号となっているのが
わかる。すなわち、入力信号と遅延信号のタイミンング
は、図２に示すように一方の信号が高電位、他方の信号
が低電位のときに出力信号は高電位になっている。
【００１９】また、入力信号の１周期の間に出力信号は
高電位と低電位がそれぞれ１回ある。ここでは、１／４
周期の遅延回路の場合を考えたが、任意の遅延値でも同
様の効果をもたらす。参考までに、本実施の形態の他の
実施例として１／３周期の遅延回路の場合を、図３に示
す。
高電位と低電位がそれぞれ１回ある。ここでは、１／４
周期の遅延回路の場合を考えたが、任意の遅延値でも同
様の効果をもたらす。参考までに、本実施の形態の他の
実施例として１／３周期の遅延回路の場合を、図３に示
す。
【００２０】（第２の実施の形態）図４に、本発明に係
る高周波数クロック発生用半導体集積回路の他の実施の
形態の構成を示す。本図において、１は入力電圧（信
号）線を示す。２０１、２０２、２０３は、遅延回路を
示す。２３は、遅延回路からの出力信号線を示す。４
は、排他的論理和回路を示す。５は、出力信号線を示
す。
る高周波数クロック発生用半導体集積回路の他の実施の
形態の構成を示す。本図において、１は入力電圧（信
号）線を示す。２０１、２０２、２０３は、遅延回路を
示す。２３は、遅延回路からの出力信号線を示す。４
は、排他的論理和回路を示す。５は、出力信号線を示
す。
【００２１】図４に示す本実施の形態の半導体集積回路
において、ある一定の、そしてはっきりとした遅延値Ｔ
をもった遅延回路３個により入力信号を３Ｔ遅延させた
信号と、入力信号との排他的論理和をとる。すると、排
他的論理和回路からの出力信号は、入力信号の２倍の周
期をもった信号であり、さらに高電圧の持続する時間間
隔が３Ｔである信号となっている。なお、第１の実施の
形態における１／３周期遅延させた第２実施例の出力信
号は、本実施の形態においてＴが１／９周期の遅延回路
を３つ直列に接続した場合に相当する。
において、ある一定の、そしてはっきりとした遅延値Ｔ
をもった遅延回路３個により入力信号を３Ｔ遅延させた
信号と、入力信号との排他的論理和をとる。すると、排
他的論理和回路からの出力信号は、入力信号の２倍の周
期をもった信号であり、さらに高電圧の持続する時間間
隔が３Ｔである信号となっている。なお、第１の実施の
形態における１／３周期遅延させた第２実施例の出力信
号は、本実施の形態においてＴが１／９周期の遅延回路
を３つ直列に接続した場合に相当する。
【００２２】本実施の形態では、遅延値Ｔの遅延回路の
個数を３個直列に接続するとしたが、所望の高電位の持
続時間を得るために、遅延回路の個数を変えることが可
能なのは勿論である。これにより、クロック信号の高電
位の持続する時間と低電位の持続する時間の比が、所望
の値の出力信号を得ることが可能となる。
個数を３個直列に接続するとしたが、所望の高電位の持
続時間を得るために、遅延回路の個数を変えることが可
能なのは勿論である。これにより、クロック信号の高電
位の持続する時間と低電位の持続する時間の比が、所望
の値の出力信号を得ることが可能となる。
【００２３】（第３の実施の形態）図５は、本発明に係
る半導体集積回路の第３の実施の形態の構成図である。
本図において、１は外部からの入力電圧信号線であり、
４０１、４０２、４０３は、２てい倍回路である。４３
は、てい倍後の出力信号線である。６は、分周回路（３
分周）である。５は、外部への出力信号線である。
る半導体集積回路の第３の実施の形態の構成図である。
本図において、１は外部からの入力電圧信号線であり、
４０１、４０２、４０３は、２てい倍回路である。４３
は、てい倍後の出力信号線である。６は、分周回路（３
分周）である。５は、外部への出力信号線である。
【００２４】本図５に示す実施の形態において、先の第
１の実施の形態の２てい倍回路を３個通過することで、
８てい倍の周数の出力信号を得ることができる。その
後、３分周器回路を通過することで、８／３の周波数の
出力信号を得ることができる。なお、本実施の形態で
は、２てい倍回路を３個とし、分周器は３分周とした
が、所望の周波数を得るために、２てい倍回路の個数と
分周器の分周比を適宜変更して使用するのは勿論であ
る。
１の実施の形態の２てい倍回路を３個通過することで、
８てい倍の周数の出力信号を得ることができる。その
後、３分周器回路を通過することで、８／３の周波数の
出力信号を得ることができる。なお、本実施の形態で
は、２てい倍回路を３個とし、分周器は３分周とした
が、所望の周波数を得るために、２てい倍回路の個数と
分周器の分周比を適宜変更して使用するのは勿論であ
る。
【００２５】（第４の実施の形態）図６は、本発明に係
る半導体集積回路の第４の実施の形態の構成図である。
本図の実線部は３てい倍を得るための回路であり、点線
部は４てい倍を得るための回路である。なお、実線部の
遅延回路は全て１／３周期遅延するものであり、この場
合の排他的論理和回路４への入力信号と出力信号５を図
７に示す。
る半導体集積回路の第４の実施の形態の構成図である。
本図の実線部は３てい倍を得るための回路であり、点線
部は４てい倍を得るための回路である。なお、実線部の
遅延回路は全て１／３周期遅延するものであり、この場
合の排他的論理和回路４への入力信号と出力信号５を図
７に示す。
【００２６】（第５の実施の形態）以下、本発明に係る
半導体集積回路の第４の実施の形態について、図面を参
照しながら説明する。図８に本実施の形態の構成を示
す。本図において、１は入力電圧信号線を示す。２は、
制御可能な遅延回路を示す。２３は、遅延回路からの出
力信号線を示す。４は、排他的論理和の回路を示す。５
は、外部への２てい倍信号線を示す。７は、ローパスフ
ィルタを示す。７３は、ローパスフィルタからの出力信
号線を示す。８１は、外部回路からの一定電圧線を示
す。８は、電圧の比較器を示す。８３は、比較器からの
出力信号線を示す。９は、遅延制御回路を示す。９３
は、遅延制御回路からの出力信号線を示す。
半導体集積回路の第４の実施の形態について、図面を参
照しながら説明する。図８に本実施の形態の構成を示
す。本図において、１は入力電圧信号線を示す。２は、
制御可能な遅延回路を示す。２３は、遅延回路からの出
力信号線を示す。４は、排他的論理和の回路を示す。５
は、外部への２てい倍信号線を示す。７は、ローパスフ
ィルタを示す。７３は、ローパスフィルタからの出力信
号線を示す。８１は、外部回路からの一定電圧線を示
す。８は、電圧の比較器を示す。８３は、比較器からの
出力信号線を示す。９は、遅延制御回路を示す。９３
は、遅延制御回路からの出力信号線を示す。
【００２７】本図に示す半導体集積回路においては、先
の第１あるいは第３の実施の形態のような２てい倍回路
により、２てい倍信号を得る。この２てい倍信号がロー
パスフィルタを通ることにより、信号のでこぼこがなめ
され、高電位の持続時間と低電位の持続時間の比に比例
した一定の電圧を得る。例えば、図２に示す出力信号１
５が入力されたならば、丁度半分の電位を持続して出力
することとなる。また、図３に示す最下の出力信号が入
力されたならば、２／３の電位を持続して出力すること
となる。
の第１あるいは第３の実施の形態のような２てい倍回路
により、２てい倍信号を得る。この２てい倍信号がロー
パスフィルタを通ることにより、信号のでこぼこがなめ
され、高電位の持続時間と低電位の持続時間の比に比例
した一定の電圧を得る。例えば、図２に示す出力信号１
５が入力されたならば、丁度半分の電位を持続して出力
することとなる。また、図３に示す最下の出力信号が入
力されたならば、２／３の電位を持続して出力すること
となる。
【００２８】この平均電圧が、ローパスフィルタからの
出力信号線７３に出力される。比較器が、このローパス
フィルタからの出力信号としてのの電圧と一定電圧線か
らの電圧を比較する。この一定電圧より上記出力信号の
電圧が高いときは、遅延制御回路にその旨の信号を送
り、遅延制御信号により、制御可能型の遅延回路の遅延
を小さくする。
出力信号線７３に出力される。比較器が、このローパス
フィルタからの出力信号としてのの電圧と一定電圧線か
らの電圧を比較する。この一定電圧より上記出力信号の
電圧が高いときは、遅延制御回路にその旨の信号を送
り、遅延制御信号により、制御可能型の遅延回路の遅延
を小さくする。
【００２９】以上により、２てい倍信号の高電位の時間
を少なくすることが可能となる。また、一定電圧より上
記出力信号が低いときは、遅延制御回路にその旨の信号
を送り、遅延制御信号により、制御可能な遅延回路の遅
延を大きくする。この操作により、２てい倍信号の高電
位の持続時間が大きくなる。以上の説明でわかるよう
に、この一定電圧を適切に決めることにより、２逓倍信
号の高電圧と低電圧の時間の比を所望の値に制御するこ
とが可能となる。
を少なくすることが可能となる。また、一定電圧より上
記出力信号が低いときは、遅延制御回路にその旨の信号
を送り、遅延制御信号により、制御可能な遅延回路の遅
延を大きくする。この操作により、２てい倍信号の高電
位の持続時間が大きくなる。以上の説明でわかるよう
に、この一定電圧を適切に決めることにより、２逓倍信
号の高電圧と低電圧の時間の比を所望の値に制御するこ
とが可能となる。
【００３０】以上、本発明を幾つかの実施の形態に基づ
いて説明してきたが、本発明は何も以上の実施の形態に
限定されないのは勿論である。すなわち、例えば 遅延回路、排他的論理和回路等の回路構成、原理は
問わない。 １／４周期の遅延回路は１／８周期の遅延回路を２
つ直列に接続している等、本発明の一の構成要素（要
件）を複数の物（回路）からなるようにしたり、逆に複
数の構成要素を一体に組み込んだりしている。
いて説明してきたが、本発明は何も以上の実施の形態に
限定されないのは勿論である。すなわち、例えば 遅延回路、排他的論理和回路等の回路構成、原理は
問わない。 １／４周期の遅延回路は１／８周期の遅延回路を２
つ直列に接続している等、本発明の一の構成要素（要
件）を複数の物（回路）からなるようにしたり、逆に複
数の構成要素を一体に組み込んだりしている。
【００３１】 必要に応じて、外部からのクロック信
号を分割した際の少なくとも一方の信号線に増巾回路や
抵抗等を接続して、他方との適合性を改善している。あ
るいは、分割回路を本発明の回路の主要部と別体として
いる。 一定電圧は、回路内に発生機能を組み込んでいた
り、別途機器の状態やユーザのボタン操作を知得して値
が変化するものとしている。そしてこれにより、ｄｕｔ
ｙ比を変化させるようにしている。
号を分割した際の少なくとも一方の信号線に増巾回路や
抵抗等を接続して、他方との適合性を改善している。あ
るいは、分割回路を本発明の回路の主要部と別体として
いる。 一定電圧は、回路内に発生機能を組み込んでいた
り、別途機器の状態やユーザのボタン操作を知得して値
が変化するものとしている。そしてこれにより、ｄｕｔ
ｙ比を変化させるようにしている。
【００３２】 同一の半導体集積回路内に本発明の回
路を組み込み、部分的に高い周波数のクロックを作製し
ている。 回路の動作は、クロックの立ち上がり、下がり、両
方のどれを利用するかは問わない。
路を組み込み、部分的に高い周波数のクロックを作製し
ている。 回路の動作は、クロックの立ち上がり、下がり、両
方のどれを利用するかは問わない。
【００３３】
【発明の効果】以上説明してきたように、本発明の半導
体集積回路は、遅延回路、排他的論理回路だけで、動作
周波数を２倍にすることが可能である。また、信号の高
電位と定電位の持続時間の比を変化させることが可能で
あり、また、自動的に持続時間の値を設定可能である。
さらに、２てい倍回路と分周回路をいくつか組み合わせ
ることにより所望の周波数を得ることが可能となる。
体集積回路は、遅延回路、排他的論理回路だけで、動作
周波数を２倍にすることが可能である。また、信号の高
電位と定電位の持続時間の比を変化させることが可能で
あり、また、自動的に持続時間の値を設定可能である。
さらに、２てい倍回路と分周回路をいくつか組み合わせ
ることにより所望の周波数を得ることが可能となる。
【図１】 簡単な２てい倍発生回路の構成図である。
【図２】 図１に示す簡単な２てい倍発生回路における
タイミングを示した図である。
タイミングを示した図である。
【図３】 本発明の第１の形態における他の実施例にお
ける入力、遅延回路からの出力、排他的論理和回路から
の出力のタイミングを示す図である。
ける入力、遅延回路からの出力、排他的論理和回路から
の出力のタイミングを示す図である。
【図４】 本発明に係る半導体集積回路の第２の実施の
形態の構成図である。
形態の構成図である。
【図５】 本発明に係る半導体集積回路の第３の実施の
形態の構成図である。
形態の構成図である。
【図６】 本発明に係る半導体集積回路の第４の実施の
形態の回路（構成）図である。
形態の回路（構成）図である。
【図７】 上記第４の実施の形態の入力、遅延回路から
の出力、排他的論理和回路からの出力のタイミングを示
す図である。
の出力、排他的論理和回路からの出力のタイミングを示
す図である。
【図８】 本発明に係る半導体集積回路の第４の実施の
形態の構成図である。
形態の構成図である。
１ 入力信号線 ２、２０１、２０２、２０３ 遅延回路 ２２ 制御可能な遅延回路 ３、２３ 遅延回路からの出力信号
線 ４ 排他的論理和 ５ 出力電圧 ４０１、４０２、４０３ ２逓倍回路 ４３ 逓倍後の出力信号線 ６ 分周回路 ７ ローパスフィルタ ７３ ローパスフィルタからの
出力信号線 ８１ 一定電圧線 ８ 比較器 ８３ 比較器からの出力信号線 ９ 遅延制御回路 ９３ 遅延制御回路からの出力
信号線
線 ４ 排他的論理和 ５ 出力電圧 ４０１、４０２、４０３ ２逓倍回路 ４３ 逓倍後の出力信号線 ６ 分周回路 ７ ローパスフィルタ ７３ ローパスフィルタからの
出力信号線 ８１ 一定電圧線 ８ 比較器 ８３ 比較器からの出力信号線 ９ 遅延制御回路 ９３ 遅延制御回路からの出力
信号線
Claims (4)
- 【請求項１】 外部から入力されるクロック信号を２つ
に分割する分割回路と、 前記分割回路にて分割された１のクロック信号を１／ｎ
（ここに、ｎは整数）周期遅延させて出力する遅延回路
と、 前記分割手段にて分割された他の１のクロック信号と、
前記遅延回路からの出力のクロック信号とを入力され
て、両信号の排他的論理和を出力する排他的論理和回路
とを有していることを特徴とする高周波数クロック発生
用回路。 - 【請求項２】 外部から入力されるクロック信号をＮ＋
１に分割する分割回路と、 前記分割回路にて分割されたＮのクロック信号を相互に
異なる一定時間遅延させて出力するＮ個の遅延回路と、 前記分割回路にて分割された他の１のクロック信号と、
前記Ｎ個の遅延回路からの出力のクロック信号とを入力
されて、各信号の排他的論理和を出力する排他的論理和
回路とを有していることを特徴とする高周波数クロック
発生用回路。 - 【請求項３】 請求項１若しくは請求項２記載の高周波
数クロック発生用回路またはこれらの高周波数クロック
発生用回路を複数直列に接続してなるてい倍クロック発
生回路と、 前記てい倍クロック発生回路からの出力信号を入力され
て分周波を出力する分周回路とを有していることを特徴
とする高周波数クロック発生用回路。 - 【請求項４】 外部から入力されるクロック信号を２つ
に分割する分割回路と、 前記分割回路にて分割された１のクロック信号を一定時
間遅延させて出力する制御可能型遅延回路と、 前記分割回路にて分割された他の１のクロック信号と、
前記制御可能型の遅延回路からの出力のクロック信号と
を入力されて、両信号の排他的論理和を出力する排他的
論理和回路と、 前記排他的理論和回路からの出力を受けて、該出力の高
電圧と低電圧の各々の持続時間の比より定まる一定の電
圧を発生するローパスフィルターと、 前記ローパスフィルターからの発生電圧を入力され、こ
の入力された電圧と別途知得した若しくは入力されてい
る一定の電圧とを比較し、両電圧に高低の差位があるな
らば、その差位に応じた電圧差起因制御信号を出力する
比較回路と、 前記比較回路からの電圧差起因制御信号を入力されて、
ローパスフィルターからの出力電圧の方が高いならばそ
の高い差位に応じて、前記制御可能型遅延回路の遅延時
間を小さくし、低いならばその低い差に応じて遅延時間
を大きくするよう遅延制御信号を出力する遅延制御回路
とを有していることを特徴とする高周波数クロック発生
用回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10160727A JPH11355107A (ja) | 1998-06-09 | 1998-06-09 | 高周波数クロック発生用回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10160727A JPH11355107A (ja) | 1998-06-09 | 1998-06-09 | 高周波数クロック発生用回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11355107A true JPH11355107A (ja) | 1999-12-24 |
Family
ID=15721167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10160727A Pending JPH11355107A (ja) | 1998-06-09 | 1998-06-09 | 高周波数クロック発生用回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11355107A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002176354A (ja) * | 2000-12-08 | 2002-06-21 | Mitsubishi Electric Corp | 半導体装置 |
| JP2007043622A (ja) * | 2005-08-05 | 2007-02-15 | Matsushita Electric Ind Co Ltd | クロック発生装置 |
| JP2007081656A (ja) * | 2005-09-13 | 2007-03-29 | Seiko Epson Corp | 周期パルス発生回路 |
| JP2008217947A (ja) * | 2007-03-07 | 2008-09-18 | Elpida Memory Inc | 半導体記憶装置 |
| KR100884263B1 (ko) | 2007-02-20 | 2009-02-17 | 엠텍비젼 주식회사 | 주파수 발진 지연 회로 및 이를 구동하는 방법 |
| JP2010041156A (ja) * | 2008-08-01 | 2010-02-18 | Toshiba Corp | 半導体集積回路 |
| JP2014135550A (ja) * | 2013-01-08 | 2014-07-24 | New Japan Radio Co Ltd | クロック生成回路 |
| JP2017521904A (ja) * | 2014-05-28 | 2017-08-03 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 再構成可能な周波数ディバイダ |
-
1998
- 1998-06-09 JP JP10160727A patent/JPH11355107A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002176354A (ja) * | 2000-12-08 | 2002-06-21 | Mitsubishi Electric Corp | 半導体装置 |
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| US8008946B2 (en) | 2008-08-01 | 2011-08-30 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| JP2014135550A (ja) * | 2013-01-08 | 2014-07-24 | New Japan Radio Co Ltd | クロック生成回路 |
| JP2017521904A (ja) * | 2014-05-28 | 2017-08-03 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 再構成可能な周波数ディバイダ |
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