JP2004234523A - データ演算回路 - Google Patents

Abstract

【課題】ＣＰＵが用いられる時間を短縮するデータ演算回路を提供する。
【解決手段】データ演算回路１００は、ｎ桁の第１の入力データを入力する第１の入力部１０と、ｎ桁の第２の入力データを入力する第２の入力部２０と、任意設定された第１の補正データおよび第２の補正データを格納する補正レジスタ３０と、第１の入力データと第２の入力データとの和である演算データがｎ桁から桁上りする場合、該演算データに第２の補正データを加算した数値の下ｎ桁を結果データとして出力し、演算データがｎ桁から桁上りせずかつ演算データから第１の補正データを減じたときに桁借りが生じない場、演算データから第１の補正データを減算した数値を結果データとして出力し、演算データがｎ桁から桁上りせずかつ演算データから第１の補正データを減算したときに桁借りが生じる場合、演算データを結果データとして出力する加減算回路８０とを備える。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明はデータ演算回路に関する。
【０００２】
【従来の技術】
通常、デープレコーダ、ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）プレイヤ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄｉｓｋ）プレイヤまたはＶＴＲ（Ｖｉｄｅｏ Ｔａｐｅ Ｒｅｃｏｒｄｅｒ）は、記憶媒体に記憶されたデータの時間演算を行う機能を有する。例えば、ＣＤプレイヤにおいては、再生している１曲の残り時間の計算、ある曲にアクセスする時間の計算、ＤＲＡＭに格納したデータと現在読み出してしるデータとの時間差の計算等の時間演算が行われる。これらの時間演算は、従来、プログラムをＣＰＵに処理させることによって行われていた。即ち、データの時間演算はソフトウェアで実現されていた。
【０００３】
【発明が解決しようとする課題】
上述の時間演算をソフトウェアで処理した場合には、１０ＭＨｚのＣＰＵにおいて約２５０μｓ（マイクロ秒）の時間が掛かっていた。
【０００４】
近年、ＣＤ−ＭＰ３等のようにデータの圧縮技術が発達してきており、ＣＰＵは情報量の多い圧縮情報を処理しなければならない。従って、データの時間演算のためにＣＰＵを用いる時間は短いほうが良い。
【０００５】
そこで、本発明の目的は、データ演算処理にＣＰＵが用いられる時間を短縮するデータ演算回路を提供することである。
【０００６】
【課題を解決するための手段】
本発明に従った実施の形態によるデータ演算回路は、
ｎ桁の第１の入力データを入力する第１の入力部と、
ｎ桁の第２の入力データを入力する第２の入力部と、
任意に設定された第１の補正データおよび第２の補正データを格納する補正レジスタと、
前記第１の入力データおよび前記第２の入力データを加算して得られた演算データがｎ桁から桁上りする場合には、該演算データに前記第２の補正データを加算した数値の下ｎ桁を結果データとして出力し、前記演算データがｎ桁から桁上りせず尚且つ前記演算データから前記第１の補正データを減算したときに桁借りが生じない場合には、前記演算データから前記第１の補正データを減算した数値を結果データとして出力し、前記演算データがｎ桁から桁上りせず尚且つ前記演算データから前記第１の補正データを減算したときに桁借りが生じる場合には、前記演算データを結果データとして出力する演算回路とを備える。
【０００７】
本発明に従った実施の形態によるデータ演算回路は、
ｎ桁の第１の数値データおよびｎ桁の第２の数値データを加算または減算して演算データを出力する加減算器と、
第１の入力データおよび第２の入力データを入力する入力部と、
任意に設定された第１の補正データおよび第２の補正データを格納する補正レジスタと、
前記演算データまたは前記第１の入力データのいずれかを選択して前記第１の数値データとして出力する第１の選択回路と、
前記演算データがｎ桁よりも桁上がりしているか否かに基づいて前記第１の補正データまたは前記第２の補正データのいずれかの補正データを選択する第２の選択回路と、
前記第２の選択回路において選択された補正データまたは前記第２の入力データのいずれかを選択して前記第２の数値データとして出力する第３の選択回路と、
前記演算データが桁借りを要するか否かに基づいて、前記演算データまたは前記第１の数値データのいずれかを選択し、該データを結果データとして出力する第４の選択回路と、
前記第１の選択回路、前記第３の選択回路および前記加減回路を制御する制御回路とを備える。
【０００８】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。実施の形態は本発明を限定するものではない。本発明の実施の形態に従った演算回路は、従来、ソフトウェアで行っていた数値演算を、ハードウェアを用いたデジタル論理演算によって実行する。
【０００９】
図１は、本発明に係る実施の形態に従ったデータ演算回路１００ａから１００ｃを備えた時間演算回路１のブロック図である。時間演算回路１は、例えば、ＣＤプレーヤに配備され、ＣＤの再生時間等の演算を行う。通常、ＣＤプレーヤは、ＣＤの再生時間等を表示するパネル（図示せず）を備えている。時間演算回路１はそのパネルに秒および分を表示させることができる。
【００１０】
時間演算回路１は、フレーム演算用のデータ演算回路１００ａ、秒演算用のデータ演算回路１００ｂ、分演算用のデータ演算回路１００ｃおよびこれらのデータ演算回路１００ａから１００ｃを制御する制御回路１０１を備えている。秒演算用のデータ演算回路１００ｂは、パネルに秒単位の数値を表示する。分演算用のデータ演算回路１００ｃは、パネルに分単位の数値を表示する。尚、フレームは、通常、パネルには表示されない。
【００１１】
ＣＤは、一定のデータ量を含む“フレーム”に分割されている。データ演算回路１００ａはこのフレームを演算する。通常、７５フレームが１秒に該当し、６０秒が１分に該当する。
【００１２】
従って、データ演算回路１００ａは、７４フレームを超えると桁上げ（以下、キャリー（ｃａｒｒｙ）ともいう）ＣＹ１を発生し、フレーム数を０フレームに戻す。このキャリーＣＹ１に応じてデータ演算回路１００ｂはパネルの秒の表示に１秒を加える。データ演算回路１００ｂは５９秒を超えるとキャリーＣＹ２を発生し、秒の表示を０秒に戻す。このキャリーＣＹ２に応じてデータ演算回路１００ｃはパネルの分の表示に１分を加える。
【００１３】
一方、データ演算回路１００ａが０フレームより小さくなる場合には、データ演算回路１００ａは桁借り（以下、ボロー（ｂｏｒｒｏｗ）ともいう）ＢＲ１を発生し、フレーム数を７４フレームにする。このボローＢＲ１に応じてデータ演算回路１００ｂは秒の表示から１秒を差し引く。データ演算回路１００ｂが０秒より小さくなる場合には、データ演算回路１００ｂはボローＢＲ２を発生し、秒の表示を５９秒にする。このボローＢＲ２に応じてデータ演算回路１００ｃは分の表示から１分を差し引く。
【００１４】
このように、時間演算回路１は、“フレーム”および“秒”が最大値を超えるときに桁上げをし、並びに、“フレーム”および“秒”が０より小さくなるときに桁借りをすることによって時間演算を行う。
【００１５】
図２は、データ演算回路１００ａ、１００ｂおよび１００ｃのいずれかに含まれるデータ演算回路のブロック図である。以下、データ演算回路１００が秒演算用のデータ演算回路１００ｂに含まれるデータ演算回路であるとして説明する。
【００１６】
データ演算回路１００は、第１の入力部１０、第２の入力部２０、補正レジスタ３０、第１の選択回路Ｓ１、第２の選択回路Ｓ２、第３の選択回路Ｓ３、第４の選択回路Ｓ４、加減算器８０および制御回路９０を備えている。
【００１７】
選択回路Ｓ１と加減算器８０との間には、レジスタＲ１が接続されている。レジスタＲ１は選択回路Ｓ１からのデータを一時的に格納する。選択回路Ｓ３と加減算器８０との間には、レジスタＲ２が接続されている。レジスタＲ２は選択回路Ｓ３からのデータを一時的に格納する。選択回路Ｓ４と加減算器８０との間には、レジスタＲ３が接続されている。レジスタＲ３は、加減算器８０からのデータを一時的に格納する。
【００１８】
加減算器８０は、レジスタＲ１およびレジスタＲ２からデータを受信し、これらのデータを和算または減算して演算データを生成する。加減算器８０は、この演算データの数値の下２桁をレジスタＲ３へ送信する。また、加減算器８０は、選択回路Ｓ２および選択回路Ｓ４に接続されている。これにより、加減算器８０は、演算データが桁上りする場合には選択回路Ｓ２にキャリーＣＹ３を発し、演算データが桁借りを要する場合には選択回路Ｓ４にボローＢＲ１を発する。尚、キャリーＣＹ３は、データ演算回路１００内において用いられるものであり、キャリーＣＹ２とは異なる。例えば、キャリーＣＹ２は、演算データが６０秒を超えた場合に発生し、図１に示す分演算用のデータ演算回路１００ｃにおいて分単位の桁上りのために用いられる。キャリーＣＹ３は、演算データが１００秒を超えた場合に発生し、選択回路Ｓ２に用いられる。加減算器８０は、例えば、１０進加減算器である。
【００１９】
選択回路Ｓ１は、入力部１０およびレジスタＲ３に接続されている。選択回路Ｓ１は、入力部１０またはレジスタＲ３のいずれかのデータを選択してレジスタＲ１へ送信する。
【００２０】
選択回路Ｓ２は、補正データレジスタ３０に接続されている。選択回路Ｓ２は、キャリーＣＹ３に基づいて補正データレジスタ３０に格納された第１の補正データまたは第２の補正データのいずれかを選択して選択回路Ｓ３へ送信する。例えば、選択回路Ｓ２は、キャリーＣＹ３が発生していない場合には第１の補正データを選択し、キャリーＣＹ３が発生している場合には第２の補正データを選択する。
【００２１】
選択回路Ｓ３は、入力部２０および選択回路Ｓ２に接続され、入力部２０または選択回路Ｓ２のいずれかからのデータを選択してレジスタＲ２へ送信する。
【００２２】
選択回路Ｓ４は、レジスタＲ１およびレジスタＲ３に接続されている。選択回路Ｓ４は、ボローＢＲ１に基づいてレジスタＲ１またはレジスタＲ３のいずれかからのデータを選択し、これを結果データとして出力する。例えば、選択回路Ｓ４は、ボローＢＲ１が発生していない場合にはレジスタＲ３を選択し、ボローＢＲ１が発生している場合にはレジスタＲ１を選択する。選択回路Ｓ４から出力された結果データがＣＤプレーヤのパネル等に表示される。
【００２３】
補正データレジスタ３０は、第１の補正データおよび第２の補正データを格納する。第１の補正データおよび第２の補正データは、分単位への桁上げが行われる際に、秒単位の数値を補正するために用いられる。第１の補正データおよび第２の補正データは、データ演算回路１００を製造した後に設定することができる。補正データレジスタ３０には、例えば、ＲＡＭ等のメモリが用いられる。
【００２４】
制御回路９０は、選択回路Ｓ１、Ｓ３および加減算器８０に接続されており、これらを制御する。
【００２５】
図３は、データ演算回路１００の動作を示すフロー図である。図２および図３を参照し、データ演算回路１００の動作を具体例により説明する。尚、本実施の形態では、第１の補正データは６０秒に設定され、第２の補正データは４０秒に設定されている。キャリーＣＹ２は、演算データが６０秒を超えるときに発生する。キャリーＣＹ３は、演算データが１００秒を超えるときに発生する。
【００２６】
（第１の具体例）
まず、入力部１０および入力部２０にそれぞれ第１の入力データＸおよび第２の入力データＹが入力される（Ｓ１０）。例えば、第１の入力データＸは、ＣＤに記録された第１曲目を再生するために必要な時間（以下、再生時間という）の秒単位の数値である。第２の入力データＹは、第２曲目の再生時間の秒単位の数値である。
【００２７】
本具体例において、第１曲目の再生時間が３分１３秒であり、第２曲目の再生時間が３分２３秒であると仮定する。この場合には、第１の入力データＸは１３秒であり、第２の入力データＹは２３秒である。
【００２８】
制御回路９０は、最初に、選択回路Ｓ１が第１の入力データＸを選択し、かつ、選択回路Ｓ３が第２の入力データＹを選択するように、選択回路Ｓ１および選択回路Ｓ３を制御する（Ｓ２０）。これにより、第１の入力データＸはレジスタＲ１に格納される。第２の入力データＹはレジスタＲ２へ格納される。
【００２９】
加減算器８０がレジスタＲ１およびＲ２から第１の入力データＸおよび第２の入力データＹを受信し、これらの和Ｘ＋Ｙを第１の演算データとして算出する（Ｓ３０）。本具体例では、第１の入力データＸが１３秒であり、第２の入力データＹが２３秒であるので、第１の演算データは、３６秒（Ｘ＋Ｙ＝３６）となる。
【００３０】
次に、加減算器８０は、第１の演算データが１００秒よりも大きいか否かを判定する。第１の演算データが１００秒よりも小さい場合には、キャリーＣＹ３は発生しない。一方で、第１の演算データが１００秒よりも大きい場合に、キャリーＣＹ３は発生する（Ｓ３５）。本具体例では、第１の演算データが３６秒であるので、キャリーＣＹ３は発生しない。さらに、加減算器８０は、第１の演算データが６０秒よりも大きいか否かを判定する。第１の演算データが６０秒よりも小さい場合には、キャリーＣＹ２は発生しない。一方で、第１の演算データが６０秒よりも大きい場合に、キャリーＣＹ２は発生する（Ｓ３５）。本具体例では、第１の演算データが３６秒であるので、キャリーＣＹ２は発生しない。
【００３１】
次に、第１の演算データはレジスタＲ３に格納される。レジスタＲ３に格納された第１の演算データは、選択回路Ｓ１へフィードバックされる。尚、この時点でボローＢＲ１が発生していないので、選択回路Ｓ４はレジスタＲ３内の第１の演算データを選択している。しかし、データ演算回路１００は、この時点では結果データをパネルへ表示させない。
【００３２】
次に、制御回路９０は、選択回路Ｓ１がレジスタＲ３に格納された第１の演算データを選択し、かつ、選択回路Ｓ３が選択回路Ｓ２を選択するように、選択回路１および選択回路３を制御する（Ｓ４０）。これにより、レジスタＲ１には第１の演算データが格納される。キャリーＣＹ３が発生していないので、選択回路Ｓ２は、第１の補正データを選択する。よって、レジスタＲ２には、選択回路Ｓ２および選択回路Ｓ３を介して、第１の補正データが格納される。この具体例では、第１の演算データが３６秒であり、第１の補正データが６０秒であるので、レジスタＲ１には３６秒が格納され、レジスタＲ２には６０秒が格納される。
【００３３】
次に、加減算器８０がレジスタＲ１およびＲ２から第１の演算データおよび第１の補正データを受信し、第１の演算データから第１の補正データを減算する（Ｓ５０）。この具体例では、第１の演算データが３６秒であり、第１の補正データが６０秒であるので、この減算の結果は、３６−６０＝−２４となる。即ち、第２の演算データは、０秒よりも小さくなるので、ボローＢＲ１が発生する。従って、選択回路Ｓ４は、レジスタＲ１を選択し、第１の演算データを結果データとして出力する（Ｓ９０）。この具体例では、選択回路Ｓ４は、結果データとして３６秒を出力する。この結果データがパネルに表示される。このように、データ演算回路１００は、第１曲目の再生時間３分１３秒および第２曲目の再生時間３分２３秒の合計時間６分３６秒のうち、秒単位の“３６ 秒”をパネルに表示する。
【００３４】
（第２の具体例）
第２の具体例では、第１曲目の再生時間が３分４７秒であり、第２曲目の再生時間が３分３８秒であると仮定する。この場合、第１の入力データＸが４７秒であり、第２の入力データＹが３８秒である。
【００３５】
第１の具体例と同様にステップＳ１０からステップＳ３０を実行する。その結果、第１の演算データ（Ｘ＋Ｙ）は８５秒となる。第１の演算データは１００秒よりも小さいので、ステップＳ３５において、キャリーＣＹ３は発生しない。一方で、第１の演算データは６０秒よりも大きいので、キャリーＣＹ２は発生する。キャリーＣＹ２の発生により、分演算用のデータ演算回路１００ｃにおいて分単位の桁上りが生じる。
【００３６】
キャリーＣＹ３が発生していないので、第１の具体例と同様に、ステップＳ４０において、第１の演算データとして８５秒がレジスタＲ１に格納される。第１の補正データ（６０秒）がレジスタＲ２に格納される。
【００３７】
次に、ステップＳ５０において、第１の演算データから第１の補正データを減算し、第２の演算データを生成する。この具体例では、第２の演算データは、８５秒−６０秒＝２５秒になる。即ち、第２の演算データは０秒よりも大きいので、ステップＳ５５において、ボローＢＲ１は発生しない。
【００３８】
従って、選択回路Ｓ４は、レジスタＲ３を選択し、第２の演算データを結果データとして出力する（Ｓ６０）。即ち、選択回路Ｓ４は、結果データとして２５秒を出力する。この結果データがパネルに表示される。このように、データ演算回路１００は、分単位への桁上げを考慮して、秒単位を表示することができる。この具体例では、分単位への桁上げが行われているので、第１曲目の再生時間の分単位（３分）と第２曲目の再生時間の分単位（３分）との合計６分は、７分へ桁上げされる。その結果、合計時間７分２５秒がパネルへ表示される。データ演算回路１００は、７分２５秒のうちの秒単位“２５ 秒”をパネルに表示する。
【００３９】
（第３の具体例）
第３の具体例では、第１曲目の再生時間が３分４７秒であり、第２曲目の再生時間が３分５８秒であると仮定する。この場合、第１の入力データＸが４７秒であり、第２の入力データＹが５８秒である。
【００４０】
第１の具体例と同様にステップＳ１０からステップＳ３０を実行する。その結果、第１の演算データは１０５秒となる。第１の演算データは１００秒よりも大きいので、ステップＳ３５において、キャリーＣＹ３が発生する。さらに、第１の演算データは６０秒よりも大きいので、キャリーＣＹ２も発生する。キャリーＣＹ３の発生により、選択回路Ｓ２は、第２の補正データ（４０秒）を選択する。キャリーＣＹ２の発生により、分演算用のデータ演算回路１００ｃにおいて分単位の桁上りが生じる。
【００４１】
キャリーＣＹ３が発生するので、次にステップＳ７０が実行される。加減算器８０は、演算データの数値の下２桁をレジスタＲ３へ送信する。よって、レジスタＲ１には第１の演算データの下２桁が格納される。この具体例では、第１の演算データ１０５秒の下２桁として０５秒が格納される。また、キャリーＣＹ３が発生しているので、レジスタＲ２には、第２の補正データ（４０秒）が格納される。
【００４２】
次に、第１の演算データの下２桁に第２の補正データを加算し、第２の演算データを生成する（Ｓ８０）。この具体例では、第２の演算データは、０５秒＋４０秒＝４５秒になる。第２の演算データは、０秒よりも大きいので、ボローＢＲ１は発生しない。従って、選択回路Ｓ４は、レジスタＲ３を選択し、第２の演算データを結果データとして出力する（Ｓ６０）。即ち、選択回路Ｓ４は、結果データとして４５秒を出力する。この結果データがパネルに表示される。
【００４３】
この具体例では、分単位への桁上げが行われているので、第１曲目の再生時間の分単位および第２曲目の再生時間の分単位の合計６分は７分へ桁上げされる。その結果、合計時間７分４５秒がパネルへ表示される。データ演算回路１００は、７分２５秒のうちの秒単位“２５ 秒”をパネルに表示する。
【００４４】
本実施の形態において、第１の入力データＸおよび第２の入力データＹと結果データとの関係は次のように表現できる。
・Ｘ＋Ｙ＜６０の場合、結果データはＸ＋Ｙである（第１の具体例に該当）。
・６０≦Ｘ＋Ｙ＜１００の場合、結果データはＸ＋Ｙ−６０である（第２の具体例に該当）。
・１００≦Ｘ＋Ｙの場合、結果データはＸ＋Ｙ＋４０の数値の下２桁である（第３の具体例に該当）。
【００４５】
尚、本実施の形態では、第１の補正データは６０に設定され、第２の補正データは４０に設定されている。しかし、第１の補正データの数値および第２の補正データの数値は、これらに限られることなく、第１の入力データおよび第２の入力データに基づいて任意に設定することができる。
【００４６】
但し、第１の補正データは、結果データの最大値に１を足した数値に等しいことが好ましい。例えば、データ演算回路１００がフレームを演算する場合には、結果データの最大値は７４であるので、第１の補正データの数値は、７５フレームであることが好ましい。
【００４７】
演算データが桁上りするときの最小値は、第１の補正データおよび第２の補正データの和に等しいことが好ましい。例えば、演算データが桁上りするとき（キャリーＣＹ３が発生するとき）の最小値は、１００フレームである。よって、第１の補正データの数値と第２の補正データの数値との和は、１００フレームであることが好ましい。これに基づいて第２の補正データを算出できる。この場合、第２の補正データは、２５フレーム（１００−７５＝２５）である。
【００４８】
本実施の形態において、加減算器８０は、演算データの下２桁をレジスタＲ３へ送信した。しかし、加減算器８０は、演算データの下ｎ桁（ｎは２以外の自然数）をレジスタＲ３へ送信するように構成されてもよい。ここで、加減算器８０が演算データの下ｎ桁を送信するのはキャリーＣＹ３による桁上りを考慮したものである。従って、ｎ桁は、第１の入力データおよび第２の入力データの桁数に等しい。即ち、加減算器８０は、演算データのうち、キャリーＣＹ３の発生時に生じた桁を除いた残りの桁の数値のみをレジスタＲ３へ送信する。
【００４９】
本実施の形態は、ＣＤプレーヤに配備するものとして記載した。しかし、本実施の形態によるデータ演算回路は、ＤＶＤプレーヤやＶＴＲ等の数値演算を必要とする機器に適用することもできる。
【００５０】
本実施の形態において、データ演算回路１００は、６０進演算に用いられるものとして記載した。しかし、本発明によるデータ演算回路は、１０進演算または７５進演算などの演算にも使用できる。
【００５１】
本実施の形態によるデータ演算回路１００は、デジタル論理回路により時間演算を処理する。よって、データ演算回路１００は、該データ演算回路１００が配備された装置内のＣＰＵに負担を掛けることなく、時間演算を処理することができる。例えば、上述の時間演算をデータ演算回路１００で処理する場合には、１０ＭＨｚのＣＰＵにおいて約２．４μｓ（マイクロ秒）の時間しか要しない。即ち、本実施の形態によるデータ演算回路１００は、従来の１００分の１の時間で数値演算を実行することができる。
【００５２】
【発明の効果】
本発明に従ったデータ演算回路は、ハードウェアを用いたデジタル論理演算により数値演算を実行するので、データの演算処理のためにＣＰＵが動作する時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態に従ったデータ演算装置を備えた時間演算回路１のブロック図。
【図２】データ演算回路１００ａ、１００ｂおよび１００ｃのいずれかに含まれるデータ演算回路の回路図。
【図３】データ演算回路１００の動作を示すフロー図。
【符号の説明】
１００ データ演算回路
１０ 第１の入力部
２０ 第２の入力部
３０ 補正レジスタ
Ｓ１、Ｓ２、Ｓ３、Ｓ４ 第１の選択回路
８０ 加減算器
９０ 制御回路
Ｒ１、Ｒ２、Ｒ３ レジスタ
ＣＹ２、ＣＹ３ キャリー
ＢＲ１ ボロー

Claims (6)

1. ｎ桁の第１の入力データを入力する第１の入力部と、
   ｎ桁の第２の入力データを入力する第２の入力部と、
   任意に設定された第１の補正データおよび第２の補正データを格納する補正レジスタと、
   前記第１の入力データおよび前記第２の入力データを加算して得られた演算データがｎ桁から桁上りする場合には、該演算データに前記第２の補正データを加算した数値の下ｎ桁を結果データとして出力し、
   前記演算データがｎ桁から桁上りせず尚且つ前記演算データから前記第１の補正データを減算したときに桁借りが生じない場合には、前記演算データから前記第１の補正データを減算した数値を結果データとして出力し、
   前記演算データがｎ桁から桁上りせず尚且つ前記演算データから前記第１の補正データを減算したときに桁借りが生じる場合には、前記演算データを結果データとして出力する演算回路とを備えたデータ演算回路。
2. ｎ桁の第１の数値データおよびｎ桁の第２の数値データを加算または減算して演算データを出力する加減算器と、
   第１の入力データおよび第２の入力データを入力する入力部と、
   任意に設定された第１の補正データおよび第２の補正データを格納する補正レジスタと、
   前記演算データまたは前記第１の入力データのいずれかを選択して前記第１の数値データとして出力する第１の選択回路と、
   前記演算データがｎ桁よりも桁上がりしているか否かに基づいて前記第１の補正データまたは前記第２の補正データのいずれかの補正データを選択する第２の選択回路と、
   前記第２の選択回路において選択された補正データまたは前記第２の入力データのいずれかを選択して前記第２の数値データとして出力する第３の選択回路と、
   前記演算データが桁借りを要するか否かに基づいて、前記演算データまたは前記第１の数値データのいずれかを選択し、該データを結果データとして出力する第４の選択回路と、
   前記第１の選択回路、前記第３の選択回路および前記加減回路を制御する制御回路とを備えたデータ演算回路。
3. 最初に、前記第１の選択回路および前記第３の選択回路はそれぞれ前記第１の入力データおよび前記第２の入力データを選択し、前記加減算器は、前記第１の数値データとして前記第１の入力データを入力し、前記第２の数値データとして前記第２の入力データを入力して、これらを加算して第１の演算データを算出し、前記第２の選択回路は、前記第１の演算データがｎ桁から桁上りした場合には前記第２の補正データを選択し、前記第１の演算データがｎ桁から桁上りしていない場合には前記第１の補正データを選択し、
   前記第１の演算データがｎ桁から桁上りした場合には、
   次に、前記第１の選択回路は前記第１の演算データの下ｎ桁を選択し、前記第３の選択回路は前記第２の補正データを選択し、前記加減算器は、前記第１の数値データとして前記第１の演算データの下ｎ桁を入力し、前記第２の数値データとして前記補正データを入力して、前記第１の演算データの下ｎ桁に前記選択補正データを加算して第２の演算データを算出し、前記選択回路４は、該第２の演算データを結果データとして出力し、
   前記第１の演算データがｎ桁から桁上りしていない場合には、
   次に、前記第１の選択回路は前記第１の演算データを選択し、前記第３の選択回路は前記第１の補正データを選択し、前記加減算器は、前記第１の数値データとして前記第１の演算データを入力し、前記第２の数値データとして前記補正データを入力して、前記第１の演算データから前記選択補正データを減算して第２の演算データを算出し、
   前記第４の選択回路は、前記第２の演算データが桁借りを要する場合には前記第１の演算データを選択し、前記第２の演算データが桁借りを要しない場合には前記第２の演算データを選択し、該データを結果データとして出力することを特徴とする請求項２に記載のデータ演算回路。
4. 前記第１の補正データおよび前記第２の補正データは、当該データ演算回路の製造後に前記補正レジスタを設定することにより決定されることを特徴とする請求項１または請求項２に記載のデータ演算回路。
5. 前記第１の補正データは、前記結果データの最大値に１を足した数値に等しく、
   前記演算データが桁上りするときの最小値が、前記第１の補正データおよび前記第２の補正データの和に等しいことを特徴とする請求項１または請求項２に記載のデータ演算回路。
6. 前記第１の入力データおよび前記第２の入力データは時間データであることを特徴とする請求項１または請求項２に記載のデータ演算回路。

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