JPH07113904B2 - メモリ・アクセス装置 - Google Patents
メモリ・アクセス装置Info
- Publication number
- JPH07113904B2 JPH07113904B2 JP2095275A JP9527590A JPH07113904B2 JP H07113904 B2 JPH07113904 B2 JP H07113904B2 JP 2095275 A JP2095275 A JP 2095275A JP 9527590 A JP9527590 A JP 9527590A JP H07113904 B2 JPH07113904 B2 JP H07113904B2
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- JP
- Japan
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- address
- counter
- memory array
- column
- row
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- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Memory System (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えば音声合成装置や画像処理装置等に使
用されるメモリのアクセス装置に関する。
用されるメモリのアクセス装置に関する。
（従来の技術） 第10図は、例えば32ビットメモリアレイのアドレス・マ
ップを示すものである。この種のメモリ51は、同図に示
すごとく、ローとカラムに分けられており、このメモリ
51をアクセスするには、例えばあるローアドレスを選択
して固定した状態で、カラムアドレスを順次変えたり、
あるカラムアドレスを固定した状態で、ローアドレスを
順次変えるようにしている。
ップを示すものである。この種のメモリ51は、同図に示
すごとく、ローとカラムに分けられており、このメモリ
51をアクセスするには、例えばあるローアドレスを選択
して固定した状態で、カラムアドレスを順次変えたり、
あるカラムアドレスを固定した状態で、ローアドレスを
順次変えるようにしている。
（発明が解決しようとする課題） ところで、メモリ51に不良が発生した場合、同図に斜線
で示すごとく、その不良に対応するローアドレスあるい
はカラムアドレスによって指定されるデータ全てが不良
となってしまう。
で示すごとく、その不良に対応するローアドレスあるい
はカラムアドレスによって指定されるデータ全てが不良
となってしまう。
したがって、上記従来のメモリのアクセス方法では、不
良が発生した部分のローアドレスあるいはカラムアドレ
スを指定すると、連続して多くの不良データが読出され
る。例えば１カラム1024ビットの場合、1024回連続して
誤りデータをアクセスすることとなる。したがって、こ
のデータが供給されるシステムも連続して不良データを
扱うこととなり、例えば誤ったデータに対して強い系と
言われるADM（Adaptive Delta Modulation）系音声録再
や画像処理系であっても、このメモリを使用することが
不可能となってしまうものであった。
良が発生した部分のローアドレスあるいはカラムアドレ
スを指定すると、連続して多くの不良データが読出され
る。例えば１カラム1024ビットの場合、1024回連続して
誤りデータをアクセスすることとなる。したがって、こ
のデータが供給されるシステムも連続して不良データを
扱うこととなり、例えば誤ったデータに対して強い系と
言われるADM（Adaptive Delta Modulation）系音声録再
や画像処理系であっても、このメモリを使用することが
不可能となってしまうものであった。
このため、従来では、メモリに不良が発生した場合、リ
ダンダンシー技術を使用して不良が発生したローあるい
はカラムをスペア・ローあるいはスペア・カラムによっ
て救済しているが、このリダンダンシー技術を使用した
場合、メモリ容量や回路素子が増加するため、メモリの
製造コストが増大するものであった。
ダンダンシー技術を使用して不良が発生したローあるい
はカラムをスペア・ローあるいはスペア・カラムによっ
て救済しているが、このリダンダンシー技術を使用した
場合、メモリ容量や回路素子が増加するため、メモリの
製造コストが増大するものであった。
この発明は、上記従来のメモリ・アクセス装置が有する
課題を解決するものであり、その目的とするところは、
メモリに不良が生じている場合においても、そのメモリ
を誤りデータに強い系に使用することができ、しかも、
メモリの製造コストの増大を抑えることが可能なメモリ
・アクセス装置を提供しようとするものである。
課題を解決するものであり、その目的とするところは、
メモリに不良が生じている場合においても、そのメモリ
を誤りデータに強い系に使用することができ、しかも、
メモリの製造コストの増大を抑えることが可能なメモリ
・アクセス装置を提供しようとするものである。
［発明の構成］ （課題を解決するための手段） この発明は、上記課題を解決するため、ローアドレスと
カラムアドレスを指定することによってメモリアレイを
アクセスするメモリ・アクセス装置において、クロック
信号に応じて、メモリアレイの異なるビットを順次斜め
にアクセスするためのローアドレスとカラムアドレスを
それぞれ発生するアドレス生成手段を具備している。
カラムアドレスを指定することによってメモリアレイを
アクセスするメモリ・アクセス装置において、クロック
信号に応じて、メモリアレイの異なるビットを順次斜め
にアクセスするためのローアドレスとカラムアドレスを
それぞれ発生するアドレス生成手段を具備している。
また、前記アドレス生成手段は、前記クロック信号をカ
ウントし、前記メモリアレイのローとカラムのビット配
分に応じてカウント値を分割して出力し、そのうちの一
方をカラムアドレスとして出力するカウンタと、このカ
ウンタから分割して出力されたカウント値を加算又は減
算し、ローアドレスを生成する加算回路又は減算回路に
よって構成されている。
ウントし、前記メモリアレイのローとカラムのビット配
分に応じてカウント値を分割して出力し、そのうちの一
方をカラムアドレスとして出力するカウンタと、このカ
ウンタから分割して出力されたカウント値を加算又は減
算し、ローアドレスを生成する加算回路又は減算回路に
よって構成されている。
さらに、前記メモリアレイはローとカラムのいずれか一
方のビット数が奇数であり、前記アドレス生成手段は前
記クロック信号をカウントし、ローアドレスを生成する
第１のカウンタと、前記クロック信号をカウントし、カ
ラムアドレスを生成する第２のカウンタとによって構成
されている。
方のビット数が奇数であり、前記アドレス生成手段は前
記クロック信号をカウントし、ローアドレスを生成する
第１のカウンタと、前記クロック信号をカウントし、カ
ラムアドレスを生成する第２のカウンタとによって構成
されている。
また、前記メモリアレイはローとカラムのいずれか一方
のビット数が奇数であり、前記アドレス生成手段は前記
クロック信号をシフトし、ローアドレスを生成する第１
のシフトレジスタと、前記クロック信号をシフトし、カ
ラムアドレスを生成する第２のシフトレジスタとによっ
て構成されている。
のビット数が奇数であり、前記アドレス生成手段は前記
クロック信号をシフトし、ローアドレスを生成する第１
のシフトレジスタと、前記クロック信号をシフトし、カ
ラムアドレスを生成する第２のシフトレジスタとによっ
て構成されている。
（作用） すなわち、この発明は、クロック信号に応じて、アドレ
ス生成手段によって順次異なるローアドレスとカラムア
ドレスをそれぞれ発生することにより、メモリアレイを
順次斜めにアクセスすることができる。したがって、メ
モリアレイのローあるいはカラムに不良ビットが生じて
いる場合においても、連続して不良ビットをアクセスす
ることを防止できるため、リダンダンシー技術を使用す
ることなく、そのメモリを誤りデータに強い系に使用す
ることができる。
ス生成手段によって順次異なるローアドレスとカラムア
ドレスをそれぞれ発生することにより、メモリアレイを
順次斜めにアクセスすることができる。したがって、メ
モリアレイのローあるいはカラムに不良ビットが生じて
いる場合においても、連続して不良ビットをアクセスす
ることを防止できるため、リダンダンシー技術を使用す
ることなく、そのメモリを誤りデータに強い系に使用す
ることができる。
アドレス生成手段としては、カウンタと加算器の組合わ
せ回路、カウンタと減算器の組合わせ回路によってカラ
ム方向、ロー方向のビット数に係わらずメモリアレイを
順次斜めにアクセスすることができる。
せ回路、カウンタと減算器の組合わせ回路によってカラ
ム方向、ロー方向のビット数に係わらずメモリアレイを
順次斜めにアクセスすることができる。
さらに、メモリアレイのローとカラムのいずれか一方の
ビット数が奇数である場合は、加算器あるいは減算器を
必要とせず、カウンタあるいはシフトレジスタのみによ
って、メモリアレイを順次斜めにアクセスするためのロ
ーアドレスとカラムアドレスを生成することができる。
ビット数が奇数である場合は、加算器あるいは減算器を
必要とせず、カウンタあるいはシフトレジスタのみによ
って、メモリアレイを順次斜めにアクセスするためのロ
ーアドレスとカラムアドレスを生成することができる。
（実施例） 以下、この発明の実施例について図面を参照して説明す
る。
る。
第１図はこの発明の第１の実施例を示すものである。同
図において、データを記憶するメモリアレイ11は例えば
ロー方向４ビット、カラム方向８ビットからなる32ビッ
トのメモリである。
図において、データを記憶するメモリアレイ11は例えば
ロー方向４ビット、カラム方向８ビットからなる32ビッ
トのメモリである。
また、アドレスカウンタ12はクロック信号φを順次カウ
ントするものであり、５ビットによって構成されてい
る。このアドレスカウンタ12の下位３ビットのカウント
結果は、メモリアレイ11のカラムアドレスとして使用さ
れ、上位２ビットおよび下位２ビットのカウント結果は
それぞれ加算器13に供給され、この加算器13において、
メモリアレイ11のローアドレスが生成される。すなわ
ち、加算器13には、アドレスカウンタ12の24と23、およ
び21と20のカウント結果が供給され、24と21が同一の重
みで加算され、23と20が同一のみ重みで加算される。こ
の加算結果のうち下位２ビットメモリアレイ11のローア
ドレスとして使用される。
ントするものであり、５ビットによって構成されてい
る。このアドレスカウンタ12の下位３ビットのカウント
結果は、メモリアレイ11のカラムアドレスとして使用さ
れ、上位２ビットおよび下位２ビットのカウント結果は
それぞれ加算器13に供給され、この加算器13において、
メモリアレイ11のローアドレスが生成される。すなわ
ち、加算器13には、アドレスカウンタ12の24と23、およ
び21と20のカウント結果が供給され、24と21が同一の重
みで加算され、23と20が同一のみ重みで加算される。こ
の加算結果のうち下位２ビットメモリアレイ11のローア
ドレスとして使用される。
なお、アドレスカウンタ12から出力されるカラムアドレ
ス、および加算器13から出力されるローアドレスはそれ
ぞれ図示せぬカラムデコーダおよびローデコーダを介し
てメモリアレイ11に供給されるようになっている。
ス、および加算器13から出力されるローアドレスはそれ
ぞれ図示せぬカラムデコーダおよびローデコーダを介し
てメモリアレイ11に供給されるようになっている。
上記構成において、アドレスカウンタ12によってクロッ
ク信号φを順次カウントするとともに、加算器13によっ
てアドレスカウンタ12のカウント出力を加算すると、第
２図に示すごとく、カラムアドレス、ローアドレスを得
ることができる。このカラムアドレス、ローアドレスに
従って、メモリアレイ11をアクセスした場合、第１図に
示すメモリアレイ11中にに記載した数字の順に、ビット
が選択され、メモリアレイ11が順次斜めにアクセスされ
る（以下、斜めアクセスをヘリカル・アクセスと称
す）。
ク信号φを順次カウントするとともに、加算器13によっ
てアドレスカウンタ12のカウント出力を加算すると、第
２図に示すごとく、カラムアドレス、ローアドレスを得
ることができる。このカラムアドレス、ローアドレスに
従って、メモリアレイ11をアクセスした場合、第１図に
示すメモリアレイ11中にに記載した数字の順に、ビット
が選択され、メモリアレイ11が順次斜めにアクセスされ
る（以下、斜めアクセスをヘリカル・アクセスと称
す）。
第３図はメモリアレイ11をヘリカル・アクセスする様子
を示すものであり、、…はアクセスの順番を示して
いる。
を示すものであり、、…はアクセスの順番を示して
いる。
このように、メモリアレイ11をヘリカル・アクセスして
データの書込み、この書込んだデータをヘリカル・アク
セスして読出した場合、第３図に示すごとく、メモリア
レイ11に斜線で示すようにロー方向とカラム方向に不良
ビットが存在する場合においても、ローの不良ビット、
カラムの不良ビットを連続してアクセスすることを防止
できる。したがって、ロー方向とカラム方向に不良ビッ
トが存在するメモリアレイであっても、誤りデータに対
して強いADM系等に使用することができるものである。
データの書込み、この書込んだデータをヘリカル・アク
セスして読出した場合、第３図に示すごとく、メモリア
レイ11に斜線で示すようにロー方向とカラム方向に不良
ビットが存在する場合においても、ローの不良ビット、
カラムの不良ビットを連続してアクセスすることを防止
できる。したがって、ロー方向とカラム方向に不良ビッ
トが存在するメモリアレイであっても、誤りデータに対
して強いADM系等に使用することができるものである。
しかも、この実施例によれば、リダンダンシー技術を用
いること無く、不良ビットが存在するメモリアレイを使
用することができるため、メモリの製造コストを低減す
ることができるものである。
いること無く、不良ビットが存在するメモリアレイを使
用することができるため、メモリの製造コストを低減す
ることができるものである。
次に、この発明の第２の実施例について説明する。尚、
第１の実施例と同一部分には同一符号を付す。
第１の実施例と同一部分には同一符号を付す。
第４図は第２の実施例を示すものである。第１の実施例
では、加算器13によってローアドレスを演算したが、こ
の実施例は、減算器21によってローアドレスを演算して
いる。減算器21とアドレスカウンタ12の関係は第１の実
施例と同様である。
では、加算器13によってローアドレスを演算したが、こ
の実施例は、減算器21によってローアドレスを演算して
いる。減算器21とアドレスカウンタ12の関係は第１の実
施例と同様である。
上記構成において、アドレスカウンタ12によってクロッ
ク信号φを順次カウントするとともに、減算器21によっ
てアドレスカウンタ12のカウント出力を減算すると、第
５図に示すごとく、ローアドレス、カラムアドレスを得
ることができる。このローアドレス、カラムアドレスに
従って、メモリアレイ11をアクセスした場合、第４図に
示すメモリアレイ11中に記載した数字の順に、ビットが
選択され、メモリアレイ11がヘリカル・アクセスされ
る。
ク信号φを順次カウントするとともに、減算器21によっ
てアドレスカウンタ12のカウント出力を減算すると、第
５図に示すごとく、ローアドレス、カラムアドレスを得
ることができる。このローアドレス、カラムアドレスに
従って、メモリアレイ11をアクセスした場合、第４図に
示すメモリアレイ11中に記載した数字の順に、ビットが
選択され、メモリアレイ11がヘリカル・アクセスされ
る。
この実施例によっても第１の実施例と同様の効果を得る
ことができる。
ことができる。
第６図は、この発明の第３の実施例を示すものである。
上記第１、第２の実施例において、メモリアレイ11はロ
ーおよびカラムのビット数がいずれも偶数の場合であっ
たが、ローあるいはカラムのいずれかのビット数が奇数
の場合は、回路構成を簡略化することができる。
上記第１、第２の実施例において、メモリアレイ11はロ
ーおよびカラムのビット数がいずれも偶数の場合であっ
たが、ローあるいはカラムのいずれかのビット数が奇数
の場合は、回路構成を簡略化することができる。
第６図は、メモリアレイ31のカラム方向のビット数を奇
数、例えば７ビット、ロー方向のビット数を偶数、例え
ば４ビットとした場合を示すものである。このメモリア
レイ31のローアドレス、カラムアドレスはクロック信号
φをカウントするアドレスカウンタ32、33によって生成
される。アドレスカウンタ32は例えば３ビットであり、
アドレスカウンタ33は例えば２ビットである。
数、例えば７ビット、ロー方向のビット数を偶数、例え
ば４ビットとした場合を示すものである。このメモリア
レイ31のローアドレス、カラムアドレスはクロック信号
φをカウントするアドレスカウンタ32、33によって生成
される。アドレスカウンタ32は例えば３ビットであり、
アドレスカウンタ33は例えば２ビットである。
これらアドレスカウンタ32、33はアップカウンタ、ダウ
ンカウンタを組合わせて構成することができ、その組合
わせ方法は、例えば次に（ａ）〜（ｄ）で示すようであ
る。
ンカウンタを組合わせて構成することができ、その組合
わせ方法は、例えば次に（ａ）〜（ｄ）で示すようであ
る。
カウンタ32、カウント32 −−−−−−−−−−−−−−−− （ａ） アップカウンタ、アップカウンタ （ｂ） アップカウンタ、ダウンカウンタ （ｃ） ダウンカウンタ、アップカウンタ （ｄ） ダウンカウンタ、ダウンカウンタ 上記構成において、アドレスカウンタ32、33によりロッ
ク信号φを順次カウントし、このカウント結果によって
メモリアレイ31のローアドレス、カラムアドレスを生成
すると、メモリアレイ31のビットを順次ヘリカル・アク
セスすることができる。
ク信号φを順次カウントし、このカウント結果によって
メモリアレイ31のローアドレス、カラムアドレスを生成
すると、メモリアレイ31のビットを順次ヘリカル・アク
セスすることができる。
第７図は、それぞれ上記（ａ）〜（ｄ）に示すカウンタ
の組合わせに対応したメモリアレイ31のアクセス方向を
示すものであり、カウンタの組合わせに応じてアクセス
方向を種々設定することができる。同図において、
…はアクセスの順番を示している。
の組合わせに対応したメモリアレイ31のアクセス方向を
示すものであり、カウンタの組合わせに応じてアクセス
方向を種々設定することができる。同図において、
…はアクセスの順番を示している。
第８図は、この発明の第４の実施例を示すものである。
この実施例は第６図に示す第３の実施例におけるアドレ
スカウンタ32、33をシフトレジスタ41、42としたもので
ある。このうちカラムアドレスを生成するシフトレジス
タ41は７ビット構成であり、ローアドレスを生成するシ
フトレジスタ42は４ビット構成である。
この実施例は第６図に示す第３の実施例におけるアドレ
スカウンタ32、33をシフトレジスタ41、42としたもので
ある。このうちカラムアドレスを生成するシフトレジス
タ41は７ビット構成であり、ローアドレスを生成するシ
フトレジスタ42は４ビット構成である。
これらシフトレジスタ41、42から順次出力される第９図
に示す信号により、メモリアレイ31をローおよびカラム
をアクセスすることにより、上記実施例と同様にヘリカ
ル・アクセスを行うことができる。
に示す信号により、メモリアレイ31をローおよびカラム
をアクセスすることにより、上記実施例と同様にヘリカ
ル・アクセスを行うことができる。
尚、上記各実施例で使用したアドレスカウンタは、初期
値をセットすることが不可能な初期値セット不可形、あ
るいは初期値をセットすることが可能な初期値セット可
能形、例えばセット付、リセット付、セット・リセット
付、プリセット付のいずれでも使用可能であるが、一般
には、ヘリカル・アクセスの先頭アドレスを任意に設定
することが可能な全ビット・プリセット付カウンタを使
用するとよい。また、同カウンタはアップカウンタ、ダ
ウンカウンタ、アップ・ダウンカウンタのいずれでもよ
い。
値をセットすることが不可能な初期値セット不可形、あ
るいは初期値をセットすることが可能な初期値セット可
能形、例えばセット付、リセット付、セット・リセット
付、プリセット付のいずれでも使用可能であるが、一般
には、ヘリカル・アクセスの先頭アドレスを任意に設定
することが可能な全ビット・プリセット付カウンタを使
用するとよい。また、同カウンタはアップカウンタ、ダ
ウンカウンタ、アップ・ダウンカウンタのいずれでもよ
い。
その他、この発明の要旨を変えない範囲において、種々
変形実施可能なことは勿論である。
変形実施可能なことは勿論である。
［発明の効果］ 以上、詳述したようにこの発明によれば、メモリに不良
が生じている場合においても、そのメモリを誤りデータ
に強い系に使用することができ、しかも、メモリの製造
コストの増大を抑えることが可能なメモリ・アクセス装
置を提供できる。
が生じている場合においても、そのメモリを誤りデータ
に強い系に使用することができ、しかも、メモリの製造
コストの増大を抑えることが可能なメモリ・アクセス装
置を提供できる。
第１図はこの発明の第１の実施例を示す構成図、第２
図、第３図はそれぞれ第１図の動作を説明するために示
す図、第４図はこの発明の第２の実施例を示す構成図、
第５図は第４図の動作を説明するために示す図、第６図
はこの発明の第３の実施例を示す構成図、第７図はカウ
ンタの組合わせに応じたヘリカル・アクセス動作を示す
図、第８図はこの発明の第４の実施例を示す構成図、第
９図は第８図の動作を説明するために示す図、第10図は
従来のメモリアクセス方法を説明するために示す図であ
る。 11、31……メモリアレイ、12、32、33……アドレスカウ
ンタ、13……加算器、21……減算器、41、42……シフト
レジスタ。
図、第３図はそれぞれ第１図の動作を説明するために示
す図、第４図はこの発明の第２の実施例を示す構成図、
第５図は第４図の動作を説明するために示す図、第６図
はこの発明の第３の実施例を示す構成図、第７図はカウ
ンタの組合わせに応じたヘリカル・アクセス動作を示す
図、第８図はこの発明の第４の実施例を示す構成図、第
９図は第８図の動作を説明するために示す図、第10図は
従来のメモリアクセス方法を説明するために示す図であ
る。 11、31……メモリアレイ、12、32、33……アドレスカウ
ンタ、13……加算器、21……減算器、41、42……シフト
レジスタ。
Claims (5)
- 【請求項１】ローアドレスとカラムアドレスを指定する
ことによってメモリアレイをアクセスするメモリ・アク
セス装置において、 クロック信号に応じて、メモリアレイの異なるビットを
順次斜めにアクセスするためのローアドレスとカラムア
ドレスをそれぞれ発生するアドレス生成手段を具備した
ことを特徴とするメモリ・アクセス装置。 - 【請求項２】前記アドレス生成手段は、前記クロック信
号をカウントし、前記メモリアレイのローとカラムのビ
ット配分に応じてカウント値を分割して出力し、そのう
ちの一方をカラムアドレスとして出力するカウンタと、 このカウンタから分割して出力されたカウント値を加算
し、ローアドレスを生成する加算回路と、 を具備したことを特徴とする請求項１記載のメモリ・ア
クセス装置。 - 【請求項３】前記アドレス生成手段は、前記クロック信
号をカウントし、前記メモリアレイのローとカラムのビ
ット配分に応じてカウント値を分割して出力し、そのう
ちの一方をカラムアドレスとして出力するカウンタと、 このカウンタから分割して出力されたカウント値を減算
し、ローアドレスを生成する減算回路と、 を具備したことを特徴とする請求項１記載のメモリ・ア
クセス装置。 - 【請求項４】前記メモリアレイはローとカラムのいずれ
か一方のビット数が奇数であり、 前記アドレス生成手段は前記クロック信号をカウント
し、ローアドレスを生成する第１のカウンタと、 前記クロック信号をカウントし、カラムアドレスを生成
する第２のカウンタとを具備したことを特徴とする請求
項１記載のメモリ・アクセス装置。 - 【請求項５】前記メモリアレイはローとカラムのいずれ
か一方のビット数が奇数であり、 前記アドレス生成手段は前記クロック信号をシフトし、
ローアドレスを生成する第１のシフトレジスタと、 前記クロック信号をシフトし、カラムアドレスを生成す
る第２のシフトレジスタと、 を具備したことを特徴とする請求項１記載のメモリ・ア
クセス装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095275A JPH07113904B2 (ja) | 1990-04-11 | 1990-04-11 | メモリ・アクセス装置 |
| US07/682,241 US5214611A (en) | 1990-04-11 | 1991-04-09 | Memory access device for accessing memory cell array diagonally |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095275A JPH07113904B2 (ja) | 1990-04-11 | 1990-04-11 | メモリ・アクセス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03292551A JPH03292551A (ja) | 1991-12-24 |
| JPH07113904B2 true JPH07113904B2 (ja) | 1995-12-06 |
Family
ID=14133224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2095275A Expired - Lifetime JPH07113904B2 (ja) | 1990-04-11 | 1990-04-11 | メモリ・アクセス装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5214611A (ja) |
| JP (1) | JPH07113904B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2708115B1 (fr) * | 1993-07-19 | 1995-09-01 | Sgs Thomson Microelectronics | Dispositif de stockage de données. |
| GB2298296B (en) * | 1995-02-23 | 1999-12-22 | Sony Uk Ltd | Data processing |
| US5765219A (en) * | 1995-02-23 | 1998-06-09 | Sony Corporation | Apparatus and method for incrementally accessing a system memory |
| US5892775A (en) * | 1995-12-27 | 1999-04-06 | Lucent Technologies Inc. | Method and apparatus for providing error-tolerant storage of information |
| JP2001006387A (ja) * | 1999-06-18 | 2001-01-12 | Mitsubishi Electric Corp | テスト回路を備える半導体装置および半導体装置の試験装置 |
| JP2004246979A (ja) * | 2003-02-14 | 2004-09-02 | Fujitsu Ltd | 半導体試験回路、半導体記憶装置および半導体試験方法 |
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