JP2004241473A - 半導体記憶装置 - Google Patents
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Abstract
【課題】リフレッシュ動作が不要で、サイクルタイムと消費電力が通常のＳＲＡＭと同等であり、かつメモリセルの占有面積が通常のＳＲＡＭよりも小さい半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１と第２ドライバｎＭＯＳトランジスタ３，４と第１と第２ＴＦＴ７，８とをそれぞれ含む１対のインバータと、第１と第２アクセスｎＭＯＳトランジスタ１，２とを有するメモリセルと、第１と第２アクセスｎＭＯＳトランジスタ１，２のドレイン、第１と第２ドライバｎＭＯＳトランジスタ３，４のドレインおよび第１と第２ＴＦＴ７，８のドレインと電気的に接続される第１と第２容量素子５，６とを備える。そして、第１と第２アクセスｎＭＯＳトランジスタ１，２のゲート長およびゲート幅と、第１と第２ドライバｎＭＯＳトランジスタ３，４のゲート長およびゲート幅とを等しくする。
【選択図】 図１
【解決手段】半導体記憶装置は、第１と第２ドライバｎＭＯＳトランジスタ３，４と第１と第２ＴＦＴ７，８とをそれぞれ含む１対のインバータと、第１と第２アクセスｎＭＯＳトランジスタ１，２とを有するメモリセルと、第１と第２アクセスｎＭＯＳトランジスタ１，２のドレイン、第１と第２ドライバｎＭＯＳトランジスタ３，４のドレインおよび第１と第２ＴＦＴ７，８のドレインと電気的に接続される第１と第２容量素子５，６とを備える。そして、第１と第２アクセスｎＭＯＳトランジスタ１，２のゲート長およびゲート幅と、第１と第２ドライバｎＭＯＳトランジスタ３，４のゲート長およびゲート幅とを等しくする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、半導体記憶装置におけるメモリセルにおける各要素のレイアウトに関する。
【０００２】
【従来の技術】
従来から、半導体記憶装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は知られている。
【０００３】
ＤＲＡＭは、１つのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと１つのキャパシタとで構成されるメモリセルを有する半導体記憶装置である。このようにメモリセルの構造が単純であることから、半導体デバイスの高集積化・大容量化に最適なものとして、様々な電子機器において使用されている。
【０００４】
ＳＲＡＭは、通常２つのアクセスＭＯＳトランジスタと、２つのドライバＭＯＳトランジスタと、２つのロードＭＯＳトランジスタあるいは抵抗素子とを有するメモリセル備える。このＳＲＡＭのメモリセルの構造例が、たとえば特開平６−２９１２８１号公報、特開平７−１６１８４０号公報、特開昭６２−２５７６９８号公報に開示されている。
【０００５】
また、ＤＲＡＭのメモリセルを用いＳＲＡＭと同じインタフェースを有する擬似ＳＲＡＭというものもある。
【０００６】
【特許文献１】
特開平６−２９１２８１号公報
【０００７】
【特許文献２】
特開平７−１６１８４０号公報
【０００８】
【特許文献３】
特開昭６２−２５７６９８号公報
【０００９】
【発明が解決しようとする課題】
しかし、ＤＲＡＭでは記憶保持のためにリフレッシュ動作が必要であり、リフレッシュされているメモリセルへ書込みや読出しはできない。そのため、書込みや読出しを行いたいメモリセルがリフレッシュ中の場合、リフレッシュが完了するまで書込みや読出し動作を一時中断する必要がある。また、リフレッシュ動作のために消費される電流が大きいため、記憶内容を電池等で保持する場合、保持できる時間がＳＲＡＭに比較して短くなる。
【００１０】
ＳＲＡＭの場合、リフレッシュ動作は不要であるが、１つのメモリセルを構成するＭＯＳトランジスタ等の要素の数がＤＲＡＭよりも多いので、１つのメモリセルの占有面積がＤＲＡＭと比較して大きくなる。そのため、大容量化が難しく、ＤＲＡＭと比較すると１ビットに対するコスト（ビットコスト）が高くなる。
【００１１】
他方、擬似ＳＲＡＭは、ＤＲＡＭのメモリセルを用いているので、大容量化が可能となるが、リフレッシュ動作は必要となる。セルフリフレッシュ機能を用いることにより外部からのリフレッシュ動作を不要とすることはできるが、書込み、読出し動作中にリフレッシュ動作を行う必要はある。そのため、１サイクル内に書込みおよび読出し動作のための期間と、リフレッシュ動作の期間とが存在することとなり、通常のＳＲＡＭと比較してサイクルタイムが長くなる。また、リフレッシュ電流が流れるため、通常のＳＲＡＭよりも消費電流が増大し、電池によるデータ保持期間が短くなる。
【００１２】
以上のように、ＤＲＡＭ、ＳＲＡＭ、擬似ＳＲＡＭにはそれぞれ固有の問題があった。そこで本発明は、リフレッシュ動作が不要で、サイクルタイムと消費電流が通常のＳＲＡＭと同等であり、かつメモリセルの占有面積を通常のＳＲＡＭよりも小さくすることができる半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、メモリセルと、層間絶縁膜と、容量素子とを備える。メモリセルは、半導体基板上に形成され、ドライバＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタおよび負荷素子をそれぞれ含む１対のインバータと、アクセスＭＯＳトランジスタとを有する。層間絶縁膜は、アクセスＭＯＳトランジスタ、ドライバＭＯＳトランジスタおよび負荷素子を覆う。容量素子は、層間絶縁膜上に形成され、アクセスＭＯＳトランジスタのドレイン、ドライバＭＯＳトランジスタのドレインおよび負荷素子と電気的に接続される。そして、アクセスＭＯＳトランジスタのゲート幅に対し、ドライバＭＯＳトランジスタのゲート幅が１．２倍以下である。
【００１４】
【発明の実施の形態】
以下、図１〜図１５を用いて、本発明の実施の形態について説明する。
【００１５】
（実施の形態１）
図１は、本発明の実施の形態１における半導体記憶装置のメモリセルの等価回路図である。該半導体記憶装置は、メモリセルが形成されるメモリセルアレイ領域と、メモリセルの動作制御を行なう周辺回路が形成される周辺回路領域とを備える。
【００１６】
メモリセルは、図１に示すように、第１と第２インバータと、２つのアクセスｎＭＯＳトランジスタ１，２とを有する。第１インバータは、第１ドライバｎＭＯＳトランジスタ３と第１ＴＦＴ（ｐ型の薄膜トランジスタ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）７とを含み、第２インバータは、第２ドライバｎＭＯＳトランジスタ４と第２ＴＦＴ８とを含む。
【００１７】
第１インバータと第２インバータは互いの入力と出力とを接続したフリップフロップを形成し、フリップフロップの第１記憶ノード９に第１アクセスｎＭＯＳトランジスタ１のドレインが接続され、フリップフロップの第２記憶ノード１０に第２アクセスｎＭＯＳトランジスタ２のドレインが接続される。
【００１８】
第１および第２アクセスｎＭＯＳトランジスタ１，２のゲートは、ワード線（ＷＬ）１５に接続され、第１および第２アクセスｎＭＯＳトランジスタ１，２のソースはビット線（ＢＬ）１６，ビット線（／ＢＬ）１７と接続される。また、第１と第２ＴＦＴ７，８のソースは、電源（Ｖｄｄ）と接続され、第１および第２ＴＦＴ７，８のドレインは第１と第２記憶ノード９，１０とそれぞれ接続される。第１および第２ドライバｎＭＯＳトランジスタ３，４のソースは接地線（ＧＮＤ線）と接続され、第１および第２ドライバｎＭＯＳトランジスタ３，４のドレインは第１と第２記憶ノード９，１０とそれぞれ接続される。
【００１９】
そして、第１と第２記憶ノード９，１０に、第１と第２容量素子（キャパシタ）５，６をそれぞれ接続している。また、第１および第２アクセスｎＭＯＳトランジスタ１，２のゲート長およびゲート幅を、第１および第２ドライバｎＭＯＳトランジスタ３，４のそれとほぼ等しくしている。
【００２０】
なお、図１において、電位Ｖｃｐは、後述するキャパシタの対向電極（上部電極）の電位であり、本実施の形態では、Ｖｄｄ電位の１／２の電位を与える。しかし、電位ＶｃｐはＶｄｄと同レベルであってもよく、ＧＮＤレベルであってもよい。
【００２１】
通常のＳＲＡＭでは、アクセストランジスタのサイズとドライバトランジスタのサイズを等しくすると、読出し動作時にビット線からアクセストランジスタを介して記憶ノードに流れ込む電流により、記憶ノードの電位が、該記憶ノードを入力とするもう一方のインバータの反転閾値よりも高くなる。そのため、データが破壊されてしまう。
【００２２】
よって、アクセストランジスタのサイズとドライバトランジスタのサイズは１：３程度が理想的とされていた。これは、ドライバトランジスタのサイズよりアクセストランジスタのサイズを小さくすることで、記憶ノードに流れ込む電流を少なくしながらドライバトランジスタからＧＮＤへ逃がす電流を多くするためである。
【００２３】
したがって、従来のＳＲＡＭでは、アクセストランジスタのサイズよりもドライバトランジスタのサイズを大きくする必要があった。このようにドライバトランジスタのサイズを大きくしていたことが、メモリセルサイズの増大の一因となっていた。
【００２４】
ところが、本実施の形態における半導体記憶装置のメモリセルでは、上記のようにアクセストランジスタとドライバトランジスタのレイアウトパターン上のサイズをほぼ等しくすることができるので、これら双方のトランジスタサイズをプロセスルールに従う最小トランジスタサイズとすることができる。よって、ドライバトランジスタのサイズを従来よりも小さくすることができ、結果としてメモリセル面積を縮小することができる。
【００２５】
上記のようにアクセストランジスタのサイズとドライバトランジスタのサイズとをほぼ等しくするために、本実施の形態では、１０ｐＦ〜３０ｐＦ程度の容量素子を記憶ノードに接続することや、アクセストランジスタおよび／またはドライバトランジスタと、他の要素とのコンタクト部の抵抗値を適切に調節している。具体的には、たとえばアクセストランジスタとビット線とのコンタクト部の抵抗値を、たとえば２１〜１００ｋΩ程度とし、ドライバトランジスタと接地線（ＧＮＤ線）とのコンタクト部の抵抗値をたとえば２０ｋΩ以下程度とし、アクセストランジスタとビット線とのコンタクト部の抵抗値の方を大きくしている。
【００２６】
このように容量素子を設けたり、コンタクト抵抗を調節することで、アクセストランジスタのサイズとドライバトランジスタのサイズをほぼ等しくした場合でも、記憶ノードに流れ込む電流量を適切に調節することができ、読出し動作時のデータ破壊を抑制することができる。
【００２７】
なお、トランジスタのサイズは、他のレイアウトパターン、たとえばコンタクトの配置などの影響を受けるので、全く等しくしなくても２０％程度の差はあってもよい。また、読出し動作を少しでも安定させる意味では、アクセストランジスタに比べドライバトランジスタのサイズの方が大きくなることが好ましい。
【００２８】
後述するメモリセルパターンにおいては、アクセストランジスタのゲート幅に対しドライバトランジスタのゲート幅が１．２倍としても、メモリセルサイズはほぼ変化しない。また、メモリセルサイズにはゲート長よりゲート幅のサイズの変化の方が影響が大きい。以上より、ドライバＭＯＳトランジスタのゲート幅を、アクセスＭＯＳトランジスタのゲート幅の０．８倍以上１．２倍以下とすることが好ましい。
【００２９】
次に、本実施の形態における半導体記憶装置の動作について説明する。
まず、読出し動作について説明する。第２記憶ノード１０の電位が接地（ＧＮＤ）レベル、第１記憶ノード９の電位がＶｄｄレベルであるとする。読出し動作は、ビット線（ＢＬ）１６およびビット線（／ＢＬ）１７が、プリチャージｎＭＯＳトランジスタ１２，１３およびイコライズｎＭＯＳトランジスタ１１によって、ともにＶｄｄレベルにプリチャージされる。このときの信号線１４のレベルは、ビット線をＶｄｄレベルにするために、ＶｄｄにプリチャージｎＭＯＳトランジスタ１２，１３の閾値電圧（Ｖｔｈ）を加えたレベル以上となっている。なお、ｐＭＯＳトランジスタをプリチャージトランジスタやイコライズトランジスタに用いる場合、信号線１４のレベルは、Ｖｄｄレベルであってもよい。
【００３０】
次に、プリチャージが完了し、信号線１４をＧＮＤレベルとし、ビット線（ＢＬ）１６およびビット線（／ＢＬ）１７に電荷の流入流出がない状態になった後に、ワード線１５をＧＮＤレベルからＶｄｄより高い電位にチャージする。このときの電位は、Ｖｄｄ＋アクセストランジスタの閾値電圧（Ｖｔｈ）以上のレベルである。
【００３１】
ワード線１５が上記電位になると、第２アクセスｎＭＯＳトランジスタ２にビット線（／ＢＬ）１７から電荷が流入する。流入した電荷は、第２容量素子（キャパシタ）６を充電して第２記憶ノード１０の電位はＧＮＤレベルから上昇する。
【００３２】
そうすると、第２ドライバｎＭＯＳトランジスタ４のソース・ドレイン間に電位差が生じ、ＧＮＤ線に電荷の放出が始まる。このときの第２記憶ノード１０の電位が、これを入力とする第１ＴＦＴ７と第１ドライバｎＭＯＳトランジスタ３を含むインバータの反転閾値を超えないように、ビット線容量、アクセストランジスタのソース・ドレイン電流値、容量素子の容量、ドライバトランジスタのソース・ドレイン電流値を設定する。
【００３３】
たとえば、ビット線容量値を２００ｆＦ程度、、容量素子の容量を２５ｆＦ程度、過渡的にアクセスｎＭＯＳトランジスタを流れる電流値の最大値を１５μＡ程度、ドライバｎＭＯＳトランジスタを流れる電流値の最大値を９μＡ程度とすればよい。
【００３４】
また、アクセスｎＭＯＳトランジスタに流れる電流値を調節するために、アクセスｎＭＯＳトランジスタのソース・ドレインの不純物濃度を意図的に下げ、ソース・ドレインの抵抗値を上昇させることも考えられる。
【００３５】
たとえば、リン（Ｐ）または砒素（Ａｓ）を１×１０１３〜１×１０１４（ｃｍ−２）程度注入することにより、アクセスｎＭＯＳトランジスタのソース・ドレインを形成し、上記注入に加えて、リン（Ｐ）または砒素（Ａｓ）を１×１０１５〜６×１０１５（ｃｍ−２）程度注入することによりドライバｎＭＯＳトランジスタのソース・ドレインを形成すればよい。
【００３６】
他方、反対側の第１記憶ノード９は、ビット線プリチャージ電位がＶｄｄ、ワード線１５の電位がＶｄｄ＋閾値電圧（Ｖｔｈ）であるので、ほぼＶｄｄレベルを保つ。よって、ビット線（ＢＬ）１６とビット線（／ＢＬ）１７間に電位差が発生する。この電位差をセンスアンプで増幅することで、メモリセルのデータを読み出すことができる。
【００３７】
書込み動作は次のように行われる。第２記憶ノード１０の電位がＧＮＤレベル、第１記憶ノード９の電位がＶｄｄレベルであるとする。まず読出し動作時と同様の手法で、ビット線（ＢＬ）１６およびビット線（／ＢＬ）１７をＶｄｄレベルにプリチャージする。
【００３８】
次に、信号線１４をＧＮＤレベルとし、ワード線１５をＶｄｄ＋閾値電圧（Ｖｔｈ）レベルとする。そして入力ドライバからビット線に書込みデータを出力させる。このとき、第１記憶ノード９にＧＮＤレベル、第２記憶ノード１０にＶｄｄレベルを記憶させるには、ビット線（ＢＬ）１６をＧＮＤレベル、ビット線（／ＢＬ）１７をＶｄｄレベルにする。
【００３９】
それにより、第１容量素子５に蓄積されている電荷をビット線（ＢＬ）１６に引き抜き、第１記憶ノード９のレベルを、それを入力とする第２ＴＦＴ８および第２ドライバｎＭＯＳトランジスタ４で構成されるインバ−タの反転閾値よりも下げる。このとき、第１ＴＦＴ７から供給される電流量は、第１アクセスｎＭＯＳトランジスタ１を介してビット線（ＢＬ）１６に放電される電流量よりも充分に小さい。
【００４０】
このようにインバ−タが反転することで、Ｖｄｄレベルのビット線（／ＢＬ）１７から第２容量素子６に向けて充電が始まり、最終的には第１記憶ノード９がＧＮＤレベル、第２記憶ノード１０がＶｄｄレベルに充電される。それにより、書込み動作が終了する。
【００４１】
次に、データ保持について説明する。データ保持については、ＳＲＡＭと同様に、フリップフロップ構造を有することで、データをラッチする。つまりＤＲＡＭのようにリフレッシュ動作は不要で、ＴＦＴ型ＳＲＡＭと同程度の消費電力にてデータを保持することができる。
【００４２】
さらに、記憶ノードに容量素子を接続することで、ソフトエラー耐性を格段に向上することができる。ここで、ソフトエラーとは、パッケージに含まれるＵやＴｈから放出されるα線が半導体基板中を通過することにより発生する電子―正孔対によるノイズで情報破壊が起こり、メモリが誤動作する現象をいう。
【００４３】
次に、読出し時にメモリセルのデータを破壊しない非破壊読出しをする場合の条件について述べる。読出し動作時におけるキャパシタの容量値に対する記憶ノードの最大電位の依存性について図１５を用いて説明する。図１５の横軸および縦軸は、それぞれキャパシタの容量値および記憶ノードの最大電位を表わす。
【００４４】
図１５において菱形印がプロットされた曲線は、ビット線の寄生容量が１８０ｆＦの場合を示し、四角印がプロットされた曲線は、ビット線の寄生容量が３６０ｆＦの場合を示す。また、電源電圧Ｖｄｄは１．６Ｖであり、ｎＭＯＳトランジスタのしきい値電圧Ｖｔｈｎは１．０Ｖ程度である。
【００４５】
記憶ノードの最大電位が１．０Ｖとなるのは、ビット線の寄生容量が１８０ｆＦのときは約２３ｆＦ、ビット線の寄生容量が３６０ｆＦのときは約４３ｆＦである。したがって、たとえばビット線の寄生容量が１８０ｆＦのときは容量値が２３ｆＦよりも大きいキャパシタを設ければ、記憶ノードの電位はｎＭＯＳトランジスタのしきい値電圧である１．０Ｖを超えることはなく、メモリセルのセル比が１であっても、記憶データが反転することなく、また記憶データを破壊することなく読み出すことができる。
【００４６】
最大の電位が１．０Ｖとすると、ビット線の寄生容量とメモリセル容量との比は、ビット線の寄生容量が１８０ｆＦのときに約７．８、ビット線の寄生容量が３６０ｆＦのときに約８．３となっている。通常、ＤＲＡＭのビット線とメモリセルの容量比は３前後であるので、これと比べると上記容量比を大きくすることができる。
【００４７】
なお、上記の例では最大の電位を１．０Ｖとしたが、電源電圧の低電圧化を図る際には、しきい値電圧を低下させることが望ましく、上記最大の電位も低下させることが望ましい。したがって、ビット線の寄生容量とメモリセル容量との比は、８以下にすることが望ましい。
【００４８】
また、ＤＲＡＭと異なりラッチ回路をメモリセルに有することから、ＤＲＡＭの容量比を下回る必要はないので、上記容量比は、３以上８以下とすることが望ましいと考えられる。このように容量比をＤＲＡＭよりも大きくすることができるので、ビット線とメモリセルの容量比の許容範囲が広くなり、ビット線およびメモリセルの設計の自由度が増す。なお、破壊読出しを行なう場合は、容量比が３以上８以下の条件を満たさなくてもよい。
【００４９】
次に、本実施の形態における半導体記憶装置のメモリセルの断面構造例について図８を用いて説明する。
【００５０】
図８に示すように、シリコン基板等の半導体基板６０の主表面に、ｐ型の不純物を導入してｐウェル領域６１を形成する。このｐウェル領域６１の表面に選択的に素子分離領域６２を形成する。図８の例では、素子分離領域６２としてトレンチ分離領域を形成している。
【００５１】
素子分離領域６２で囲まれる活性領域６３の表面上に、アクセスｎＭＯＳトランジスタ６８、ドライバｎＭＯＳトランジスタ６９等のＭＯＳトランジスタを形成する。アクセスｎＭＯＳトランジスタ６８は、１組のｎ型不純物領域６４と、ゲート絶縁膜と、ゲート電極６５とを有する。１組のｎ型不純物領域６４は、活性領域６３の表面に間隔をあけて形成され、アクセスｎＭＯＳトランジスタ６８のソースあるいはドレインとなる。
【００５２】
ゲート電極６５上にはシリコン酸化膜等の絶縁膜が形成され、この絶縁膜およびゲート電極６５を覆うようにシリコン窒化膜等よりなる絶縁膜６６を形成する。絶縁膜６６を覆うように不純物をドープしたシリコン酸化膜等で構成される第１層間絶縁膜７１を形成する。この第１層間絶縁膜７１に、アクセスｎＭＯＳトランジスタ６８のソースとドレインにそれぞれ達する１組の第１コンタクトホール６７と、ドライバｎＭＯＳトランジスタ６９のゲート電極に達する第２コンタクトホール７０とを形成する。
【００５３】
第１コンタクトホール６７と第２コンタクトホール７０内には、タングステン等の導電材料からなるプラグ部を形成する。一方の第１コンタクトホール６７内のプラグ部と、ｎ型不純物領域（ドレイン）６４との接続部が記憶ノード９０となる。
【００５４】
第１層間絶縁膜７１上に第２層間絶縁膜７２を形成し、この第２層間絶縁膜７２貫通するように第３コンタクトホール７６を形成する。第３コンタクトホール７６内から第２層間絶縁膜７２上に、タングステン等からなるビット線７７を形成する。
【００５５】
ビット線７７上に第３層間絶縁膜７３を形成する。第３層間絶縁膜７３、ビット線７７および第２層間絶縁膜７２を貫通するように第４コンタクトホール７８を形成する。第４コンタクトホール７８の内表面上に絶縁膜７９を形成する。この絶縁膜７９の内側にプラグ部を形成する。したがって、絶縁膜７９によってプラグ部とビット線７７間を電気的に絶縁することができる。
【００５６】
第３層間絶縁膜７３上には、ＴＦＴのゲート電極（第１導電層）８０を形成する。このゲート電極８０上に絶縁膜を介してＴＦＴのソース、ドレインおよびチャネル領域を形成するＴＦＴボディ部（第２導電層）８１を形成する。ＴＦＴのゲート電極８０およびＴＦＴボディ部８１を覆うように第４層間絶縁膜７４を形成する。
【００５７】
この第４層間絶縁膜７４に、ＴＦＴボディ部８１を貫通してＴＦＴのゲート電極８０に達する第５コンタクトホール８２を形成する。この第５コンタクトホール８２内にプラグ部を形成し、該プラグ部によって一方のＴＦＴのゲート電極８０と他方のＴＦＴにおけるＴＦＴボディ部８１とを電気的に接続する。
【００５８】
第４層間絶縁膜７４上に、第５層間絶縁膜７５を形成する。この第５層間絶縁膜７５に、第４層間絶縁膜７４および第５コンタクトホール８２内のプラグ部に達するトレンチ８３を形成する。
【００５９】
このトレンチ８３内に、容量素子としてのキャパシタを形成する。トレンチ８３の内表面上に、上記プラグ部と電気的に接続されるようにポリシリコン等からなるキャパシタ下部電極（第１電極）８４を形成する。キャパシタ下部電極８４の表面に粗面処理を施し、多数の突起を形成する。それにより、キャパシタの表面積を増大することができ、キャパシタ容量を増大することができる。
【００６０】
キャパシタ下部電極８４上にキャパシタ絶縁膜８５を形成し、このキャパシタ絶縁膜８５上に、ポリシリコン等からなるキャパシタ上部電極（第２電極）８６を形成する。そして、キャパシタ上部電極８６を覆うように保護絶縁膜８７を形成する。
【００６１】
上記のようにビット線７７をＴＦＴの下に配置することにより、ＴＦＴおよびキャパシタにビット線コンタクトのための領域を設ける必要がなくなる。したがって、ＴＦＴおよびキャパシタのサイズを大きくすることができる。
【００６２】
また、ビット線７７と同じレイヤ、すなわち第２層間絶縁膜７２上にＧＮＤ線も形成されるので、ビット線コンタクトもＧＮＤ線コンタクトもあまり深くならない。したがって、コンタクト抵抗を低減することができる。
【００６３】
さらに、ＴＦＴをキャパシタの下に配置することにより、キャパシタを信号線が通過するのを回避することができる。したがって、信号線のためにキャパシタサイズが制約を受けることがなく、キャパシタサイズを大きく確保することができる。
【００６４】
次に、本実施の形態における半導体記憶装置のメモリセルにおける各レイヤのパターンレイアウト例について、下層から順に図２〜図７を用いて説明する。
【００６５】
図２に示すように、１つのメモリセル領域２５内に、第１配線パターン２０〜２２と、活性領域パターン２３，２４とを形成する。これらのパターンは全てほぼ直線形状であり、長方形に近い単純な形状を有している。第１配線パターン２０〜２２は略平行に延在し、活性領域パターン２３，２４は、第１配線パターン２０〜２２の延在方向と略直交する方向に延在し、かつ互いに略平行に配置される。
【００６６】
第１配線パターン２０、２１がドライバｎＭＯＳトランジスタのゲートパターンとなり、第１配線パターン２２がワード線およびアクセスｎＭＯＳトランジスタのゲートパターンとなる。この第１配線パターン２２は、メモリセルの中央に配置される。つまり、ワード線がメモリセルの中央に配置されることとなる。
【００６７】
活性領域パターン２３，２４は、それぞれドライバｎＭＯＳトランジスタのソース領域、チャネル領域およびドレイン領域と、アクセスｎＭＯＳトランジスタのソース領域、チャネル領域およびドレイン領域を含む。
【００６８】
活性領域パターン２３と第１配線パターン２０の交差部に一方のドライバｎＭＯＳトランジスタが形成され、該交差部の直下に、ドライバｎＭＯＳトランジスタのチャネル領域が位置する。活性領域パターン２３と第１配線パターン２２の交差部に一方のアクセスｎＭＯＳトランジスタが形成され、該交差部の直下に、アクセスｎＭＯＳトランジスタのチャネル領域が位置する。
【００６９】
同様に、活性領域パターン２４と第１配線パターン２１の交差部に他方のドライバｎＭＯＳトランジスタが形成され、該交差部の直下に、ドライバｎＭＯＳトランジスタのチャネル領域が位置する。活性領域パターン２４と第１配線パターン２２の交差部に他方のアクセスｎＭＯＳトランジスタが形成され、該交差部の直下に、アクセスｎＭＯＳトランジスタのチャネル領域が位置する。
【００７０】
上記のように第１配線パターン２０〜２２を同じ方向に延在させることにより、メモリセルをワード線の延在方向に長くすることができる。ビット線はワード線と直交する方向に延在するので、メモリセルの長さは、ワード線の延在方向よりもビット線の延在方向に短くなる。したがって、上記のレイアウトを採用することにより、１つのメモリセルについてのビット線長を短くすることができる。それにより、１ビットあたりのビット線容量を低減することができ、読出しおよび書込み動作の高速化を図ることができる。
【００７１】
センスアンプは、一般に一定のビット線長に対して設置されるが、上記のレイアウトを採用することによりビット線の延在方向におけるメモリセル数を増大することもできるので、センスアンプの数を低減することができる。これに伴い、周辺回路を簡素化することができる。このことも、チップサイズの縮小化に寄与し得る。
【００７２】
さらに、ドライバｎＭＯＳトランジスタのゲート幅と、アクセスｎＭＯＳトランジスタのゲート幅とがほぼ等しいので、活性領域パターン２３，２４を単純な長方形のパターンとすることができる。そのため、活性領域パターン２３，２４の形状や形成位置に関する製造上のばらつきを抑制することができ、活性領域パターン２３，２４を容易かつ高精度に形成することができる。
【００７３】
また、すべてのパターンを、メモリセル領域２５の中心に関して点対称な位置に配置することができる。それにより、たとえばドライバｎＭＯＳトランジスタやアクセスｎＭＯＳトランジスタのワード線方向への配置間隔を一定とすることができる。したがって、プロセス上の変動要因が４つのＭＯＳトランジスタに均等に作用し、４つのＭＯＳトランジスタの能力を均等に保持することもできる。
【００７４】
また、ワード線の延在方向に隣接するメモリセル内に、ドライバｎＭＯＳトランジスタのゲートとなる第１配線パターン２０，２１が突出している。それにより、ＭＯＳトランジスタのオフ電流を低減することができる。それに加え、隣接するメモリセル内の第１配線パターン２０，２１との間隔を一定に保つことができ、第１配線パターン２０，２１のパターニング後の仕上り状態を均一に保つことができる。
【００７５】
上述の第１配線パターン２０〜２２および活性領域パターン２３，２４よりも上層に、図３に示すように、第１コンタクトホールパターン（コンタクト部）２６〜３１と、第２コンタクトホールパターン（コンタクト部）３２，２２を形成する。
【００７６】
第１コンタクトホールパターン２６，２７は、ドライバｎＭＯＳトランジスタのソースと上層配線とを接続するコンタクトホールのパターンであり、第１コンタクトホールパターン２８，２９は、記憶ノードとなる活性領域と上層配線とを接続するコンタクトホールのパターンであり、第１コンタクトホールパターン３０，３１は、アクセスｎＭＯＳトランジスタとビット線とを接続するコンタクトホールのパターンであり、第２コンタクトホールパターン３２，２２は、ドライバｎＭＯＳトランジスタのゲートと上層配線とを接続するコンタクトホールのパターンである。
【００７７】
第１コンタクトホールパターン２６〜３１は、セルフアラインコンタクトを形成するコンタクトホールのパターンである。セルフアラインコンタクト用のコンタクトホールは、各ＭＯＳトランジスタのゲートに達しないようにゲートに近接して形成され、該コンタクトホール内にプラグ部となるポリシリコンが杭状に埋め込まれる。第２コンタクトホールパターン３２，３３は、第１コンタクトホールパターン２６〜３１とは別に形成され、第２コンタクトホールパターン３２，３３内にもプラグ部となるポリシリコンが杭状に埋め込まれる。
【００７８】
上述の第１コンタクトホールパターン２６〜３１および第２コンタクトホールパターン３２，２２よりも上層に、図４に示すように、第２配線パターン３８〜４１、第３コンタクトホールパターン（コンタクト部）３４〜３７および第４コンタクトホールパターン（コンタクト部）４２〜４５を形成する。
【００７９】
第３コンタクトホールパターン３４〜３７は、第１コンタクトホールパターン２６，２７，３０，３１内に形成されたポリシリコンプラグ上に配置され、第２配線パターン３８〜４１と接続される。
【００８０】
第２配線パターン３８〜４１は、たとえばタングステン配線パターンであり、第２配線パターン３８，３９がビット線となり、第２配線パターン４０，４１がＧＮＤ線となる。したがって、第３コンタクトホールパターン３４，３５がＧＮＤ線コンタクト部に対応し、第３コンタクトホールパターン３６，３７がビット線コンタクト部に対応する。
【００８１】
なお、記憶ノードへの電流の流入量を制限するために、ビット線コンタクト部下の活性領域内の不純物濃度を、ＧＮＤ線コンタクト部下の活性領域内の不純物濃度よりも低くすることが好ましい。また、ビット線コンタクト部の面積をＧＮＤ線コンタクト部の面積よりも小さくすることで、上記流入量を制限するようにしてもよい。
【００８２】
図４に示すように、１組のビット線を間に挟むように１組のＧＮＤ線を配置する。つまり、１組のビット線の両側にＧＮＤ線を配置する。それにより、ＧＮＤ線によるシールド効果が得られる。したがって、隣接するメモリセルのビット線からのノイズに対する耐性を向上することができる。
【００８３】
また、ワード線の延在方向と直交する方向にＧＮＤ線を延在させることで、１つのワード線を選択した際に、そのワード線に接続されるメモリセルからＧＮＤ線に流れ込む電流が、各メモリセルと接続されたＧＮＤ線にそれぞれ流れ込むこととなる。よって、ワード線と接続される全てのメモリセルからの電流が所定のＧＮＤ線に集中するのを回避することができ、メモリセル内のＧＮＤレベルの上昇を抑制することができる。それにより、ＧＮＤレベルの上昇に起因する読出し時のデータ反転を防止することができる。
【００８４】
さらに、上述のレイアウトでは、ワード線の延在方向に隣接するメモリセルが独立したＧＮＤコンタクトを有しており、ＧＮＤコンタクトを共有していない。隣接するメモリセルがＧＮＤコンタクトを共有する場合にもＧＮＤレベルが上昇しやすくなるので、上記のようにワード線の延在方向に隣接するメモリセルがＧＮＤコンタクトを共有しないことにより、メモリセル内のＧＮＤレベルの上昇を抑制することができる。
【００８５】
第４コンタクトホールパターン４２，４３は、第２コンタクトホールパターン３２，３３上に位置し、第４コンタクトホールパターン４２，４３内に形成されるプラグ部と、第２コンタクトホールパターン３２，３３内に形成されるプラグ部とが電気的に接続される。
【００８６】
第４コンタクトホールパターン４４，４５は、第１コンタクトホールパターン２８，２９上に位置し、第４コンタクトホールパターン４４，４５内に形成されるプラグ部と、第１コンタクトホールパターン２８，２９内に形成されるプラグ部とが電気的に接続される。
【００８７】
上述の第２配線パターン３８〜４１、第３コンタクトホールパターン３４〜３７および第４コンタクトホールパターン４２〜４５よりも上層に、図５に示すように、第３配線パターン４６，４７および第４配線パターン４８，４９を形成する。この第３配線パターン４６，４７および第４配線パターン４８，４９により、ＴＦＴが形成される。
【００８８】
第３配線パターン４６，４７は、たとえばポリシリコンで構成され、クロスカップリング配線と、ＴＦＴのゲート電極とを兼ねている。第４コンタクトホールパターン４３，４５内のプラグ部は、第３配線パターン４７と電気的に接続される。したがって、第３配線パターン４７は、第１コンタクトホールパターン２９と第２コンタクトホールパターン３３を介して、第１配線パターン（ドライバトランジスタのゲート電極）２０および活性領域２４上の記憶ノードと接続されることとなる。
【００８９】
第４コンタクトホールパターン４２，４４内のプラグ部は、第３配線パターン４６と電気的に接続される。したがって、第３配線パターン４６は、第１コンタクトホールパターン２８と第２コンタクトホールパターン３２を介して、第１配線パターン（ドライバトランジスタのゲート電極）２１および活性領域２３上の記憶ノードと接続されることとなる。
【００９０】
図５に示すように、第３配線パターン４６，４７は、略三角形形状を有している。好ましくは、第３配線パターン４６，４７の形状を、直角三角形に類似した形状とする。それにより、ＴＦＴのチャネル長を長く確保しながら、インバータのクロスカップリング配線の抵抗を低減することができる。
【００９１】
これに対し、図９に示すように、第３配線パターン４６，４７をＬ字型のパターンとすると、インバータのクロスカップリング配線の長さが長くなる。そのため、図１０に示すようにインバータのクロスカップリング配線間に余分な抵抗成分８８，８９が付加されたのと等価な状態となり、書込み動作遅延の要因となる。
【００９２】
第４配線パターン４８，４９は、たとえばポリシリコンで構成され、それぞれＴＦＴのドレイン領域４８０，４９０、チャネル領域４８１，４９１、ソース領域４８２，４９２およびＶｄｄ配線部４８３，４９３を含む。Ｖｄｄ配線部４８３，４９３は、ワード線の延在方向と同方向に延在する。
【００９３】
ドレイン領域４８０，４９０は、図６に示す第５コンタクトホールパターン５０，５１内のプラグ部を介して第３配線パターン４６，４７と電気的に接続される。それにより、一方のＴＦＴのゲート電極を他方のＴＦＴのドレインと電気的に接続することができ、他方のＴＦＴの出力を一方のＴＦＴに入力する、クロスカップリング構造を実現することができる。
【００９４】
また、第５コンタクトホールパターン５０，５１の外周に沿って延在するように第４配線パターン４８，４９を屈曲形状とする。より詳しくは、第４配線パターン４８，４９に、ワード線の延在方向と直交する方向に延びる部分（チャネル部分）と、ワード線の延在方向と平行な方向に延びる部分（ドレイン部分）とを設け、これらの部分によってＴＦＴのドレインコンタクトの周囲を部分的に囲むようにする。第４配線パターン４８，４９の一部をこのような屈曲形状とすることにより、ＴＦＴのチャネル長を長くすることができる。その結果、ＴＦＴがオフしたときのリーク電流を低減することができ、データ保持時の消費電流を低減することができる。
【００９５】
上記の第３配線パターン４６，４７および第４配線パターン４８，４９よりも上層に、図６に示すように、第５コンタクトホールパターン５０，５１および容量素子パターン５２，５３を形成する。
【００９６】
第５コンタクトホールパターン５０は、容量素子パターン５２の下部電極（第１電極）と、ＴＦＴのドレイン領域４８０および第３配線パターン４７とを電気的に接続する。また、第５コンタクトホールパターン５１は、容量素子パターン５３の下部電極（第１電極）と、ＴＦＴのドレイン領域４９０および第３配線パターン４６とを電気的に接続する。
【００９７】
容量素子パターン５２，５３としては、たとえば筒型キャパシタを挙げることができる。図４の例では、容量素子パターン５２，５３の平面形状は長方形であるが、容量素子パターン５２，５３の平面形状は、円形、三角形、正方形、五角形以上の多角形など任意形状とすることができる。容量素子パターン５２，５３は、それぞれ上述の下部電極（第１電極）、キャパシタ絶縁膜（誘電体膜）および上部電極（第２電極）を有する。
【００９８】
容量素子パターン５２，５３の下部電極は、第５コンタクトホールパターン５０，５１を介して第３配線パターン４６，４７と電気的に接続される。したがって、容量素子パターン５２，５３の下部電極は、ＴＦＴのゲート電極としても機能することとなる。
【００９９】
つまり、ＴＦＴのチャネル領域４８１，４９１は、容量素子パターン５２，５３の下部電極と、ＴＦＴのゲート電極とに上下から挟まれることとなり、ＴＦＴは、いわゆるダブルゲート構造を有することとなる。それにより、ＴＦＴのオン／オフ電流比を向上することができる。
【０１００】
なお、図７に示すように、容量素子パターン５２，５３の平面形状を、第３配線パターン４６，４７のそれと同様の形状とすることもできる。この場合には、容量素子パターン５２，５３の形成の際に、第３配線パターン４６，４７の形成用マスクを利用することができ、マスク数を低減することができる。
【０１０１】
（実施の形態２）
次に、図１１を用いて本発明の実施の形態２について説明する。上述の実施の形態１では、負荷素子としてＴＦＴを採用した例について説明したが、図１１に示すように、負荷素子として抵抗素子１８，１９を使用することができる。
【０１０２】
抵抗素子１８，１９としては、たとえば不純物を含むポリシリコン層等を使用することができる。このように負荷素子として抵抗素子１８，１９を使用することにより、ＴＦＴを採用する場合と比較してメモリセルの構成を簡素化することができる。
【０１０３】
なお、抵抗素子１８，１９は、ＴＦＴと同じレイヤ、たとえば図８の例では第３層間絶縁膜７３上に形成すればよい。それ以外の構成については実施の形態１と同様である。
【０１０４】
（実施の形態３）
次に、図１２〜図１４を用いて本発明の実施の形態３について説明する。上述の実施の形態１では、ＴＦＴのゲートをＴＦＴのソースおよびドレインを形成する配線の下側（半導体基板側）に配置したが、本実施の形態３では、ＴＦＴのゲートをＴＦＴのソースおよびドレインを形成する配線の上側に配置する。それにより、ＴＦＴがオン状態の時の電流量を増大することができる。
【０１０５】
図１２に示すように、本実施の形態３では、ＴＦＴのゲートとなる第３配線パターン４６ａ，４７ａを、ＴＦＴのソース領域、チャネル領域、ドレイン領域およびＶｄｄ配線部を含む第４配線パターン４８，４９よりも上層に配置している。また、第３配線パターン４６ａ，４７ａを、クロスカップリング配線を形成する導電層とは別の導電層で構成し、クロスカップリング配線用の導電層よりも上層に形成する。
【０１０６】
さらに、第３配線パターン４６ａ，４７ａの形状を、図５等における第３配線パターン４６，４７の形状と異ならせている。具体的には、第３配線パターン４６ａ，４７ａの斜辺を、鋸歯のように凸凹が交互に並んだ形状としている。
【０１０７】
図１３に示すように、第３配線パターン４６ａ，４７ａ上に第６コンタクトホールパターン５４，５５を形成し、該第６コンタクトホールパターン５４，５５上に容量素子パターン５２，５３を形成する。第６コンタクトホールパターン５４，５５は、第３配線パターン４６ａ，４７ａと容量素子パターン５２，５３とをそれぞれ電気的に接続する。
【０１０８】
次に、本実施の形態３における半導体記憶装置のメモリセルの断面構造例について図１４を用いて説明する。
【０１０９】
図１４に示すように、第４層間絶縁膜７４上にＴＦＴボディ部８１となる導電層を形成し、該ＴＦＴボディ部８１上に延在するように第４層間絶縁膜７４上に酸化膜等の絶縁膜（ゲート絶縁膜）９１を形成する。
【０１１０】
絶縁膜９１およびＴＦＴボディ部８１を貫通して導電層８０ａに達するように第５コンタクトホール８２を形成する。上記の導電層８０ａが、クロスカップリング配線として機能する。第５コンタクトホール８２内から絶縁膜９１上に延在するようにドープトポリシリコン等の導電層を形成する。この導電層の一部により、ＴＦＴのゲート電極８０ｂを形成する。
【０１１１】
なお、第５コンタクトホール８２内に別途プラグを形成し、該プラグと異なる材質の導電層を絶縁膜９１上に形成することによりＴＦＴのゲート電極８０ｂとして機能させてもよい。
【０１１２】
ＴＦＴのゲート電極８０ｂに達するように第５層間絶縁膜７５に第６コンタクトホール９２を形成し、該第６コンタクトホール９２内に導電層を埋め込んでプラグを形成する。第６コンタクトホール９２上にプラグに達するトレンチ８３を形成し、該トレンチ８３内に形成されるキャパシタ下部電極８４と、第６コンタクトホール９２内のプラグとを電気的に接続する。上記以外の断面構造は、図８の場合とほぼ同様である。
【０１１３】
以上のように本発明の実施の形態について説明を行なったが、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１１４】
【発明の効果】
本発明の半導体記憶装置は、ドライバＭＯＳトランジスタと負荷素子とをそれぞれ含む１対のインバータと、アクセスＭＯＳトランジスタとを有するメモリセルを備えているので、リフレッシュ動作が不要となり、かつサイクルタイムと消費電力を通常のＳＲＡＭと同等とすることができる。それに加え、アクセスＭＯＳトランジスタのゲート長およびゲート幅と、ドライバＭＯＳトランジスタのゲート長およびゲート幅とを等しくしているので、メモリセルの占有面積を通常のＳＲＡＭよりも小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体記憶装置のメモリセルの等価回路図である。
【図２】図１に示すメモリセルの第１配線パターンと活性領域パターンのレイアウト例を示す平面図である。
【図３】図１に示すメモリセルの第１と第２コンタクトホールパターンのレイアウト例を示す平面図である。
【図４】図１に示すメモリセルの第３と第４コンタクトホールパターンと第２配線パターンのレイアウト例を示す平面図である。
【図５】図１に示すメモリセルの第３と第４配線パターンのレイアウト例を示す平面図である。
【図６】図１に示すメモリセルの第５コンタクトホールパターンと容量素子パターンのレイアウト例を示す平面図である。
【図７】容量素子パターンの他の形状例を示す平面図である。
【図８】本発明の実施の形態１における半導体記憶装置の部分断面図である。
【図９】第３と第４配線パターンの他の形状例を示す平面図である。
【図１０】インバータのクロスカップリング配線間に余分な抵抗成分が付加された状態を示すメモリセルの等価回路図である。
【図１１】本発明の実施の形態２における半導体記憶装置のメモリセルの等価回路図である。
【図１２】本発明の実施の形態３における半導体記憶装置のメモリセルの第３と第４配線パターンのレイアウト例を示す平面図である。
【図１３】本発明の実施の形態３における半導体記憶装置のメモリセルの第６コンタクトホールパターンと容量素子パターンのレイアウト例を示す平面図である。
【図１４】本発明の実施の形態３における半導体記憶装置の部分断面図である。
【図１５】読出し動作時におけるキャパシタの容量値と記憶ノードの最大電位との関係を示す図である。
【符号の説明】
１ 第１アクセスｎＭＯＳトランジスタ、２ 第２アクセスｎＭＯＳトランジスタ、３ 第１ドライバｎＭＯＳトランジスタ、４ 第２ドライバｎＭＯＳトランジスタ、５ 第１容量素子、６ 第２容量素子、７ 第１ＴＦＴ、８ 第２ＴＦＴ、９ 第１記憶ノード、１０ 第２記憶ノード、１１ イコライズｎＭＯＳトランジスタ、１２，１３ プリチャージｎＭＯＳトランジスタ、１４ 信号線、１５ ワード線、１６ ビット線（ＢＬ）、１７ ビット線（／ＢＬ）、１８，１９ 抵抗素子、２０〜２２ 第１配線パターン、２３，２４ 活性領域パターン、２５ メモリセル領域、２６〜３１ 第１コンタクトホールパターン、３２，３３ 第２コンタクトホールパターン、３４〜３７ 第３コンタクトホールパターン、３８〜４１ 第２配線パターン、４２〜４５ 第４コンタクトホールパターン、４６，４６ａ，４７，４７ａ 第３配線パターン、４８，４９ 第４配線パターン、４８０，４９０ ドレイン領域、４８１，４９１ チャネル領域、４８２，４９２ ソース領域、４８３，４９３ Ｖｄｄ配線部、５０，５１ 第５コンタクトホールパターン、５２，５３ 容量素子パターン、５４，５５ 第６コンタクトホールパターン、６０ 半導体基板、６１ ｐウェル領域、６２素子分離領域、６３ 活性領域、６４ ｎ型不純物領域、６５ ゲート電極、６６，７９，９１ 絶縁膜、６７ 第１コンタクトホール、６８ アクセスｎＭＯＳトランジスタ、６９ ドライバｎＭＯＳトランジスタ、７０ 第２コンタクトホール、７１ 第１層間絶縁膜、７２ 第２層間絶縁膜、７３ 第３層間絶縁膜、７４ 第４層間絶縁膜、７５ 第５層間絶縁膜、７６ 第３コンタクトホール、７７ ビット線、７８ 第４コンタクトホール、８０，８０ｂ ＴＦＴのゲート電極、８０ａ 導電層、８１ ＴＦＴボディ部、８２ 第５コンタクトホール、８３ トレンチ、８４ キャパシタ下部電極、８５ キャパシタ絶縁膜、８６ キャパシタ上部電極、８７ 保護絶縁膜、８８，８９ 抵抗成分、９０ 記憶ノード、９２ 第６コンタクトホール。
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、半導体記憶装置におけるメモリセルにおける各要素のレイアウトに関する。
【０００２】
【従来の技術】
従来から、半導体記憶装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は知られている。
【０００３】
ＤＲＡＭは、１つのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと１つのキャパシタとで構成されるメモリセルを有する半導体記憶装置である。このようにメモリセルの構造が単純であることから、半導体デバイスの高集積化・大容量化に最適なものとして、様々な電子機器において使用されている。
【０００４】
ＳＲＡＭは、通常２つのアクセスＭＯＳトランジスタと、２つのドライバＭＯＳトランジスタと、２つのロードＭＯＳトランジスタあるいは抵抗素子とを有するメモリセル備える。このＳＲＡＭのメモリセルの構造例が、たとえば特開平６−２９１２８１号公報、特開平７−１６１８４０号公報、特開昭６２−２５７６９８号公報に開示されている。
【０００５】
また、ＤＲＡＭのメモリセルを用いＳＲＡＭと同じインタフェースを有する擬似ＳＲＡＭというものもある。
【０００６】
【特許文献１】
特開平６−２９１２８１号公報
【０００７】
【特許文献２】
特開平７−１６１８４０号公報
【０００８】
【特許文献３】
特開昭６２−２５７６９８号公報
【０００９】
【発明が解決しようとする課題】
しかし、ＤＲＡＭでは記憶保持のためにリフレッシュ動作が必要であり、リフレッシュされているメモリセルへ書込みや読出しはできない。そのため、書込みや読出しを行いたいメモリセルがリフレッシュ中の場合、リフレッシュが完了するまで書込みや読出し動作を一時中断する必要がある。また、リフレッシュ動作のために消費される電流が大きいため、記憶内容を電池等で保持する場合、保持できる時間がＳＲＡＭに比較して短くなる。
【００１０】
ＳＲＡＭの場合、リフレッシュ動作は不要であるが、１つのメモリセルを構成するＭＯＳトランジスタ等の要素の数がＤＲＡＭよりも多いので、１つのメモリセルの占有面積がＤＲＡＭと比較して大きくなる。そのため、大容量化が難しく、ＤＲＡＭと比較すると１ビットに対するコスト（ビットコスト）が高くなる。
【００１１】
他方、擬似ＳＲＡＭは、ＤＲＡＭのメモリセルを用いているので、大容量化が可能となるが、リフレッシュ動作は必要となる。セルフリフレッシュ機能を用いることにより外部からのリフレッシュ動作を不要とすることはできるが、書込み、読出し動作中にリフレッシュ動作を行う必要はある。そのため、１サイクル内に書込みおよび読出し動作のための期間と、リフレッシュ動作の期間とが存在することとなり、通常のＳＲＡＭと比較してサイクルタイムが長くなる。また、リフレッシュ電流が流れるため、通常のＳＲＡＭよりも消費電流が増大し、電池によるデータ保持期間が短くなる。
【００１２】
以上のように、ＤＲＡＭ、ＳＲＡＭ、擬似ＳＲＡＭにはそれぞれ固有の問題があった。そこで本発明は、リフレッシュ動作が不要で、サイクルタイムと消費電流が通常のＳＲＡＭと同等であり、かつメモリセルの占有面積を通常のＳＲＡＭよりも小さくすることができる半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、メモリセルと、層間絶縁膜と、容量素子とを備える。メモリセルは、半導体基板上に形成され、ドライバＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタおよび負荷素子をそれぞれ含む１対のインバータと、アクセスＭＯＳトランジスタとを有する。層間絶縁膜は、アクセスＭＯＳトランジスタ、ドライバＭＯＳトランジスタおよび負荷素子を覆う。容量素子は、層間絶縁膜上に形成され、アクセスＭＯＳトランジスタのドレイン、ドライバＭＯＳトランジスタのドレインおよび負荷素子と電気的に接続される。そして、アクセスＭＯＳトランジスタのゲート幅に対し、ドライバＭＯＳトランジスタのゲート幅が１．２倍以下である。
【００１４】
【発明の実施の形態】
以下、図１〜図１５を用いて、本発明の実施の形態について説明する。
【００１５】
（実施の形態１）
図１は、本発明の実施の形態１における半導体記憶装置のメモリセルの等価回路図である。該半導体記憶装置は、メモリセルが形成されるメモリセルアレイ領域と、メモリセルの動作制御を行なう周辺回路が形成される周辺回路領域とを備える。
【００１６】
メモリセルは、図１に示すように、第１と第２インバータと、２つのアクセスｎＭＯＳトランジスタ１，２とを有する。第１インバータは、第１ドライバｎＭＯＳトランジスタ３と第１ＴＦＴ（ｐ型の薄膜トランジスタ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）７とを含み、第２インバータは、第２ドライバｎＭＯＳトランジスタ４と第２ＴＦＴ８とを含む。
【００１７】
第１インバータと第２インバータは互いの入力と出力とを接続したフリップフロップを形成し、フリップフロップの第１記憶ノード９に第１アクセスｎＭＯＳトランジスタ１のドレインが接続され、フリップフロップの第２記憶ノード１０に第２アクセスｎＭＯＳトランジスタ２のドレインが接続される。
【００１８】
第１および第２アクセスｎＭＯＳトランジスタ１，２のゲートは、ワード線（ＷＬ）１５に接続され、第１および第２アクセスｎＭＯＳトランジスタ１，２のソースはビット線（ＢＬ）１６，ビット線（／ＢＬ）１７と接続される。また、第１と第２ＴＦＴ７，８のソースは、電源（Ｖｄｄ）と接続され、第１および第２ＴＦＴ７，８のドレインは第１と第２記憶ノード９，１０とそれぞれ接続される。第１および第２ドライバｎＭＯＳトランジスタ３，４のソースは接地線（ＧＮＤ線）と接続され、第１および第２ドライバｎＭＯＳトランジスタ３，４のドレインは第１と第２記憶ノード９，１０とそれぞれ接続される。
【００１９】
そして、第１と第２記憶ノード９，１０に、第１と第２容量素子（キャパシタ）５，６をそれぞれ接続している。また、第１および第２アクセスｎＭＯＳトランジスタ１，２のゲート長およびゲート幅を、第１および第２ドライバｎＭＯＳトランジスタ３，４のそれとほぼ等しくしている。
【００２０】
なお、図１において、電位Ｖｃｐは、後述するキャパシタの対向電極（上部電極）の電位であり、本実施の形態では、Ｖｄｄ電位の１／２の電位を与える。しかし、電位ＶｃｐはＶｄｄと同レベルであってもよく、ＧＮＤレベルであってもよい。
【００２１】
通常のＳＲＡＭでは、アクセストランジスタのサイズとドライバトランジスタのサイズを等しくすると、読出し動作時にビット線からアクセストランジスタを介して記憶ノードに流れ込む電流により、記憶ノードの電位が、該記憶ノードを入力とするもう一方のインバータの反転閾値よりも高くなる。そのため、データが破壊されてしまう。
【００２２】
よって、アクセストランジスタのサイズとドライバトランジスタのサイズは１：３程度が理想的とされていた。これは、ドライバトランジスタのサイズよりアクセストランジスタのサイズを小さくすることで、記憶ノードに流れ込む電流を少なくしながらドライバトランジスタからＧＮＤへ逃がす電流を多くするためである。
【００２３】
したがって、従来のＳＲＡＭでは、アクセストランジスタのサイズよりもドライバトランジスタのサイズを大きくする必要があった。このようにドライバトランジスタのサイズを大きくしていたことが、メモリセルサイズの増大の一因となっていた。
【００２４】
ところが、本実施の形態における半導体記憶装置のメモリセルでは、上記のようにアクセストランジスタとドライバトランジスタのレイアウトパターン上のサイズをほぼ等しくすることができるので、これら双方のトランジスタサイズをプロセスルールに従う最小トランジスタサイズとすることができる。よって、ドライバトランジスタのサイズを従来よりも小さくすることができ、結果としてメモリセル面積を縮小することができる。
【００２５】
上記のようにアクセストランジスタのサイズとドライバトランジスタのサイズとをほぼ等しくするために、本実施の形態では、１０ｐＦ〜３０ｐＦ程度の容量素子を記憶ノードに接続することや、アクセストランジスタおよび／またはドライバトランジスタと、他の要素とのコンタクト部の抵抗値を適切に調節している。具体的には、たとえばアクセストランジスタとビット線とのコンタクト部の抵抗値を、たとえば２１〜１００ｋΩ程度とし、ドライバトランジスタと接地線（ＧＮＤ線）とのコンタクト部の抵抗値をたとえば２０ｋΩ以下程度とし、アクセストランジスタとビット線とのコンタクト部の抵抗値の方を大きくしている。
【００２６】
このように容量素子を設けたり、コンタクト抵抗を調節することで、アクセストランジスタのサイズとドライバトランジスタのサイズをほぼ等しくした場合でも、記憶ノードに流れ込む電流量を適切に調節することができ、読出し動作時のデータ破壊を抑制することができる。
【００２７】
なお、トランジスタのサイズは、他のレイアウトパターン、たとえばコンタクトの配置などの影響を受けるので、全く等しくしなくても２０％程度の差はあってもよい。また、読出し動作を少しでも安定させる意味では、アクセストランジスタに比べドライバトランジスタのサイズの方が大きくなることが好ましい。
【００２８】
後述するメモリセルパターンにおいては、アクセストランジスタのゲート幅に対しドライバトランジスタのゲート幅が１．２倍としても、メモリセルサイズはほぼ変化しない。また、メモリセルサイズにはゲート長よりゲート幅のサイズの変化の方が影響が大きい。以上より、ドライバＭＯＳトランジスタのゲート幅を、アクセスＭＯＳトランジスタのゲート幅の０．８倍以上１．２倍以下とすることが好ましい。
【００２９】
次に、本実施の形態における半導体記憶装置の動作について説明する。
まず、読出し動作について説明する。第２記憶ノード１０の電位が接地（ＧＮＤ）レベル、第１記憶ノード９の電位がＶｄｄレベルであるとする。読出し動作は、ビット線（ＢＬ）１６およびビット線（／ＢＬ）１７が、プリチャージｎＭＯＳトランジスタ１２，１３およびイコライズｎＭＯＳトランジスタ１１によって、ともにＶｄｄレベルにプリチャージされる。このときの信号線１４のレベルは、ビット線をＶｄｄレベルにするために、ＶｄｄにプリチャージｎＭＯＳトランジスタ１２，１３の閾値電圧（Ｖｔｈ）を加えたレベル以上となっている。なお、ｐＭＯＳトランジスタをプリチャージトランジスタやイコライズトランジスタに用いる場合、信号線１４のレベルは、Ｖｄｄレベルであってもよい。
【００３０】
次に、プリチャージが完了し、信号線１４をＧＮＤレベルとし、ビット線（ＢＬ）１６およびビット線（／ＢＬ）１７に電荷の流入流出がない状態になった後に、ワード線１５をＧＮＤレベルからＶｄｄより高い電位にチャージする。このときの電位は、Ｖｄｄ＋アクセストランジスタの閾値電圧（Ｖｔｈ）以上のレベルである。
【００３１】
ワード線１５が上記電位になると、第２アクセスｎＭＯＳトランジスタ２にビット線（／ＢＬ）１７から電荷が流入する。流入した電荷は、第２容量素子（キャパシタ）６を充電して第２記憶ノード１０の電位はＧＮＤレベルから上昇する。
【００３２】
そうすると、第２ドライバｎＭＯＳトランジスタ４のソース・ドレイン間に電位差が生じ、ＧＮＤ線に電荷の放出が始まる。このときの第２記憶ノード１０の電位が、これを入力とする第１ＴＦＴ７と第１ドライバｎＭＯＳトランジスタ３を含むインバータの反転閾値を超えないように、ビット線容量、アクセストランジスタのソース・ドレイン電流値、容量素子の容量、ドライバトランジスタのソース・ドレイン電流値を設定する。
【００３３】
たとえば、ビット線容量値を２００ｆＦ程度、、容量素子の容量を２５ｆＦ程度、過渡的にアクセスｎＭＯＳトランジスタを流れる電流値の最大値を１５μＡ程度、ドライバｎＭＯＳトランジスタを流れる電流値の最大値を９μＡ程度とすればよい。
【００３４】
また、アクセスｎＭＯＳトランジスタに流れる電流値を調節するために、アクセスｎＭＯＳトランジスタのソース・ドレインの不純物濃度を意図的に下げ、ソース・ドレインの抵抗値を上昇させることも考えられる。
【００３５】
たとえば、リン（Ｐ）または砒素（Ａｓ）を１×１０１３〜１×１０１４（ｃｍ−２）程度注入することにより、アクセスｎＭＯＳトランジスタのソース・ドレインを形成し、上記注入に加えて、リン（Ｐ）または砒素（Ａｓ）を１×１０１５〜６×１０１５（ｃｍ−２）程度注入することによりドライバｎＭＯＳトランジスタのソース・ドレインを形成すればよい。
【００３６】
他方、反対側の第１記憶ノード９は、ビット線プリチャージ電位がＶｄｄ、ワード線１５の電位がＶｄｄ＋閾値電圧（Ｖｔｈ）であるので、ほぼＶｄｄレベルを保つ。よって、ビット線（ＢＬ）１６とビット線（／ＢＬ）１７間に電位差が発生する。この電位差をセンスアンプで増幅することで、メモリセルのデータを読み出すことができる。
【００３７】
書込み動作は次のように行われる。第２記憶ノード１０の電位がＧＮＤレベル、第１記憶ノード９の電位がＶｄｄレベルであるとする。まず読出し動作時と同様の手法で、ビット線（ＢＬ）１６およびビット線（／ＢＬ）１７をＶｄｄレベルにプリチャージする。
【００３８】
次に、信号線１４をＧＮＤレベルとし、ワード線１５をＶｄｄ＋閾値電圧（Ｖｔｈ）レベルとする。そして入力ドライバからビット線に書込みデータを出力させる。このとき、第１記憶ノード９にＧＮＤレベル、第２記憶ノード１０にＶｄｄレベルを記憶させるには、ビット線（ＢＬ）１６をＧＮＤレベル、ビット線（／ＢＬ）１７をＶｄｄレベルにする。
【００３９】
それにより、第１容量素子５に蓄積されている電荷をビット線（ＢＬ）１６に引き抜き、第１記憶ノード９のレベルを、それを入力とする第２ＴＦＴ８および第２ドライバｎＭＯＳトランジスタ４で構成されるインバ−タの反転閾値よりも下げる。このとき、第１ＴＦＴ７から供給される電流量は、第１アクセスｎＭＯＳトランジスタ１を介してビット線（ＢＬ）１６に放電される電流量よりも充分に小さい。
【００４０】
このようにインバ−タが反転することで、Ｖｄｄレベルのビット線（／ＢＬ）１７から第２容量素子６に向けて充電が始まり、最終的には第１記憶ノード９がＧＮＤレベル、第２記憶ノード１０がＶｄｄレベルに充電される。それにより、書込み動作が終了する。
【００４１】
次に、データ保持について説明する。データ保持については、ＳＲＡＭと同様に、フリップフロップ構造を有することで、データをラッチする。つまりＤＲＡＭのようにリフレッシュ動作は不要で、ＴＦＴ型ＳＲＡＭと同程度の消費電力にてデータを保持することができる。
【００４２】
さらに、記憶ノードに容量素子を接続することで、ソフトエラー耐性を格段に向上することができる。ここで、ソフトエラーとは、パッケージに含まれるＵやＴｈから放出されるα線が半導体基板中を通過することにより発生する電子―正孔対によるノイズで情報破壊が起こり、メモリが誤動作する現象をいう。
【００４３】
次に、読出し時にメモリセルのデータを破壊しない非破壊読出しをする場合の条件について述べる。読出し動作時におけるキャパシタの容量値に対する記憶ノードの最大電位の依存性について図１５を用いて説明する。図１５の横軸および縦軸は、それぞれキャパシタの容量値および記憶ノードの最大電位を表わす。
【００４４】
図１５において菱形印がプロットされた曲線は、ビット線の寄生容量が１８０ｆＦの場合を示し、四角印がプロットされた曲線は、ビット線の寄生容量が３６０ｆＦの場合を示す。また、電源電圧Ｖｄｄは１．６Ｖであり、ｎＭＯＳトランジスタのしきい値電圧Ｖｔｈｎは１．０Ｖ程度である。
【００４５】
記憶ノードの最大電位が１．０Ｖとなるのは、ビット線の寄生容量が１８０ｆＦのときは約２３ｆＦ、ビット線の寄生容量が３６０ｆＦのときは約４３ｆＦである。したがって、たとえばビット線の寄生容量が１８０ｆＦのときは容量値が２３ｆＦよりも大きいキャパシタを設ければ、記憶ノードの電位はｎＭＯＳトランジスタのしきい値電圧である１．０Ｖを超えることはなく、メモリセルのセル比が１であっても、記憶データが反転することなく、また記憶データを破壊することなく読み出すことができる。
【００４６】
最大の電位が１．０Ｖとすると、ビット線の寄生容量とメモリセル容量との比は、ビット線の寄生容量が１８０ｆＦのときに約７．８、ビット線の寄生容量が３６０ｆＦのときに約８．３となっている。通常、ＤＲＡＭのビット線とメモリセルの容量比は３前後であるので、これと比べると上記容量比を大きくすることができる。
【００４７】
なお、上記の例では最大の電位を１．０Ｖとしたが、電源電圧の低電圧化を図る際には、しきい値電圧を低下させることが望ましく、上記最大の電位も低下させることが望ましい。したがって、ビット線の寄生容量とメモリセル容量との比は、８以下にすることが望ましい。
【００４８】
また、ＤＲＡＭと異なりラッチ回路をメモリセルに有することから、ＤＲＡＭの容量比を下回る必要はないので、上記容量比は、３以上８以下とすることが望ましいと考えられる。このように容量比をＤＲＡＭよりも大きくすることができるので、ビット線とメモリセルの容量比の許容範囲が広くなり、ビット線およびメモリセルの設計の自由度が増す。なお、破壊読出しを行なう場合は、容量比が３以上８以下の条件を満たさなくてもよい。
【００４９】
次に、本実施の形態における半導体記憶装置のメモリセルの断面構造例について図８を用いて説明する。
【００５０】
図８に示すように、シリコン基板等の半導体基板６０の主表面に、ｐ型の不純物を導入してｐウェル領域６１を形成する。このｐウェル領域６１の表面に選択的に素子分離領域６２を形成する。図８の例では、素子分離領域６２としてトレンチ分離領域を形成している。
【００５１】
素子分離領域６２で囲まれる活性領域６３の表面上に、アクセスｎＭＯＳトランジスタ６８、ドライバｎＭＯＳトランジスタ６９等のＭＯＳトランジスタを形成する。アクセスｎＭＯＳトランジスタ６８は、１組のｎ型不純物領域６４と、ゲート絶縁膜と、ゲート電極６５とを有する。１組のｎ型不純物領域６４は、活性領域６３の表面に間隔をあけて形成され、アクセスｎＭＯＳトランジスタ６８のソースあるいはドレインとなる。
【００５２】
ゲート電極６５上にはシリコン酸化膜等の絶縁膜が形成され、この絶縁膜およびゲート電極６５を覆うようにシリコン窒化膜等よりなる絶縁膜６６を形成する。絶縁膜６６を覆うように不純物をドープしたシリコン酸化膜等で構成される第１層間絶縁膜７１を形成する。この第１層間絶縁膜７１に、アクセスｎＭＯＳトランジスタ６８のソースとドレインにそれぞれ達する１組の第１コンタクトホール６７と、ドライバｎＭＯＳトランジスタ６９のゲート電極に達する第２コンタクトホール７０とを形成する。
【００５３】
第１コンタクトホール６７と第２コンタクトホール７０内には、タングステン等の導電材料からなるプラグ部を形成する。一方の第１コンタクトホール６７内のプラグ部と、ｎ型不純物領域（ドレイン）６４との接続部が記憶ノード９０となる。
【００５４】
第１層間絶縁膜７１上に第２層間絶縁膜７２を形成し、この第２層間絶縁膜７２貫通するように第３コンタクトホール７６を形成する。第３コンタクトホール７６内から第２層間絶縁膜７２上に、タングステン等からなるビット線７７を形成する。
【００５５】
ビット線７７上に第３層間絶縁膜７３を形成する。第３層間絶縁膜７３、ビット線７７および第２層間絶縁膜７２を貫通するように第４コンタクトホール７８を形成する。第４コンタクトホール７８の内表面上に絶縁膜７９を形成する。この絶縁膜７９の内側にプラグ部を形成する。したがって、絶縁膜７９によってプラグ部とビット線７７間を電気的に絶縁することができる。
【００５６】
第３層間絶縁膜７３上には、ＴＦＴのゲート電極（第１導電層）８０を形成する。このゲート電極８０上に絶縁膜を介してＴＦＴのソース、ドレインおよびチャネル領域を形成するＴＦＴボディ部（第２導電層）８１を形成する。ＴＦＴのゲート電極８０およびＴＦＴボディ部８１を覆うように第４層間絶縁膜７４を形成する。
【００５７】
この第４層間絶縁膜７４に、ＴＦＴボディ部８１を貫通してＴＦＴのゲート電極８０に達する第５コンタクトホール８２を形成する。この第５コンタクトホール８２内にプラグ部を形成し、該プラグ部によって一方のＴＦＴのゲート電極８０と他方のＴＦＴにおけるＴＦＴボディ部８１とを電気的に接続する。
【００５８】
第４層間絶縁膜７４上に、第５層間絶縁膜７５を形成する。この第５層間絶縁膜７５に、第４層間絶縁膜７４および第５コンタクトホール８２内のプラグ部に達するトレンチ８３を形成する。
【００５９】
このトレンチ８３内に、容量素子としてのキャパシタを形成する。トレンチ８３の内表面上に、上記プラグ部と電気的に接続されるようにポリシリコン等からなるキャパシタ下部電極（第１電極）８４を形成する。キャパシタ下部電極８４の表面に粗面処理を施し、多数の突起を形成する。それにより、キャパシタの表面積を増大することができ、キャパシタ容量を増大することができる。
【００６０】
キャパシタ下部電極８４上にキャパシタ絶縁膜８５を形成し、このキャパシタ絶縁膜８５上に、ポリシリコン等からなるキャパシタ上部電極（第２電極）８６を形成する。そして、キャパシタ上部電極８６を覆うように保護絶縁膜８７を形成する。
【００６１】
上記のようにビット線７７をＴＦＴの下に配置することにより、ＴＦＴおよびキャパシタにビット線コンタクトのための領域を設ける必要がなくなる。したがって、ＴＦＴおよびキャパシタのサイズを大きくすることができる。
【００６２】
また、ビット線７７と同じレイヤ、すなわち第２層間絶縁膜７２上にＧＮＤ線も形成されるので、ビット線コンタクトもＧＮＤ線コンタクトもあまり深くならない。したがって、コンタクト抵抗を低減することができる。
【００６３】
さらに、ＴＦＴをキャパシタの下に配置することにより、キャパシタを信号線が通過するのを回避することができる。したがって、信号線のためにキャパシタサイズが制約を受けることがなく、キャパシタサイズを大きく確保することができる。
【００６４】
次に、本実施の形態における半導体記憶装置のメモリセルにおける各レイヤのパターンレイアウト例について、下層から順に図２〜図７を用いて説明する。
【００６５】
図２に示すように、１つのメモリセル領域２５内に、第１配線パターン２０〜２２と、活性領域パターン２３，２４とを形成する。これらのパターンは全てほぼ直線形状であり、長方形に近い単純な形状を有している。第１配線パターン２０〜２２は略平行に延在し、活性領域パターン２３，２４は、第１配線パターン２０〜２２の延在方向と略直交する方向に延在し、かつ互いに略平行に配置される。
【００６６】
第１配線パターン２０、２１がドライバｎＭＯＳトランジスタのゲートパターンとなり、第１配線パターン２２がワード線およびアクセスｎＭＯＳトランジスタのゲートパターンとなる。この第１配線パターン２２は、メモリセルの中央に配置される。つまり、ワード線がメモリセルの中央に配置されることとなる。
【００６７】
活性領域パターン２３，２４は、それぞれドライバｎＭＯＳトランジスタのソース領域、チャネル領域およびドレイン領域と、アクセスｎＭＯＳトランジスタのソース領域、チャネル領域およびドレイン領域を含む。
【００６８】
活性領域パターン２３と第１配線パターン２０の交差部に一方のドライバｎＭＯＳトランジスタが形成され、該交差部の直下に、ドライバｎＭＯＳトランジスタのチャネル領域が位置する。活性領域パターン２３と第１配線パターン２２の交差部に一方のアクセスｎＭＯＳトランジスタが形成され、該交差部の直下に、アクセスｎＭＯＳトランジスタのチャネル領域が位置する。
【００６９】
同様に、活性領域パターン２４と第１配線パターン２１の交差部に他方のドライバｎＭＯＳトランジスタが形成され、該交差部の直下に、ドライバｎＭＯＳトランジスタのチャネル領域が位置する。活性領域パターン２４と第１配線パターン２２の交差部に他方のアクセスｎＭＯＳトランジスタが形成され、該交差部の直下に、アクセスｎＭＯＳトランジスタのチャネル領域が位置する。
【００７０】
上記のように第１配線パターン２０〜２２を同じ方向に延在させることにより、メモリセルをワード線の延在方向に長くすることができる。ビット線はワード線と直交する方向に延在するので、メモリセルの長さは、ワード線の延在方向よりもビット線の延在方向に短くなる。したがって、上記のレイアウトを採用することにより、１つのメモリセルについてのビット線長を短くすることができる。それにより、１ビットあたりのビット線容量を低減することができ、読出しおよび書込み動作の高速化を図ることができる。
【００７１】
センスアンプは、一般に一定のビット線長に対して設置されるが、上記のレイアウトを採用することによりビット線の延在方向におけるメモリセル数を増大することもできるので、センスアンプの数を低減することができる。これに伴い、周辺回路を簡素化することができる。このことも、チップサイズの縮小化に寄与し得る。
【００７２】
さらに、ドライバｎＭＯＳトランジスタのゲート幅と、アクセスｎＭＯＳトランジスタのゲート幅とがほぼ等しいので、活性領域パターン２３，２４を単純な長方形のパターンとすることができる。そのため、活性領域パターン２３，２４の形状や形成位置に関する製造上のばらつきを抑制することができ、活性領域パターン２３，２４を容易かつ高精度に形成することができる。
【００７３】
また、すべてのパターンを、メモリセル領域２５の中心に関して点対称な位置に配置することができる。それにより、たとえばドライバｎＭＯＳトランジスタやアクセスｎＭＯＳトランジスタのワード線方向への配置間隔を一定とすることができる。したがって、プロセス上の変動要因が４つのＭＯＳトランジスタに均等に作用し、４つのＭＯＳトランジスタの能力を均等に保持することもできる。
【００７４】
また、ワード線の延在方向に隣接するメモリセル内に、ドライバｎＭＯＳトランジスタのゲートとなる第１配線パターン２０，２１が突出している。それにより、ＭＯＳトランジスタのオフ電流を低減することができる。それに加え、隣接するメモリセル内の第１配線パターン２０，２１との間隔を一定に保つことができ、第１配線パターン２０，２１のパターニング後の仕上り状態を均一に保つことができる。
【００７５】
上述の第１配線パターン２０〜２２および活性領域パターン２３，２４よりも上層に、図３に示すように、第１コンタクトホールパターン（コンタクト部）２６〜３１と、第２コンタクトホールパターン（コンタクト部）３２，２２を形成する。
【００７６】
第１コンタクトホールパターン２６，２７は、ドライバｎＭＯＳトランジスタのソースと上層配線とを接続するコンタクトホールのパターンであり、第１コンタクトホールパターン２８，２９は、記憶ノードとなる活性領域と上層配線とを接続するコンタクトホールのパターンであり、第１コンタクトホールパターン３０，３１は、アクセスｎＭＯＳトランジスタとビット線とを接続するコンタクトホールのパターンであり、第２コンタクトホールパターン３２，２２は、ドライバｎＭＯＳトランジスタのゲートと上層配線とを接続するコンタクトホールのパターンである。
【００７７】
第１コンタクトホールパターン２６〜３１は、セルフアラインコンタクトを形成するコンタクトホールのパターンである。セルフアラインコンタクト用のコンタクトホールは、各ＭＯＳトランジスタのゲートに達しないようにゲートに近接して形成され、該コンタクトホール内にプラグ部となるポリシリコンが杭状に埋め込まれる。第２コンタクトホールパターン３２，３３は、第１コンタクトホールパターン２６〜３１とは別に形成され、第２コンタクトホールパターン３２，３３内にもプラグ部となるポリシリコンが杭状に埋め込まれる。
【００７８】
上述の第１コンタクトホールパターン２６〜３１および第２コンタクトホールパターン３２，２２よりも上層に、図４に示すように、第２配線パターン３８〜４１、第３コンタクトホールパターン（コンタクト部）３４〜３７および第４コンタクトホールパターン（コンタクト部）４２〜４５を形成する。
【００７９】
第３コンタクトホールパターン３４〜３７は、第１コンタクトホールパターン２６，２７，３０，３１内に形成されたポリシリコンプラグ上に配置され、第２配線パターン３８〜４１と接続される。
【００８０】
第２配線パターン３８〜４１は、たとえばタングステン配線パターンであり、第２配線パターン３８，３９がビット線となり、第２配線パターン４０，４１がＧＮＤ線となる。したがって、第３コンタクトホールパターン３４，３５がＧＮＤ線コンタクト部に対応し、第３コンタクトホールパターン３６，３７がビット線コンタクト部に対応する。
【００８１】
なお、記憶ノードへの電流の流入量を制限するために、ビット線コンタクト部下の活性領域内の不純物濃度を、ＧＮＤ線コンタクト部下の活性領域内の不純物濃度よりも低くすることが好ましい。また、ビット線コンタクト部の面積をＧＮＤ線コンタクト部の面積よりも小さくすることで、上記流入量を制限するようにしてもよい。
【００８２】
図４に示すように、１組のビット線を間に挟むように１組のＧＮＤ線を配置する。つまり、１組のビット線の両側にＧＮＤ線を配置する。それにより、ＧＮＤ線によるシールド効果が得られる。したがって、隣接するメモリセルのビット線からのノイズに対する耐性を向上することができる。
【００８３】
また、ワード線の延在方向と直交する方向にＧＮＤ線を延在させることで、１つのワード線を選択した際に、そのワード線に接続されるメモリセルからＧＮＤ線に流れ込む電流が、各メモリセルと接続されたＧＮＤ線にそれぞれ流れ込むこととなる。よって、ワード線と接続される全てのメモリセルからの電流が所定のＧＮＤ線に集中するのを回避することができ、メモリセル内のＧＮＤレベルの上昇を抑制することができる。それにより、ＧＮＤレベルの上昇に起因する読出し時のデータ反転を防止することができる。
【００８４】
さらに、上述のレイアウトでは、ワード線の延在方向に隣接するメモリセルが独立したＧＮＤコンタクトを有しており、ＧＮＤコンタクトを共有していない。隣接するメモリセルがＧＮＤコンタクトを共有する場合にもＧＮＤレベルが上昇しやすくなるので、上記のようにワード線の延在方向に隣接するメモリセルがＧＮＤコンタクトを共有しないことにより、メモリセル内のＧＮＤレベルの上昇を抑制することができる。
【００８５】
第４コンタクトホールパターン４２，４３は、第２コンタクトホールパターン３２，３３上に位置し、第４コンタクトホールパターン４２，４３内に形成されるプラグ部と、第２コンタクトホールパターン３２，３３内に形成されるプラグ部とが電気的に接続される。
【００８６】
第４コンタクトホールパターン４４，４５は、第１コンタクトホールパターン２８，２９上に位置し、第４コンタクトホールパターン４４，４５内に形成されるプラグ部と、第１コンタクトホールパターン２８，２９内に形成されるプラグ部とが電気的に接続される。
【００８７】
上述の第２配線パターン３８〜４１、第３コンタクトホールパターン３４〜３７および第４コンタクトホールパターン４２〜４５よりも上層に、図５に示すように、第３配線パターン４６，４７および第４配線パターン４８，４９を形成する。この第３配線パターン４６，４７および第４配線パターン４８，４９により、ＴＦＴが形成される。
【００８８】
第３配線パターン４６，４７は、たとえばポリシリコンで構成され、クロスカップリング配線と、ＴＦＴのゲート電極とを兼ねている。第４コンタクトホールパターン４３，４５内のプラグ部は、第３配線パターン４７と電気的に接続される。したがって、第３配線パターン４７は、第１コンタクトホールパターン２９と第２コンタクトホールパターン３３を介して、第１配線パターン（ドライバトランジスタのゲート電極）２０および活性領域２４上の記憶ノードと接続されることとなる。
【００８９】
第４コンタクトホールパターン４２，４４内のプラグ部は、第３配線パターン４６と電気的に接続される。したがって、第３配線パターン４６は、第１コンタクトホールパターン２８と第２コンタクトホールパターン３２を介して、第１配線パターン（ドライバトランジスタのゲート電極）２１および活性領域２３上の記憶ノードと接続されることとなる。
【００９０】
図５に示すように、第３配線パターン４６，４７は、略三角形形状を有している。好ましくは、第３配線パターン４６，４７の形状を、直角三角形に類似した形状とする。それにより、ＴＦＴのチャネル長を長く確保しながら、インバータのクロスカップリング配線の抵抗を低減することができる。
【００９１】
これに対し、図９に示すように、第３配線パターン４６，４７をＬ字型のパターンとすると、インバータのクロスカップリング配線の長さが長くなる。そのため、図１０に示すようにインバータのクロスカップリング配線間に余分な抵抗成分８８，８９が付加されたのと等価な状態となり、書込み動作遅延の要因となる。
【００９２】
第４配線パターン４８，４９は、たとえばポリシリコンで構成され、それぞれＴＦＴのドレイン領域４８０，４９０、チャネル領域４８１，４９１、ソース領域４８２，４９２およびＶｄｄ配線部４８３，４９３を含む。Ｖｄｄ配線部４８３，４９３は、ワード線の延在方向と同方向に延在する。
【００９３】
ドレイン領域４８０，４９０は、図６に示す第５コンタクトホールパターン５０，５１内のプラグ部を介して第３配線パターン４６，４７と電気的に接続される。それにより、一方のＴＦＴのゲート電極を他方のＴＦＴのドレインと電気的に接続することができ、他方のＴＦＴの出力を一方のＴＦＴに入力する、クロスカップリング構造を実現することができる。
【００９４】
また、第５コンタクトホールパターン５０，５１の外周に沿って延在するように第４配線パターン４８，４９を屈曲形状とする。より詳しくは、第４配線パターン４８，４９に、ワード線の延在方向と直交する方向に延びる部分（チャネル部分）と、ワード線の延在方向と平行な方向に延びる部分（ドレイン部分）とを設け、これらの部分によってＴＦＴのドレインコンタクトの周囲を部分的に囲むようにする。第４配線パターン４８，４９の一部をこのような屈曲形状とすることにより、ＴＦＴのチャネル長を長くすることができる。その結果、ＴＦＴがオフしたときのリーク電流を低減することができ、データ保持時の消費電流を低減することができる。
【００９５】
上記の第３配線パターン４６，４７および第４配線パターン４８，４９よりも上層に、図６に示すように、第５コンタクトホールパターン５０，５１および容量素子パターン５２，５３を形成する。
【００９６】
第５コンタクトホールパターン５０は、容量素子パターン５２の下部電極（第１電極）と、ＴＦＴのドレイン領域４８０および第３配線パターン４７とを電気的に接続する。また、第５コンタクトホールパターン５１は、容量素子パターン５３の下部電極（第１電極）と、ＴＦＴのドレイン領域４９０および第３配線パターン４６とを電気的に接続する。
【００９７】
容量素子パターン５２，５３としては、たとえば筒型キャパシタを挙げることができる。図４の例では、容量素子パターン５２，５３の平面形状は長方形であるが、容量素子パターン５２，５３の平面形状は、円形、三角形、正方形、五角形以上の多角形など任意形状とすることができる。容量素子パターン５２，５３は、それぞれ上述の下部電極（第１電極）、キャパシタ絶縁膜（誘電体膜）および上部電極（第２電極）を有する。
【００９８】
容量素子パターン５２，５３の下部電極は、第５コンタクトホールパターン５０，５１を介して第３配線パターン４６，４７と電気的に接続される。したがって、容量素子パターン５２，５３の下部電極は、ＴＦＴのゲート電極としても機能することとなる。
【００９９】
つまり、ＴＦＴのチャネル領域４８１，４９１は、容量素子パターン５２，５３の下部電極と、ＴＦＴのゲート電極とに上下から挟まれることとなり、ＴＦＴは、いわゆるダブルゲート構造を有することとなる。それにより、ＴＦＴのオン／オフ電流比を向上することができる。
【０１００】
なお、図７に示すように、容量素子パターン５２，５３の平面形状を、第３配線パターン４６，４７のそれと同様の形状とすることもできる。この場合には、容量素子パターン５２，５３の形成の際に、第３配線パターン４６，４７の形成用マスクを利用することができ、マスク数を低減することができる。
【０１０１】
（実施の形態２）
次に、図１１を用いて本発明の実施の形態２について説明する。上述の実施の形態１では、負荷素子としてＴＦＴを採用した例について説明したが、図１１に示すように、負荷素子として抵抗素子１８，１９を使用することができる。
【０１０２】
抵抗素子１８，１９としては、たとえば不純物を含むポリシリコン層等を使用することができる。このように負荷素子として抵抗素子１８，１９を使用することにより、ＴＦＴを採用する場合と比較してメモリセルの構成を簡素化することができる。
【０１０３】
なお、抵抗素子１８，１９は、ＴＦＴと同じレイヤ、たとえば図８の例では第３層間絶縁膜７３上に形成すればよい。それ以外の構成については実施の形態１と同様である。
【０１０４】
（実施の形態３）
次に、図１２〜図１４を用いて本発明の実施の形態３について説明する。上述の実施の形態１では、ＴＦＴのゲートをＴＦＴのソースおよびドレインを形成する配線の下側（半導体基板側）に配置したが、本実施の形態３では、ＴＦＴのゲートをＴＦＴのソースおよびドレインを形成する配線の上側に配置する。それにより、ＴＦＴがオン状態の時の電流量を増大することができる。
【０１０５】
図１２に示すように、本実施の形態３では、ＴＦＴのゲートとなる第３配線パターン４６ａ，４７ａを、ＴＦＴのソース領域、チャネル領域、ドレイン領域およびＶｄｄ配線部を含む第４配線パターン４８，４９よりも上層に配置している。また、第３配線パターン４６ａ，４７ａを、クロスカップリング配線を形成する導電層とは別の導電層で構成し、クロスカップリング配線用の導電層よりも上層に形成する。
【０１０６】
さらに、第３配線パターン４６ａ，４７ａの形状を、図５等における第３配線パターン４６，４７の形状と異ならせている。具体的には、第３配線パターン４６ａ，４７ａの斜辺を、鋸歯のように凸凹が交互に並んだ形状としている。
【０１０７】
図１３に示すように、第３配線パターン４６ａ，４７ａ上に第６コンタクトホールパターン５４，５５を形成し、該第６コンタクトホールパターン５４，５５上に容量素子パターン５２，５３を形成する。第６コンタクトホールパターン５４，５５は、第３配線パターン４６ａ，４７ａと容量素子パターン５２，５３とをそれぞれ電気的に接続する。
【０１０８】
次に、本実施の形態３における半導体記憶装置のメモリセルの断面構造例について図１４を用いて説明する。
【０１０９】
図１４に示すように、第４層間絶縁膜７４上にＴＦＴボディ部８１となる導電層を形成し、該ＴＦＴボディ部８１上に延在するように第４層間絶縁膜７４上に酸化膜等の絶縁膜（ゲート絶縁膜）９１を形成する。
【０１１０】
絶縁膜９１およびＴＦＴボディ部８１を貫通して導電層８０ａに達するように第５コンタクトホール８２を形成する。上記の導電層８０ａが、クロスカップリング配線として機能する。第５コンタクトホール８２内から絶縁膜９１上に延在するようにドープトポリシリコン等の導電層を形成する。この導電層の一部により、ＴＦＴのゲート電極８０ｂを形成する。
【０１１１】
なお、第５コンタクトホール８２内に別途プラグを形成し、該プラグと異なる材質の導電層を絶縁膜９１上に形成することによりＴＦＴのゲート電極８０ｂとして機能させてもよい。
【０１１２】
ＴＦＴのゲート電極８０ｂに達するように第５層間絶縁膜７５に第６コンタクトホール９２を形成し、該第６コンタクトホール９２内に導電層を埋め込んでプラグを形成する。第６コンタクトホール９２上にプラグに達するトレンチ８３を形成し、該トレンチ８３内に形成されるキャパシタ下部電極８４と、第６コンタクトホール９２内のプラグとを電気的に接続する。上記以外の断面構造は、図８の場合とほぼ同様である。
【０１１３】
以上のように本発明の実施の形態について説明を行なったが、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１１４】
【発明の効果】
本発明の半導体記憶装置は、ドライバＭＯＳトランジスタと負荷素子とをそれぞれ含む１対のインバータと、アクセスＭＯＳトランジスタとを有するメモリセルを備えているので、リフレッシュ動作が不要となり、かつサイクルタイムと消費電力を通常のＳＲＡＭと同等とすることができる。それに加え、アクセスＭＯＳトランジスタのゲート長およびゲート幅と、ドライバＭＯＳトランジスタのゲート長およびゲート幅とを等しくしているので、メモリセルの占有面積を通常のＳＲＡＭよりも小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体記憶装置のメモリセルの等価回路図である。
【図２】図１に示すメモリセルの第１配線パターンと活性領域パターンのレイアウト例を示す平面図である。
【図３】図１に示すメモリセルの第１と第２コンタクトホールパターンのレイアウト例を示す平面図である。
【図４】図１に示すメモリセルの第３と第４コンタクトホールパターンと第２配線パターンのレイアウト例を示す平面図である。
【図５】図１に示すメモリセルの第３と第４配線パターンのレイアウト例を示す平面図である。
【図６】図１に示すメモリセルの第５コンタクトホールパターンと容量素子パターンのレイアウト例を示す平面図である。
【図７】容量素子パターンの他の形状例を示す平面図である。
【図８】本発明の実施の形態１における半導体記憶装置の部分断面図である。
【図９】第３と第４配線パターンの他の形状例を示す平面図である。
【図１０】インバータのクロスカップリング配線間に余分な抵抗成分が付加された状態を示すメモリセルの等価回路図である。
【図１１】本発明の実施の形態２における半導体記憶装置のメモリセルの等価回路図である。
【図１２】本発明の実施の形態３における半導体記憶装置のメモリセルの第３と第４配線パターンのレイアウト例を示す平面図である。
【図１３】本発明の実施の形態３における半導体記憶装置のメモリセルの第６コンタクトホールパターンと容量素子パターンのレイアウト例を示す平面図である。
【図１４】本発明の実施の形態３における半導体記憶装置の部分断面図である。
【図１５】読出し動作時におけるキャパシタの容量値と記憶ノードの最大電位との関係を示す図である。
【符号の説明】
１ 第１アクセスｎＭＯＳトランジスタ、２ 第２アクセスｎＭＯＳトランジスタ、３ 第１ドライバｎＭＯＳトランジスタ、４ 第２ドライバｎＭＯＳトランジスタ、５ 第１容量素子、６ 第２容量素子、７ 第１ＴＦＴ、８ 第２ＴＦＴ、９ 第１記憶ノード、１０ 第２記憶ノード、１１ イコライズｎＭＯＳトランジスタ、１２，１３ プリチャージｎＭＯＳトランジスタ、１４ 信号線、１５ ワード線、１６ ビット線（ＢＬ）、１７ ビット線（／ＢＬ）、１８，１９ 抵抗素子、２０〜２２ 第１配線パターン、２３，２４ 活性領域パターン、２５ メモリセル領域、２６〜３１ 第１コンタクトホールパターン、３２，３３ 第２コンタクトホールパターン、３４〜３７ 第３コンタクトホールパターン、３８〜４１ 第２配線パターン、４２〜４５ 第４コンタクトホールパターン、４６，４６ａ，４７，４７ａ 第３配線パターン、４８，４９ 第４配線パターン、４８０，４９０ ドレイン領域、４８１，４９１ チャネル領域、４８２，４９２ ソース領域、４８３，４９３ Ｖｄｄ配線部、５０，５１ 第５コンタクトホールパターン、５２，５３ 容量素子パターン、５４，５５ 第６コンタクトホールパターン、６０ 半導体基板、６１ ｐウェル領域、６２素子分離領域、６３ 活性領域、６４ ｎ型不純物領域、６５ ゲート電極、６６，７９，９１ 絶縁膜、６７ 第１コンタクトホール、６８ アクセスｎＭＯＳトランジスタ、６９ ドライバｎＭＯＳトランジスタ、７０ 第２コンタクトホール、７１ 第１層間絶縁膜、７２ 第２層間絶縁膜、７３ 第３層間絶縁膜、７４ 第４層間絶縁膜、７５ 第５層間絶縁膜、７６ 第３コンタクトホール、７７ ビット線、７８ 第４コンタクトホール、８０，８０ｂ ＴＦＴのゲート電極、８０ａ 導電層、８１ ＴＦＴボディ部、８２ 第５コンタクトホール、８３ トレンチ、８４ キャパシタ下部電極、８５ キャパシタ絶縁膜、８６ キャパシタ上部電極、８７ 保護絶縁膜、８８，８９ 抵抗成分、９０ 記憶ノード、９２ 第６コンタクトホール。
Claims (10)
- 半導体基板上に形成され、ドライバＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと負荷素子とをそれぞれ含む１対のインバータと、アクセスＭＯＳトランジスタとを有するメモリセルと、
前記アクセスＭＯＳトランジスタ、前記ドライバＭＯＳトランジスタおよび前記負荷素子を覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、前記アクセスＭＯＳトランジスタのドレイン、前記ドライバＭＯＳトランジスタのドレインおよび前記負荷素子と電気的に接続される容量素子とを備え、
前記アクセスＭＯＳトランジスタのゲート幅に対し、前記ドライバＭＯＳトランジスタのゲート幅が１．２倍以下である、半導体記憶装置。 - ワード線と、該ワード線の延在方向と直交する方向に延びる１対のビット線とをさらに備え、
前記ドライバＭＯＳトランジスタのゲートを前記ワード線の延在方向と同方向に延在させた、請求項１に記載の半導体記憶装置。 - 前記ドライバＭＯＳトランジスタのゲートを、前記ワード線の延在方向に隣接する他のメモリセル内に延在させる、請求項２に記載の半導体記憶装置。
- １対の接地線をさらに備え、
前記接地線間に前記１対のビット線を配置し、前記接地線を前記ビット線と同方向に延在させた、請求項２または請求項３に記載の半導体記憶装置。 - 前記負荷素子は、薄膜トランジスタを含み、
前記薄膜トランジスタは、ゲート電極として機能する第１導電層と、ソース領域、チャネル領域およびドレイン領域を含む第２導電層とを有し、
前記第１導電層の平面形状を略三角形状とし、
前記第２導電層の平面形状を屈曲形状とした、請求項１から請求項４のいずれかに記載の半導体記憶装置。 - 前記負荷素子は、薄膜トランジスタを含み、
前記容量素子は、絶縁膜を介して対向する第１および第２電極を有し、
前記第１電極を前記薄膜トランジスタのゲート電極として機能させる、請求項１から請求項５のいずれかに記載の半導体記憶装置。 - 前記負荷素子は、薄膜トランジスタを含み、
前記薄膜トランジスタのゲート電極の平面形状と、前記容量素子の平面形状とを同形状とした、請求項１から請求項６のいずれかに記載の半導体記憶装置。 - １対のビット線をさらに備え、
前記ビット線の寄生容量と前記メモリセルの容量との比が８以下である、請求項１から請求項７のいずれかに記載の半導体記憶装置。 - ビット線と接地線とをさらに備え、
前記ビット線と前記アクセスＭＯＳトランジスタとのコンタクト部の抵抗値を、前記ドライバＭＯＳトランジスタと前記接地線とのコンタクト部の抵抗値よりも大きくする、請求項１から請求項８のいずれかに記載の半導体記憶装置。 - 前記容量素子の容量が１０ｐＦ以上３０ｐＦ以下である、請求項１から請求項９のいずれかに記載の半導体記憶装置。
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