JPH07161840A

JPH07161840A - スタティックｒａｍのメモリセル

Info

Publication number: JPH07161840A
Application number: JP5306647A
Authority: JP
Inventors: Masayoshi Sasaki; 正義佐々木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-12-07
Filing date: 1993-12-07
Publication date: 1995-06-23

Abstract

(57)【要約】【目的】ビット線抵抗、ビット線間容量の増大を改善
してスタティックＲＡＭのメモリセルにおける微細化を
可能にする。【構成】第１のインバータと第２のインバータとで形
成したフリップフロップと、該フリップフロップに接続
する２個のワードトランジスタＱ₁，Ｑ₃とにより構成
され、ワード線３４を挟んで両側に第１及び第２のイン
バータのドライバトランジスタＱ₂，Ｑ₄が配置されて
なるスタティックＲＡＭのメモリセルにおいて、メモリ
セルのワード線３４が延在する方向の辺の長さＸｃをワ
ード線３４に垂直な方向の辺の長さＹｃより大にしてセ
ル形状を横長四角形状に構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】スタティックＲＡＭのメモリセ
ル、特に、微細化に適したスタティックＲＡＭのメモリ
セルに関する。

【０００２】

【従来の技術】スタティックＲＡＭ（以下ＳＲＡＭと記
す）のメモリセルは、夫々ドライバトランジスタと負荷
素子とが直列接続された第１，第２のインバータの入力
端子と出力端子とを交差結合して形成したフリップフロ
ップと、２個のワードトランジスタとで構成されてい
る。ワードトランジスタの各ゲートはワード線に接続さ
れ、各ワードトランジスタの一方の拡散領域が夫々ビッ
ト線に接続される。１６メガビット以上のメモリ容量を
有するＳＲＡＭでは、ＭＯＳ型の薄膜トランジスタ（Ｔ
ＦＴ）を負荷素子としたメモリセルが主流になってきて
いる。

【０００３】ＳＲＡＭのメモリセルにおいては、相互に
交差結合された２つの接続回路、即ち、第１のインバー
タのドライバトランジスタとワードトランジスタで構成
される第１接続回路と、第２のインバータのドライバト
ランジスタとワードトランジスタで構成される第２接続
回路との特性が互によく揃っていることが動作の安定
性、低電圧下での動作のために必要である。

【０００４】しかし、従来、一般的に用いられてきたＳ
ＲＡＭのメモリセルでは、図１３に示すようなレイアウ
ト（パターン構造）がなされている。図１３は、ＳＲＡ
Ｍのメモリセル１の構成部品のうち、半導体基板に形成
したアクティブ領域２，３，４，と、１層目の多結晶シ
リコン膜で夫々形成されたドライバトランジスタＱ₂，
Ｑ₄のゲート電極５，６と、２個のワードトランジスタ
Ｑ₁，Ｑ₃のゲート電極を兼ねる１本のワード線７のレ
イアウトを示している。

【０００５】この図１３のレイアウトでは、ドライバト
ランジスタＱ₄及びワードトランジスタＱ₁で構成され
る第１接続回路と、ドライバトランジスタＱ₃及びワー
ドトランジスタＱ₂で構成される第２接続回路とのパタ
ーン形状が対称でなく、リソグラフィによるパターンの
変形やマスク合せずれによって、上記第１，第２の接続
回路の特性が不揃いになるという不都合があった。

【０００６】図１４は、図１３と同様のレイアウトのＳ
ＲＡＭのメモリセルが、製造工程途中でのパターンの変
形やマスク合せずれの為に、トランジスタＱ₁，Ｑ₂，
Ｑ₃，Ｑ₄のサイズが変わってしまった例である。

【０００７】トランジスタＱ₁〜Ｑ₄のサイズがばらば
らに変化すると、当然、上記第１、第２の接続回路の特
性も不揃いになるので、特に、セルサイズが微小にな
り、余裕をもった設計ができない状況では、大きな問題
になる。

【０００８】このような問題を避ける１つの提案とし
て、例えば図１５及び図１６で示すように、メモリセル
のレイアウトを対称にして、パターンの変形やマスク合
せずれが生じても、上記第１、第２の接続回路の特性の
ずれが起こりにくいようにしたＳＲＡＭのメモリセル１
０及び２０が提案されている。

【０００９】図１５のＳＲＡＭのメモリセル１０は、対
称的なパターンの２つのアクティブ領域１１，１２に対
して、中央部にドライバトランジスタＱ₂，Ｑ₄のゲー
ト電極１３，１４が対称に形成され、セルの上下に２本
のワード線、即ち、ワードトランジスタＱ₁のゲート電
極を兼ねるワード線１５とワードトランジスタＱ₃のゲ
ート電極を兼ねるワード線１６が対称的に配置される。
このＳＲＡＭ１０はスプリットワード線（ＳＷＬ）セル
と呼ばれるものである。

【００１０】図２０のＳＲＡＭのメモリセル２０は、対
称的なパターンの２つのアクティブ領域２１，２２に対
して、セル中央にワードトランジスタＱ₁，Ｑ₃の各ゲ
ート電極を兼ねる１本のワード線２３と、之を挟んでセ
ルの上下にドライバトランジスタＱ₂のゲート電極２４
及びドライバトランジスタＱ₄のゲート電極２５が対称
に配置されている。このＳＲＡＭ２０は、センターワー
ド線（ＣＷＬ）セルと呼ばれるものである。

【００１１】上記の図１５及び図１６のＳＲＡＭのメモ
リセル１０及び２０は、いずれも、図１３に示したＳＲ
ＡＭのメモリセル１とは異なり、レイアウトが対称にな
っている。

【００１２】

【発明が解決しようとする課題】上述した図１５に示す
ＳＲＡＭのメモリセル１０では、１つのセル当り、セル
を横切る２本のワード線１５，１６が設けられるので、
どうしてもセルの縦方向の辺の長さＹｃが横方向の辺の
長さＸｃに対して大きくなってしまう。メモリセルの面
積は、長辺×短辺であるから、縦方向の長辺Ｙｃが大き
い場合、横方向の短辺Ｘｃ側をより小さくしてセルサイ
ズを小さく抑えることが必要になる。

【００１３】ところで、このＳＲＡＭのメモリセル１０
では、図１７に示すように、ワード線１５，１６の延在
する方向と垂直な方向に１セル当り２本のビット線１
７，１８が設けられ、このビット線１７，１８を通じて
データの書き込み、読み出しが行われる。１９は、ビッ
ト線コンタクト部である。

【００１４】ビット線１７，１８としては、主にＡｌ配
線が用いられるが、メモリセル１０の短辺Ｘｃに対して
２本のＡｌビット線１７，１８を配設することは非常に
狭いビット線幅Ｌ及びビット線間隔Ｓ（いわゆるライン
アンドスペース）の加工が必要になる。即ち、細長いメ
モリセルであるため、Ａｌビット線１７及び１８のピッ
チＰ（＝Ｌ＋Ｓ）が狭くなる。

【００１５】そして、細いＡｌビット線１７，１８のた
め、エレクトロマイグレーションやストレスマイグレー
ションによる断線不良が発生しやすくなる等の問題があ
る。従って、セルサイズの縮小化には限界がある。

【００１６】なお、エレクトロマイグレーションとは、
電流の流れに従ってＡｌ原子が少しづつ移動し、部分的
に配線材料（Ａｌ）が欠落してしまう現象である。ま
た、ストレスマングレーションとは、Ａｌ配線を覆う絶
縁体による応力によってＡｌ原子が移動し、断線に至る
現象である。

【００１７】さらに、Ａｌ配線幅を細くしなければなら
ないことによるビット線１７，１８の抵抗増大、Ａｌ配
線間を狭くしなければならないことによるＡｌビット線
間の容量の増大などにより、ビット線の充放電にかかる
時間が増大し、動作速度が遅くなるという問題があっ
た。

【００１８】このように、図１５に示したＳＷＬセル１
０では、短辺Ｘｃを短くする必要性からビット線ピッチ
Ｐを狭くしなければならず、上述した多くの問題が発生
する。

【００１９】上述の問題は、図１３，図１６の夫々のメ
モリセル１及び２０についても、程度の差こそあれ、同
様の問題が発生することは容易に理解できる。

【００２０】本発明は、上述の点に鑑み、メモリセルサ
イズを縮小してもビット線のピッチを極力広くできるよ
うにしたＳＲＡＭのメモリセルを提供するものである。

【００２１】また、本発明は、メモリセルサイズを縮小
してもメモリセルの動作安定性に悪影響を与えにくいレ
イアウトを有するＳＲＡＭのメモリセルを提供するもの
である。

【００２２】

【課題を解決するための手段】本発明は、第１のインバ
ータ６８と第２のインバータ６９とで形成したフリップ
フロップ７０と、このフリップフロップ７０に接続する
２個のワードトランジスタＱ₁，Ｑ₃とにより構成さ
れ、ワード線３４を挟んで両側に第１及び第２のインバ
ータ６８，６９のドライバトランジスタＱ₄，Ｑ₂が配
置されてなるスタティックＲＡＭのメモリセルにおい
て、メモリセルのワード線３４が延在する方向の辺３１
ｂの長さＸｃがワード線３４に垂直な方向辺３１ａの長
さＹｃより大にして構成する。

【００２３】本発明は、上記スタティックＲＡＭのメモ
リセルにおいて、ワード線３４と之を挟む２つのドライ
バトランジスタＱ₄，Ｑ₂のゲート３８，３７を夫々構
成する３つのパターンがビット線６５，６６の延長線上
で重ならないように構成する。

【００２４】本発明は、上記各スタティックＲＡＭのメ
モリセルにおいて、電源線５４，５５をビット線６６，
６５の延在する方向に沿って形成して構成する。

【００２５】

【作用】第１の発明においては、メモリセルのワード線
３４が延在する方向の辺３１ｂの長さＸｃがワード線３
４に垂直な方向の辺３１ａの長さＹｃより大となるよう
に構成することにより、ワード線３４に垂直な方向に沿
って形成する２つのビット線６５，６６のピッチＰを広
くとることができ、メモリセルサイズの縮小化を可能に
する。また、ワード線３４を挟んで両側にドライバトラ
ンジスタＱ₂，Ｑ₄が配置されたいわゆる対称的なレイ
アウトであるので、リソグラフィによるパターンの変形
やマスク合せずれがあっても、交差結合された第１及び
第２の接続回路（Ｑ₁，Ｑ₄）及び（Ｑ₃，Ｑ₂）の特
性の不揃いはなく、動作安定性が損われない。

【００２６】第２の発明においては、さらにワード線３
４と、２つのドライバトランジスタＱ₄，Ｑ₂のゲート
３７，３８とを夫々構成する３つのパターンがビット線
６５，６６の延長線上で重ならないように構成すること
により、３つのパターンをワード線３４に垂直な方向に
詰めて形成でき、更にメモリセルのワード線に垂直な方
向の辺３１ａの長さＹｃを小さくでき、メモリセルの更
なる縮小化が図れる。

【００２７】第３の発明においては、電源線５４，５５
をビット線６６，６５の延在する方向に沿って形成する
ことにより、インバータの負荷素子を構成する薄膜トラ
ンジスタＱ₅，Ｑ₆のゲート長を大きくできる。また、
セル内の電源線の本数を２本（５４，５５）の配線で済
ますことができる。

【００２８】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【００２９】図１〜図４は本実施例に係るＳＲＡＭのメ
モリセルの製造工程順のレイアウト、図５は完成された
ＳＲＡＭのメモリセルの等価回路を示す。

【００３０】本実施例においては、先ず図１に示すよう
にメモリセルを構成する領域即ちセル領域３１をワード
線の延在する方向の辺３１ｂの長さ（横幅）Ｘｃをワー
ド線に垂直な方向の辺３１ａの長さ（縦幅）Ｙｃより大
（Ｘｃ＞Ｙｃ）としたいわゆる横長四角形状に形成す
る。つまり、セル領域３１はワード線の延在方向を長辺
とし、之に垂直な方向を短辺とした横長形状にする。こ
の横長四角形状については、後述する。

【００３１】この横長形状のセル領域３１に、左右対称
に２つのアクティブ領域３２，３３を形成し、ゲート絶
縁膜を介してセル領域３１の中央を長辺３１ｂに沿って
両アクティブ領域３２，３４を横切る１本のワード線３
４を形成する。

【００３２】ワード線３４は、中心に対して左右対称の
形状をなし、一方のアクティブ領域３２で形成されるワ
ードトランジスタＱ₁のゲート電極３５及び他方のアク
ティブ領域３３で形成されるワードトランジスタＱ₃の
ゲート電極３６を兼ねている。

【００３３】さらに、この中央のワード線３４を挟んで
上下側に夫々ゲート絶縁膜を介してアクティブ領域３３
に形成されるドライバトランジスタＱ₄のゲート電極３
７及びアクティブ領域３２に形成されるドライバトラン
ジスタＱ₂のゲート電極３８を形成する。両ゲート電極
３７及び３８は夫々長辺３１ｂに沿うように、且つ対称
的なパターンを有してワード線３４に平行に形成され
る。

【００３４】ここで、ワードトランジスタＱ₁，Ｑ₃の
ゲート長ｌ₁は、ドライバトランジスタＱ₂，Ｑ₄のゲ
ート長ｌ₂より大となるように各ゲート電極３５，３６
がワード線３４の他部より幅広に、即ち、互いに反対方
向に突出するようにして幅広に形成される。

【００３５】また、アクティブ領域３２，３３におい
て、ドライバトランジスタＱ₂，Ｑ₄のゲート幅ｗ₂が
ワードトランジスタＱ₁，Ｑ₃のゲート幅ｗ₁より大と
なるように、ドライバトランジスタＱ₂，Ｑ₄のチャン
ネル幅がワードトランジスタＱ ₁，Ｑ₃のチャンネル幅
より広く形成される。

【００３６】さらに、爾後形成されるビット線の延長線
上で３つのパターン、即ちワード線３４とドライバトラ
ンジスタＱ₂，Ｑ₄のゲート電極３８，３７とが重なら
ないように、各ゲート電極３８，３７は、短く形成され
る。即ち、ドライバトランジスタＱ₂，Ｑ₄の各ゲート
電極３７及び３８の一端は夫々ワードトランジスタＱ ₃
及びＱ₁のゲート電極３６及び３５に重なるも、各ゲー
ト電極３７及び３８の他端はワードトランジスタＱ₁及
びＱ₃のゲート電極３５及び３６に重ならないようにレ
イアウトされる。

【００３７】ワード線３４及び各ゲート電極３７，３８
は例えば１層目の多結晶シリコン膜で形成される。

【００３８】次に、図２に示すように、ワード線３４及
びゲート電極３７，３８を含む全面に例えばＳｉＯ₂膜
による層間絶縁膜を介してインバータの交差結合の配線
と負荷素子となるＭＯＳ型の薄膜トランジスタのゲート
電極を兼ねる互いのパターンが対称となる２つの例えば
２層目の多結晶シリコン膜４６，４７を形成する。

【００３９】一方の多結晶シリコン膜４６は、ワードト
ランジスタＱ₁の記憶ノード側領域４１とドライバトラ
ンジスタＱ₄のゲート電極３７の他端間に跨がるパター
ンに形成され、他方の多結晶シリコン膜４７はワードト
ランジスタＱ₃の記憶ノード側領域４２とドライバトラ
ンジスタＱ₂のゲート電極３８の他端間に跨がるパター
ンに形成される。

【００４０】そして、多結晶シリコン膜４６の一端は層
間絶縁膜のコンタクト孔を通してワードトランジスタＱ
₁の記憶ノード側領域４１に接続される。５０はそのコ
ンタクト部を示す。また、多結晶シリコン膜４７の一端
は、層間絶縁膜のコンタクト孔を通してワードトランジ
スタＱ₃の記憶ノード側領域４２に接続される。５１は
そのコンタクト部を示す。

【００４１】なお、仮想線５９，６０は爾後形成される
負荷素子とのコンタクト部、仮想線６２は爾後形成され
るビット線コンタクト部、仮想線６３は爾後形成される
接地線コンタクト部である。

【００４２】次に、図３に示すように、ゲート絶縁膜を
介して夫々負荷素子である薄膜トランジスタＱ₅，Ｑ₆
のチャネル領域、ソース領域及びドレイン領域となるア
クティブ領域５２，５３と電源線５４，５５を兼ねる互
いのパターンが対称となる２つの例えば３層目の多結晶
シリコン膜５６，５７を形成する。電源線５４，５５は
ワード線３４に垂直な方向に沿って形成され、アクティ
ブ領域５２，５３は各電源線５４，５５の中間より斜め
に延長するように形成される。

【００４３】アクティブ領域５６のドレイン領域はシエ
アドコンタクト方式により同一コンタクト孔を通して１
層目の多結晶シリコン膜によるドライバトランジスタＱ
₄のゲート電極３７と２層目の多結晶シリコン膜４７の
他端に同時に接続される。５９はそのコンタクト部であ
る。アクティブ領域５６のソース領域は電源線５４に接
続されている。また、アクティブ領域５７のドレイン領
域は、同様にシエアドコンタクト方式により、コンタク
ト孔を通して１層目の多結晶シリコン膜によるドライバ
トランジスタＱ₂のゲート電極３８と２層目の多結晶シ
リコン膜４６の他端に同時に接続される。６０はそのコ
ンタクト部である。アクティブ領域５６のソース領域は
電源線５５に接続されている。

【００４４】次に、図４に示すように、例えばＳｉＯ₂
膜による層間絶縁膜を介してビット線コンタクト部６２
を除く他部全面に４層目の多結晶シリコン膜６４を形成
する。この４層目の多結晶シリコン膜６４は、接地線と
なっており、コンタクト孔を通じてドライバトランジス
タＱ₂，Ｑ₄のソース領域に接続される。６３はそのコ
ンタクト部である。

【００４５】そして、４層目の多結晶シリコン膜６４上
に、例えばＳｉＯ₂膜による層間絶縁膜を介してＡｌ配
線による２本のビット線６５及び６６を電源線５４，５
５に平行に、即ちワード線３４に垂直な方向に形成し、
一方のビット線６５の一部をコンタクト孔を通してワー
ドトランジスタＱ₁のビット線側領域に接続し、他方の
ビット線６６の一部をコンタクト孔を通してワードトラ
ンジスタＱ₃のビット線側領域に接続する。

【００４６】なお、この他に、ソフトエラー対策として
キャパシタを付加する場合の多結晶シリコン層の追加、
２層Ａｌ構造としてワード線をシャントするなどの付加
的な構成は必要に応じて行うことができる。

【００４７】また、ゲート電極３７，３８及びワード線
３４を構成する１層目の多結晶シリコン膜と４層目の多
結晶シリコン膜６４としては、ＬＳＩで一般的に用いら
れているタングステンシリサイド（ＷＳｉｘ）膜と多結
晶シリコン膜の積層構造のいわゆるポリサイド膜を用
い、配線の低抵抗化を図ることが好ましい。

【００４８】このようにして、目的の薄膜トランジスタ
（ＴＦＴ）負荷型のＳＲＡＭのメモリセル６７を構成す
る。

【００４９】このＳＲＡＭのメモリセル６７は、図５の
等価回路で示すように、ドライバトランジスタＱ₄及び
薄膜トランジスタからなる負荷素子Ｑ₅が直列接続され
た第１のインバータ６８と、ドライバトランジスタＱ₂
及び薄膜トランジスタからなる負荷素子Ｑ₆が直列接続
された第２のインバータ６９との入力端子及び出力端子
を交差結合して形成したフリップフロップ７０と２個の
ワードトランジスタＱ ₁，Ｑ₂とで構成され、ワードト
ランジスタＱ₁，Ｑ₂のゲートがワード線３４に接続さ
れ、各ワードトランジスタＱ₁及びＱ₃の夫々のビット
線側領域が対応するビット線６５及び６６に接続された
回路構成を有する。

【００５０】一方、前述したメモリセル６７のセル形状
は、ビット線遅延時間からも選定される。図６〜図１２
は夫々セル面積を３．３μｍ²，３．５μｍ²，４．０
μｍ²，４．５μｍ²，５．０μｍ²，５．５μｍ²，
６．０μｍ²としたときのセルの横幅Ｘｃをパラメータ
としたビット線遅延時間のビット線幅依存性を示すグラ
フである。各図６〜図１２から、例えばビット線遅延時
間が望ましい値の１．３ｍｓｅｃ以下になるセルの横幅
Ｘｃは、セル面積Ｓに対して夫々ほぼ表１に示す関係と
なる。

【００５１】

【表１】

【００５２】この表１によれば、セル面積ＳがほぼＸｃ
²に近い関係（Ｓ≒Ｘｃ²）となる。このことからセル
寸法の縦横比が１：１以上で横の方が長ければよいとい
える。また、図６〜図１２より、横幅Ｘｃが表１より小
さくなると、ビット線遅延時間が急激に増大してゆくこ
とがわかる。従って、メモリセルの形状として、縦横比
１：１をめどにして、それよりも横幅Ｘｃを縦幅Ｙｃよ
り広くすれば、ビット線遅延時間を小さく抑えたメモリ
セルを実現できる。

【００５３】上述の本実施例によれば、アクティブ領域
３２，３３の間隔を広くとり、メモリセル６７の中央部
にワード線３４を横断するように配置し、このワード線
３４を挟む上下両側にドライバトランジスタのゲート電
極３７，３８を互いの位置がずれるように、且つワード
線３４に平行となるように配置することにより、横方向
（ワード線の延在する方向）に長いメモリセルのレイア
ウトが得られる。さらに、上層の２層目、３層目及び４
層目の多結晶シリコン層もこのレイアウトに対応した配
置をすることができる。

【００５４】そして、本実施例のＳＲＡＭのメモリセル
６７は、いわゆる横長四角形状に構成されるので、Ａｌ
ビット線６５，６６のピッチＰ（＝Ｌ＋Ｓ）を従来に比
べてゆるく設計することができる。例えば図１５のＳＷ
Ｌセル１０と比較すると、本実施例ではピッチが１．０
７μｍであるのに対し、図１５のメモリセル１０のピッ
チは０．６５μｍであり、本実施例の方が約６５％もゆ
るい設計が可能となる。

【００５５】また、図１６のＣＷＬセル２０と比較して
も、図から明らかなように、本実施例の方がＡｌビット
線６５，６６のピッチＰをゆるく設計できる。

【００５６】従って、本発明のメモリセルは、Ａｌビッ
ト線に係るエレクトロマイグレーションやストレスマイ
グレーションによる断線不良が発生せず、Ａｌビット線
の信頼性が改善される。また、ビット線の抵抗、ビット
線間の寄生容量が抑えられ、ビット線の充放電の速度が
改善されて動作速度の大巾な改善が図れる。

【００５７】また、０．２５μｍルールで設計した本実
施例のメモリセル６７のセル面積は１．６μｍ×２．１
５μｍ＝３．４４μｍ²である。図１６に示したＣＬＷ
セル２０のセル面積は１．５μｍ×２．２μｍ＝３．３
μｍ²であり、本実施例のメモリセル６７はこれに比べ
てセル面積で約４％の増加にすぎず、図１５のＳＷＬセ
ル１０のセル面積の１．３μｍ×２．８μｍ＝３．６４
μｍ²よりは小さい。従って、本実施例のメモリセル６
７は微小化に適する。さらに、メモリセル６７のレイア
ウトが基本的に対称であるので、パターンくずれ、マス
ク合せずれに対しても動作安定性が損なわれることが少
ない。

【００５８】

【発明の効果】本発明によれば、メモリセルサイズを縮
小しても、ビット線のピッチを極力広くすることがで
き、Ａｌビット線の信頼性が向上し、またビット線の充
放電にかかる時間の増大が抑えられ、動作速度が改善さ
れる。

【００５９】また、セルのレイアウトが基本的に対称で
あるのでセルサイズを縮小してもセルの動作安定性を損
なうことがない。従ってＳＲＡＭの更なる縮小化が可能
となる。

【図面の簡単な説明】

【図１】本発明によるＳＲＡＭのメモリセルの製造工程
図（その１）である。

【図２】本発明によるＳＲＡＭのメモリセルの製造工程
図（その２）である。

【図３】本発明によるＳＲＡＭのメモリセルの製造工程
図（その３）である。

【図４】本発明によるＳＲＡＭのメモリセルの製造工程
図（その４）である。

【図５】本発明によるＳＲＡＭのメモリセルの等価回路
図である。

【図６】セル面積が３．３μｍ²のときのセルの横幅Ｘ
ｃをパラメータとしたビット線遅延時間のビット線幅依
存性を示すグラフである。

【図７】セル面積が３．５μｍ²のときのセルの横幅Ｘ
ｃをパラメータとしたビット線遅延時間のビット線幅依
存性を示すグラフである。

【図８】セル面積が４．０μｍ²のときのセルの横幅Ｘ
ｃをパラメータとしたビット線遅延時間のビット線幅依
存性を示すグラフである。

【図９】セル面積が４．５μｍ²のときのセルの横幅Ｘ
ｃをパラメータとしたビット線遅延時間のビット線幅依
存性を示すグラフである。

【図１０】セル面積が５．０μｍ²のときのセルの横幅
Ｘｃをパラメータとしたビット線遅延時間のビット線幅
依存性を示すグラフである。

【図１１】セル面積が５．５μｍ²のときのセルの横幅
Ｘｃをパラメータとしたビット線遅延時間のビット線幅
依存性を示すグラフである。

【図１２】セル面積が６．０μｍ²のときのセルの横幅
Ｘｃをパラメータとしたビット線遅延時間のビット線幅
依存性を示すグラフである。

【図１３】従来のＳＲＡＭのメモリセルのレイアウトを
示す構成図である。

【図１４】図１３のＳＲＡＭのメモリセルにおいて、製
造工程途中でのパターンの変形や合せずれにより、レイ
アウトが変形した構成図である。

【図１５】従来のＳＷＬセルのレイアウトを示す構成図
である。

【図１６】従来のＣＷＬセルのレイアウトを示す構成図
である。

【図１７】図１５のＳＷＬセルのビット線のレイアウト
を示す構成図である。

【符号の説明】

３１セル領域３２，３３アクティブ領域３４ワード線３５，３６ワードトランジスタのゲート電極３７，３８ドライバトランジスタのゲート電極４６，４７２層目の多結晶シリコン膜４１，４２記憶ノード側領域５２，５３アクティブ領域５４，５５電源線５６，５７３層目の多結晶シリコン膜６４４層目の多結晶シリコン膜６５，６６Ａｌビット線５０，５１，５９，６０，６２，６３コンタクト部６７ＳＲＡＭのメモリセル

Claims

【特許請求の範囲】

【請求項１】第１のインバータと第２のインバータと
で形成したフリップフロップと、該フリップフロップに
接続する２個のワードトランジスタとにより構成され、
ワード線を挟んで両側に上記第１及び第２のインバータ
のドライバートランジスタが配置されてなるスタティッ
クＲＡＭのメモリセルにおいて、メモリセルの前記ワード線が延在する方向の辺の長さが
前記ワード線に垂直な方向の辺の長さより大であること
を特徴とするスタティックＲＡＭのメモリセル。
【請求項２】前記請求項１記載のスタティックＲＡＭ
のメモリセルにおいて、ワード線と之を挟む２つのドラ
イバトランジスタのゲートを夫々構成する３つのパター
ンがビット線の延長線上で重ならないことを特徴とする
スタティックＲＡＭのメモリセル。
【請求項３】前記請求項１又は２記載のスタティック
ＲＡＭのメモリセルにおいて、電源線がビット線の延在
する方向に沿って形成されて成ることを特徴とするスタ
ティックＲＡＭのメモリセル。