JP2004266276A - トレンチ形成方法及びこれを利用した半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 基板上に絶縁膜を形成し、絶縁膜上にフォトレジストパターンを形成した後、フォトレジストパターンをマスクとして利用する第1食刻工程を通じて絶縁膜に第1寸法を有するトレンチを形成し、トレンチを含む絶縁膜を第2食刻工程を通じて食刻し、第2寸法を有する拡張されたトレンチを形成する。第1食刻工程を通じてマスクであるフォトレジストパターンの構造的な安定性を保持しながら、第1寸法を有するトレンチを形成した後、半導体基板または絶縁膜の種類により相異する組成を有する食刻溶液を使用する第2食刻工程を通じてトレンチの寸法を拡張させることができる。従って、拡張さされた構造を有するトレンチ内に、要求される金属配線や素子分離膜またはコンタクトなどを正確に形成することができる。
【選択図】 図5
Description
図1を参照すると、シリコンウェーハである半導体基板10上に酸化物乃至窒化物からなる絶縁膜15を形成した後、半導体装置の金属配線のためのトレンチを形成するために絶縁膜15上にフォトレジスト膜(図示せず)を塗布する。このとき、半導体基板10上にはトランジスターのような構造物が備えられる。
本発明の第3目的は、前記トレンチ形成方法を利用して、正確な寸法を有する金属配線やキャパシターの下部電極またはコンタクトを容易に形成することができる半導体装置の製造方法を提供することにある。
(第一実施例)
図3から図5は、本発明の第一実施例によるトレンチ形成方法を説明するための断面図である。
図6から図9は、本発明の第二実施例による半導体基板の素子分離膜形成方法を示す断面図である。
図6に示すように、シリコンからなる半導体基板80に、セル領域及び周辺回路領域を限定する素子分離膜を形成するためのトレンチ90を形成する。即ち、基板80上にフォトレジスト膜(図示せず)を形成し、露光及び現像を工程を通じて前記フォトレジスト膜をパターニングして基板80の素子分離膜が形成される部分を露出させるフォトレジストパターン85を形成する。
図7に示すように、前記第1食刻工程を通じて第1幅及び第1深さd1の第1寸法を有するトレンチ90が形成された半導体基板80を、第2食刻工程で食刻する。この場合、トレンチ90の第1幅w1はトレンチ90に形成される素子分離膜の幅より狭く形成される。前述したように、前記第2食刻工程はウェットベンチ方式、シングルスピンステイション方式または化学スピンステイション方式で実施される。
図10から図12は、本発明の第三実施例による導電性パターンの形成方法を示す断面図である。
図10に示すように、トランジスター構造物(図示せず)が備えられた半導体基板100上に化学気相蒸着方法を通じて酸化物、窒化物またはフッ化物からなる絶縁膜105を形成する。この場合、絶縁膜105は中温酸化物、TEOS、BPSG、USGなどのシリコン酸化物、FSGまたはシリコン酸フッ化物のようなフッ化物、あるいはシリコン窒化物やシリコン酸窒化物のような窒化物からなる。前記絶縁膜105は半導体基板100上に位置するトランジスター構造物を被覆するように形成され、エッチバックまたは化学機械的研磨工程を通じて絶縁膜105の上部を平坦に形成することができる。
続いて、フォトレジストパターン110をマスクとして利用する第1食刻工程を通じて前記絶縁膜105を部分的に食刻することで、絶縁膜105に第1幅w1を有するトレンチを形成する(図11参照)。トレンチ115内に形成されるビットラインのような金属配線やキャパシターの下部電極、コンタクトまたはパッドなどとして機能する導電性パターンが約1500〜2400Åの幅を有する場合には、トレンチ115の第1幅w1は約1000〜1200Å程度になる。本実施例によると、後続してトレンチ115の寸法を拡張する工程を実施するので、絶縁膜105上に形成されるフォトレジストパターン110は前述したように従来の場合よりずっと小さいアスペクト比を有する。従って、フォトレジストパターン110が崩れないで絶縁膜105上に安定的に形成される。
本実施例によると、フォトリソグラフィ工程である第1食刻工程を通じて、マスクであるフォトレジストパターンを安定的な構造に形成し、相対的に狭い第1幅を有するトレンチを形成した後、絶縁膜の種類により多様な組成を有する食刻溶液を使用する第2食刻工程を通じて相対的に広い第2幅を有するトレンチを形成する。従って、拡張された幅を有するトレンチ内に、要求されるサイズを有する導電性パターンを形成することができる。
図13から図17は、本発明の第四実施例による半導体装置の製造方法を示す断面図である。本実施例において、デュアルダマシン工程を利用した半導体装置の製造方法を説明する。
続いて、前記第2フォトレジスト膜を露光及び現像して前記バイアホール200及びバイアホール200の周辺のギャッピング膜190を露出させる第2フォトレジストパターン205を形成する。
Claims (25)
- 基板上に絶縁膜を形成する段階と、
前記絶縁膜にフォトレジストパターンを形成する段階と、
第1食刻工程を通じて、前記フォトレジストパターンをマスクとして利用して前記絶縁膜に第1寸法を有するトレンチを形成する段階と、
第2食刻工程を通じて前記トレンチを含む前記絶縁膜を食刻し、第2寸法を有する拡張されたトレンチを形成する段階と、
を含むことを特徴とするトレンチ形成方法。 - 前記第2食刻工程前に前記フォトレジストパターンを除去する段階をさらに含むことを特徴とする請求項1記載のトレンチ形成方法。
- 前記第1寸法は第1幅及び第1深さを含み、前記第2寸法は前記第1幅より広い第2幅と、前記第1深さと実質的に同一な第2深さとを含むことを特徴とする請求項1記載のトレンチ形成方法。
- 前記絶縁膜は、酸化物、窒化物及びフッ化物からなるグループから選択されたいずれか1つを使用して形成することを特徴とする請求項1記載のトレンチ形成方法。
- 前記第2食刻工程は、ウェットベンチ方式、シングルスピンステイション方式または化学スピンステイション方式のいずれかで実施されることを特徴とする請求項4記載のトレンチ形成方法。
- 前記第2食刻工程は、酸化物またはフッ化物を食刻する食刻溶液を使用して実施することを特徴とする請求項4記載のトレンチ形成方法。
- 前記食刻溶液は、フッ化水素(HF)、フッ化アンモニウム(NH4F)、過酸化水素(H2O2)及び脱イオン水(H2O)を含むことを特徴とする請求項6記載のトレンチ形成方法。
- 前記食刻溶液は、フッ化水素(HF)、フッ化アンモニウム(NH4F)、過酸化水素(H2O2)及び脱イオン水を1:1〜10:1〜10:100〜500の体積比で含有することを特徴とする請求項7記載のトレンチ形成方法。
- 前記食刻溶液は、40〜60Å/分の食刻速度で前記絶縁膜を食刻することを特徴とする請求項7記載のトレンチ形成方法。
- 前記食刻溶液は、前記拡張されたトレンチ内に形成される金属層の酸化を防止するための酸化防止剤を含むことを特徴とする請求項6記載のトレンチ形成方法。
- 前記酸化防止剤は、ベンゾトリアゾールを含むことを特徴とする請求項10記載のトレンチ形成方法。
- 前記第2食刻工程は、窒化物を食刻する食刻溶液を使用して実施することを特徴とする請求項4記載のトレンチ形成方法。
- 前記食刻溶液は、フッ化水素、燐酸(H3PO4)及び脱イオン水を含むことを特徴とする請求項12記載のトレンチ形成方法。
- 前記食刻溶液は、前記拡張されたトレンチ内に形成される金属層の酸化を防止するための酸化防止剤を含むことを特徴とする請求項12記載のトレンチ形成方法。
- 前記酸化防止剤は、ベンゾトリアゾールを含むことを特徴とする請求項14記載のトレンチ形成方法。
- 基板上にフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをマスクとして利用する第1食刻工程を通じて前記基板に第1寸法を有するトレンチを形成する段階と、
前記トレンチを含む前記基板を第2食刻工程で食刻し、第2寸法を有する拡張されたトレンチを形成する段階と、
前記拡張されたトレンチ内を埋立てる酸化膜を形成する段階と、
を含むことを特徴とする半導体装置の素子分離膜形成方法。 - 前記酸化膜を形成する段階は、
前記トレンチを満たしながら前記基板上に酸化膜を形成する段階と、
前記基板上の酸化膜を除去し、前記トレンチ内を前記酸化膜で埋立てる段階と、
を含むことを特徴とする請求項16記載の半導体装置の素子分離膜形成方法。 - 前記第2食刻工程は、シリコンを食刻する食刻溶液を利用して実施することを特徴とする請求項16記載の半導体装置の素子分離膜形成方法。
- 前記食刻溶液は、フッ化水素、硝酸(NHO3)及び脱イオン水を含むことを特徴とする請求項18記載の半導体装置の素子分離膜形成方法。
- 基板上に絶縁膜を形成する段階と、
前記絶縁膜上にフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをマスクとして利用する第1食刻工程を通じて前記絶縁膜に第1幅を有するトレンチを形成する段階と、
前記トレンチを含む前記絶縁膜を第2食刻工程を通じて食刻し、第2幅を有する拡張されたトレンチを形成する段階と、
前記拡張されたトレンチ内に導電性パターンを形成する段階と、
を含むことを特徴とする半導体装置の導電性パターン形成方法。 - 前記絶縁膜が酸化物またはフッ化物を含むとき、前記第2食刻工程はフッ化水素、フッ化アンモニウム、過酸化水素及び脱イオン水を含む食刻溶液を使用して実施することを特徴とする請求項20記載の半導体装置の導電性パターン形成方法。
- 前記絶縁膜が窒化物を含むとき、前記第2食刻工程はフッ化水素、燐酸及び脱イオン水を含む食刻溶液を使用して実施することを特徴とする請求項20記載の半導体装置の導電性パターン形成方法。
- 前記導電性パターンは、銅またはアルミニウムを含むことを特徴とする請求項20記載の半導体装置の導電性パターン形成方法。
- 前記第2食刻工程は、前記導電性パターンの酸化を防止するためにベンゾトリアゾールを含む食刻溶液を使用して実施することを特徴とする請求項23記載の半導体装置の導電性パターン形成方法。
- 第1導電性パターンが形成された第1絶縁膜を半導体基板上に形成する段階と、
前記第1絶縁膜上に少なくとも1つの阻止膜及び第2絶縁膜を交互に形成する段階と、
前記第2絶縁膜上に第1フォトレジストパターンを形成する段階と、
前記第1フォトレジストパターンをマスクとして利用して前記阻止膜及び前記第2絶縁膜を食刻し、前記第1導電性パターンを露出させるバイアホールを形成する段階と、
前記第1フォトレジストパターンを除去した後、前記第2絶縁膜上に第2フォトレジストパターンを形成し、前記第2フォトレジストパターンをマスクとして利用して前記阻止膜及び前記第2絶縁膜を食刻し、前記バイアホール上に第1幅を有するトレンチを形成する段階と、
前記トレンチを含む前記第2絶縁膜を食刻し、第2幅を有する拡張されたトレンチを形成する段階と、
前記バイアホール及び前記拡張されたトレンチにそれぞれ第2導電性パターン及び第3導電性パターンを形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0012763A KR100485388B1 (ko) | 2003-02-28 | 2003-02-28 | 트렌치 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 |
| KR2003-12763 | 2003-02-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004266276A true JP2004266276A (ja) | 2004-09-24 |
| JP4718785B2 JP4718785B2 (ja) | 2011-07-06 |
Family
ID=32906575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004049740A Expired - Fee Related JP4718785B2 (ja) | 2003-02-28 | 2004-02-25 | 半導体装置の素子分離膜形成方法及び半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7183226B2 (ja) |
| JP (1) | JP4718785B2 (ja) |
| KR (1) | KR100485388B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100652062B1 (ko) | 2005-06-30 | 2006-12-01 | 엘지.필립스 엘시디 주식회사 | 인쇄판의 제조방법 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100672933B1 (ko) * | 2003-06-04 | 2007-01-23 | 삼성전자주식회사 | 세정 용액 및 이를 이용한 반도체 소자의 세정 방법 |
| KR100506943B1 (ko) * | 2003-09-09 | 2005-08-05 | 삼성전자주식회사 | 식각정지막으로 연결홀의 저측면에 경사를 갖는 반도체소자의 제조 방법들 |
| DE112004002798B4 (de) * | 2004-03-16 | 2015-03-26 | Ishikawajima-Harima Heavy Industries Co., Ltd. | Verfahren zum Herstellen einer Halbleitervorrichtung |
| DE102004037089A1 (de) * | 2004-07-30 | 2006-03-16 | Advanced Micro Devices, Inc., Sunnyvale | Technik zur Herstellung einer Passivierungsschicht vor dem Abscheiden einer Barrierenschicht in einer Kupfermetallisierungsschicht |
| US7480990B2 (en) * | 2006-01-06 | 2009-01-27 | International Business Machines Corporation | Method of making conductor contacts having enhanced reliability |
| US7488685B2 (en) * | 2006-04-25 | 2009-02-10 | Micron Technology, Inc. | Process for improving critical dimension uniformity of integrated circuit arrays |
| US10231344B2 (en) | 2007-05-18 | 2019-03-12 | Applied Nanotech Holdings, Inc. | Metallic ink |
| US8585915B2 (en) * | 2007-10-29 | 2013-11-19 | Micron Technology, Inc. | Methods for fabricating sub-resolution alignment marks on semiconductor structures |
| US9730333B2 (en) | 2008-05-15 | 2017-08-08 | Applied Nanotech Holdings, Inc. | Photo-curing process for metallic inks |
| KR20100072514A (ko) * | 2008-12-22 | 2010-07-01 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| CN102365713B (zh) | 2009-03-27 | 2015-11-25 | 应用纳米技术控股股份有限公司 | 增强光和/或激光烧结的缓冲层 |
| JP2010283095A (ja) * | 2009-06-04 | 2010-12-16 | Hitachi Ltd | 半導体装置の製造方法 |
| US9598776B2 (en) | 2012-07-09 | 2017-03-21 | Pen Inc. | Photosintering of micron-sized copper particles |
| CN105225979A (zh) * | 2014-06-19 | 2016-01-06 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件制程预测系统和方法 |
| US10170419B2 (en) | 2016-06-22 | 2019-01-01 | International Business Machines Corporation | Biconvex low resistance metal wire |
| US12400863B2 (en) | 2022-03-25 | 2025-08-26 | Tokyo Electron Limited | Method for etching for semiconductor fabrication |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290155A (ja) * | 1986-06-09 | 1987-12-17 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH07263537A (ja) * | 1994-03-16 | 1995-10-13 | Sony Corp | トレンチ素子分離の形成方法 |
| JPH08288256A (ja) * | 1995-04-13 | 1996-11-01 | Sony Corp | トレンチエッチング方法 |
| JPH0964174A (ja) * | 1995-08-18 | 1997-03-07 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH11307630A (ja) * | 1998-04-17 | 1999-11-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2001217201A (ja) * | 2000-02-03 | 2001-08-10 | Samsung Electronics Co Ltd | 半導体集積回路の自己整列コンタクト構造体形成方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4686373A (en) * | 1983-08-31 | 1987-08-11 | Texas Instruments Incorporated | Infrared imager |
| JPS60235428A (ja) | 1984-05-09 | 1985-11-22 | Nec Corp | 半導体装置の製造方法 |
| KR100292938B1 (ko) * | 1998-07-16 | 2001-07-12 | 윤종용 | 고집적디램셀커패시터및그의제조방법 |
| US6420261B2 (en) * | 1998-08-31 | 2002-07-16 | Fujitsu Limited | Semiconductor device manufacturing method |
| US6180506B1 (en) * | 1998-09-14 | 2001-01-30 | International Business Machines Corporation | Upper redundant layer for damascene metallization |
| US6245669B1 (en) * | 1999-02-05 | 2001-06-12 | Taiwan Semiconductor Manufacturing Company | High selectivity Si-rich SiON etch-stop layer |
| US6635566B1 (en) * | 2000-06-15 | 2003-10-21 | Cypress Semiconductor Corporation | Method of making metallization and contact structures in an integrated circuit |
| US6506254B1 (en) * | 2000-06-30 | 2003-01-14 | Lam Research Corporation | Semiconductor processing equipment having improved particle performance |
| KR100350811B1 (ko) * | 2000-08-19 | 2002-09-05 | 삼성전자 주식회사 | 반도체 장치의 금속 비아 콘택 및 그 형성방법 |
| US6479405B2 (en) * | 2000-10-12 | 2002-11-12 | Samsung Electronics Co., Ltd. | Method of forming silicon oxide layer in semiconductor manufacturing process using spin-on glass composition and isolation method using the same method |
| US6440842B1 (en) * | 2001-02-02 | 2002-08-27 | Macronix International Co. Ltd. | Method of forming a dual damascene structure by patterning a sacrificial layer to define the plug portions of the structure |
| US6936854B2 (en) * | 2001-05-10 | 2005-08-30 | Canon Kabushiki Kaisha | Optoelectronic substrate |
| KR100390922B1 (ko) | 2001-06-29 | 2003-07-12 | 주식회사 하이닉스반도체 | 다마신공정을 이용한 반도체소자의 금속배선 형성방법 |
| US6534397B1 (en) * | 2001-07-13 | 2003-03-18 | Advanced Micro Devices, Inc. | Pre-treatment of low-k dielectric for prevention of photoresist poisoning |
| JP4733869B2 (ja) | 2001-07-25 | 2011-07-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6967136B2 (en) * | 2003-08-01 | 2005-11-22 | International Business Machines Corporation | Method and structure for improved trench processing |
-
2003
- 2003-02-28 KR KR10-2003-0012763A patent/KR100485388B1/ko not_active Expired - Fee Related
- 2003-09-30 US US10/673,873 patent/US7183226B2/en not_active Expired - Lifetime
-
2004
- 2004-02-25 JP JP2004049740A patent/JP4718785B2/ja not_active Expired - Fee Related
-
2007
- 2007-01-19 US US11/655,159 patent/US20070117378A1/en not_active Abandoned
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290155A (ja) * | 1986-06-09 | 1987-12-17 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH07263537A (ja) * | 1994-03-16 | 1995-10-13 | Sony Corp | トレンチ素子分離の形成方法 |
| JPH08288256A (ja) * | 1995-04-13 | 1996-11-01 | Sony Corp | トレンチエッチング方法 |
| JPH0964174A (ja) * | 1995-08-18 | 1997-03-07 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH11307630A (ja) * | 1998-04-17 | 1999-11-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2001217201A (ja) * | 2000-02-03 | 2001-08-10 | Samsung Electronics Co Ltd | 半導体集積回路の自己整列コンタクト構造体形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|
| US7183226B2 (en) | 2007-02-27 |
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| US20040171211A1 (en) | 2004-09-02 |
| JP4718785B2 (ja) | 2011-07-06 |
| KR100485388B1 (ko) | 2005-04-27 |
| KR20040077265A (ko) | 2004-09-04 |
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