JP2004349703A - 集積回路インダクタおよびその形成方法 - Google Patents

Abstract

【課題】集積されたビアを有する集積回路インダクタを得る。
【解決手段】集積回路インダクタ（５）は集積回路内のさまざまな金属層（１０）を連続ビア（２００）により相互接続して形成される。連続ビア（２００）を使用することにより高周波応用に対して既存の方法よりもＱ値が改善される。連続ビアの切れ目ない長さはインダクタ（５）の長さの３％よりも大きくなければならない。
【選択図】図１

Description

本発明は一般的に電子デバイスの分野に関し、特に集積回路インダクタおよびその製作方法に関する。

集積回路は半導体基板内に形成されたトランジスタ等の電子デバイスを含んでいる。これらの電子デバイスを相互接続して完成された回路を形成することは半導体上の誘電体層内に金属配線を形成することにより達成される。金属配線は所要の回路配線を作り出すようにパターン化される。金属配線の形成において、誘電体層が最初に電子デバイスを含む半導体上に形成される。次に、パターン化された金属配線の第１の層が誘電体層内に形成される。パターン化された金属配線の第１の層は誘電体層内に形成されたコンタクトにより電子デバイスに接続される。コンタクトは、典型的に、誘電体層内に形成された金属のコラムを含んでいる。コンタクトは、典型的に、１μｍ平方よりも小さい。パターン化された金属配線の第１の層の形成に続いて、誘電体層およびパターン化された金属配線の付加層がパターン化された金属配線の第１の層上に形成される。パターン化された金属配線の付加層はパターン化された金属層を分離する付加誘電体層内に形成されるビアにより互いに相互接続される。ビアは、典型的に、およそ１μｍ平方よりも小さい。

半導体内に形成された電子デバイスの他に、フィルタおよび発振器を必要とする集積回路ではしばしばインダクタ等の付加コンポーネントが必要となる。典型的な集積回路インダクタは半導体上の誘電体層内に形成された金属巻線を含んでいる。集積回路インダクタの金属巻線はパターン化された金属配線の同じ層を使用して形成される。インダクタ性能は品質（Ｑ）係数により特徴づけられ、より大きいＱ値がより望ましい。Ｑ値は回路の動作周波数の関数であり、それは金属抵抗制限状況において周波数の増加と共に増大し、次に、基板容量制限状況において周波数の増加と共に低下する。ピーク周波数はインダクタのジオメトリによって決まり、回路の動作周波数の近くに選択される。定められたインダクタジオメトリに対しては、基板効果は典型的にＣＭＯＳ要求条件により固定されるため、Ｑ値を高める唯一の方法は金属抵抗を低減することである。

インダクタ金属配線の抵抗を低減する一つの方法は多層金属配線を使用してインダクタを形成することを含んでいる。各付加金属配線が全体抵抗を著しく低減するため、多層配線を使用するこの方法はより厚い金属配線を使用する古い技術に対して所要Ｑ値を得るのには有効である。しかしながら、より新しい技術では、最小金属ピッチを低減させるために金属配線はより薄くされ、そのためたとえ利用可能な全ての金属配線をスタックしても、高いＱ値とするための十分低い金属抵抗を得ることはできない。集積回路は数十ギガヘルツ程度の動作周波数を必要とし、この集積回路インダクタ形成方法はもはや多大なコストで付加金属層を設けなければインダクタの所要Ｑ値を達成することができない。たとえば、集積回路の動作に必要な５層の金属層がある場合、およそ４ＧＨｚで動作する１.５ｎＨインダクタはおよそ１０のＱ値を必要とする。５つの利用可能な金属レベルを使用して得られる最大Ｑ値はおよそ６である。付加金属レベル（すなわち、第６金属レベル）によりＱ値はおよそ１３に高められるが、２つの付加ホトレチクルを使用する必要があるためプロセスに多大なコストが付加される。そのため、付加金属層を使用せずしかも既存の金属レベルの厚さやプロセスを変更することなく定められた動作周波数およびインダクタンスに対して所要のＱ値を達成する集積回路インダクタおよびその製作方法が必要とされている。本発明はこのニーズに取り組むものである。

したがって、付加金属層を使用せずしかも既存の金属レベルの厚さやプロセスを変更することなく定められた動作周波数およびインダクタンスに対して所要のＱ値を達成する集積回路インダクタおよびその製作方法が必要とされている。本発明は付加金属層を使用せずにこれを達成するこのようなインダクタを提供する。

一般的に、本発明の一形式において、複数の金属層を含む集積回路が形成される。複数の金属層の少なくとも２つは金属層間の少なくとも一つの連続ビアを使用して相互接続して第１の長さの集積回路インダクタを形成することができる。一実施例では、連続ビアは前記した集積回路インダクタの第１の長さの３％よりも大きい切れ目ない長さを有する。別の実施例では、集積回路インダクタは螺旋金属ループを含んでいる。別の実施例では、連続ビアの各々が集積回路インダクタの第１の長さの１０％よりも大きい切れ目ない長さを有する。

本発明およびその利点をより完全に理解するために、同じ参照番号は同じ特徴を表す、添付図に関連して下記の説明を参照する。図１から図４（ｃ）はインダクタおよびその製作方法のさまざまな側面を示す。後述するように、本発明は改善されたＱ値を有する集積回路インダクタを形成するのに使用することができる。

本発明の実施例に従った対称インダクタ５が図１に示されている。インダクタ５は集積回路内のさまざまな金属レベルを接続して形成される螺旋金属ループ１０を含んでいる。インダクタは、さらに、螺旋を完成させるクロスオーバ金属部２０を含んでいる。インダクタはリード２５を介して集積回路の他の部分に相互接続される。本発明は図１に示すインダクタの特定形状に限定されるものではない。本発明の範囲内で、さまざまな形状の非対称インダクタを形成することができる。

図１のＡＡ’面に沿った断面図が図２に示されている。トランジスタ等の電子デバイスは半導体３０内に形成される。判りやすくするために、半導体３０内に形成されたさまざまな電子デバイスは図から省かれている。半導体３０内に形成されたさまざまな電子デバイスはさまざまな金属レベルに相互接続されて集積回路を形成する。典型的に、集積回路を形成するのに３つから５つの異なる金属レベルが使用される。本発明に従ったインダクタの形成において、集積回路との相互接続に使用されるさまざまな金属レベルのいくつかまたは全てがインダクタを形成するのに使用される。図２に示されているのは５つの既存の金属レベルの中の４つがインダクタを形成するのに使用される実施例である。図２に示すように、第１の誘電体層４０が半導体３０上に形成される。第１の誘電体層４０はホスホシリケートガラス（ＰＳＧ）または他の適切な誘電体材料を含むことができる。全ての誘電体層を通して、さまざまな金属層の形成に時々使用されるバリア層８０が集積回路内に形成される。バリア層８０の使用はオプショナルであり、他の実施例には存在しない。バリア層８０を含む実施例では、バリア層は窒化シリコンまたは他の適切な誘電体材料を含むことができる。

第１の誘電体層４０の形成に続いて、第２の誘電体層７０が形成される。第２の誘電体層はオルガノシリケートガラス（ＯＳＧ）または他の適切な誘電体材料を含むことができる。第１の金属層５０が第２の誘電体層７０内に形成される。本発明の実施例では、第１の金属層５０は銅、アルミニウム、または適切な金属を含んでいる。金属層９０，１００，１１０，および１２０はそれぞれ第２、第３、第４、および第５金属レベルを含み、連続ビア１３０，１４０，および１５０に相互接続されてインダクタ１０を形成する。第２、第３、第４、および第５金属レベルを使用するインダクタの形成において、誘電体層７１が第１の金属層５０上に形成され第２の金属層９０が誘電体層７１内に形成される。誘電体層７２および７３が第２の金属層９０上に形成され、第３の金属層１００は誘電体層７３内に形成される。第２の金属層９０および第３の金属層１００を接続する連続ビア１３０が誘電体層７２内に形成される。同様に、誘電体層７４および７５が第３の金属層１００上に形成され、第４の金属層１１０は誘電体層７５内に形成される。第３の金属層１００および第４の金属層１１０を接続する連続ビア１４０が誘電体層７４内に形成される。最後に、誘電体層７６および７７が第４の金属層１１０上に形成され、第５の金属層１２０は誘電体層７７内に形成される。第４の金属層１１０および第５の金属層１２０を接続する連続ビア１５０が誘電体層７７内に形成される。本発明の実施例では、誘電体層７２，７３，７４，および７５はＯＳＧまたは他の適切な誘電体材料を含むことができる。別の実施例では、誘電体層７６および７７はフロロシリケートガラス（ＦＳＧ）または他の適切な誘電体材料を含むことができる。金属層９０，１００，１１０，１２０および接続ビア１３０，１４０，および１５０は銅、アルミニウム、または適切な金属を含むことができる。図１に示す螺旋インダクタ１０の各金属配線１０は連続ビア１３０，１４０，および１５０により相互接続される４本の金属配線（すなわち、金属層９０，１００，１１０，および１２０）により構成されることを図２は示している。

インダクタを形成するのに使用される金属層９０，１００，１１０，および１２０の異なる領域が同時に集積回路の金属配線を形成するのに使用される。前記したように、集積回路内のさまざまな金属配線を相互接続するのに正方形または非連続ビアが使用される。正方形ビアを使用して形成されるインダクタはギガヘルツ動作に必要な所要Ｑ値を達成することができない。したがって、図２に示す本発明の実施例では、インダクタ５を形成するのに連続ビア１３０，１４０，および１５０が使用される。本発明に対して連続ビアは、第１の実施例では、その切れ目ないすなわち連続的長さがインダクタの形成に使用される金属の全長の少なくとも３％であるビアとして定義される。図１に示すインダクタに対して、全長は金属１０に沿ったＡ点からＢ点までの距離として定義される。本発明に従った連続ビアの例が図１に破線２００で示されている。連続ビア２００の切れ目ないすなわち連続的長さは明らかにインダクタの全長の３％よりも大きい。また、本発明の連続ビアはさまざまな金属層を接続するスロットとして説明することもできる。本発明の第１の実施例では、各スロットの長さはインダクタの全長の５％よりも大きい。他の実施例は切れ目ないすなわち連続的長さがインダクタの全長の５％，１０％，１５％，２０％，５０％，７５％，または９０％よりも大きい連続ビアまたはスロットを有することができる。さらには、さまざまな金属レベルを相互接続するのに任意数のスロットを使用することができる。図２に示す実施例では、各金属配線９０，１００，１１０，および１２０を相互接続するのに２つの連続ビアまたはスロットが使用される。他の実施例では、３つ、４つ、５つ、６つ、７つ、８つ、等の多数の連続ビアおよびスロットだけでなく単一連続ビアまたはスロットも使用することができる。最後に、インダクタを形成するのにいかなる数の金属レベルでも相互接続することができる。したがって、図２に示す４つの金属レベルの他に、他の実施例ではインダクタを形成するのに２つ、３つ、５つ、６つ、７つ、および８つの金属レベルの相互接続を含むことができる。

図１のＢＢ’面に沿った断面図が図３に示されている。さまざまな金属層を接続するさまざまな金属レベル９０，１１，１１，および１２間に連続ビア１３０，１４０，および１５０が示されている。半導体３０、第１の誘電体層４０、第１の金属層５０、およびバリア層８０も図３に示されている。

切れ目ないビアまたはスロットおよび金属配線を形成する方法を示す断面図が図４（ａ）から図４（ｃ）に示されている。図４（ａ）に示すように、金属層２４０は第１の誘電体層２１０内に形成される。バリア層８０は金属層２４０および第１の誘電体層２１０上に形成される。第２の誘電体層２２０がバリア層上に形成されバリア層８０が第２の誘電体層２２０上に形成される。第３の誘電体層２３０がバリア層８０上に形成され第２の誘電体層２３０上にバリア層が形成される。バリア層の使用はオプショナルである。第３の誘電体層２３０上へのバリア層の形成に続いて、バリア層上にパターン化されたホトレジスト層１６０が形成される。パターン化されたホトレジスト層は誘電体層のエッチング中にエッチマスクとして使用される。

図４（ｂ）に示すように、誘電体層２２０および２３０およびさまざまなバリア層８０を貫通するスロット１６５のエッチングに続いて、バリア層上に第２のパターン化されたホトレジスト層１８０が形成される。パターン化されたホトレジスト層１８０が形成される前に、スロット１６５はパターン化されたホトレジスト層の下にＢＡＲＣ層を形成するのに使用された材料で一部充填される。スロット１６５をＢＡＲＣ材料で一部充填するのはオプショナルステップである。パターン化されたホトレジスト層１８０の形成に続いて、パターン化されたホトレジスト１８０をエッチマスクとして使用して第３の誘電体層２３０内に開口が形成される。エッチングプロセスにより第２の誘電体層２２０も一部エッチングすることができる。残り全てのホトレジストおよびＢＡＲＣ材料を除去した後で、銅のような金属がスロット６５の残りおよび第３の誘電体層２３０内に形成された開口内に形成される。金属を形成すると連続ビアまたはスロット２６０により第１の金属層に接続された第２の金属層２５０が生じる。銅は最初に開口およびスロットの残り内に銅を形成し、化学機械研磨を使用して余分な銅を構造から除去して形成することができる。同様に、他の金属層および相互接続連続ビアまたはスロットを形成してインダクタの形成を完了することができる。

いくつかの実施例により本発明を説明してきたが、当業者ならばさまざまな変更および修正が考えられる。本発明は添付特許請求の範囲に入るこのような変更および修正を含むものとする。

以上の説明に関して更に以下の項を開示する。
（１）複数の金属層を含む集積回路インダクタであって、前記複数の金属層の少なくとも二つは少なくとも一つの連続ビアを使用して相互接続されて第１の長さの集積回路インダクタを形成する集積回路インダクタ。

（２）第１項に記載の集積回路インダクタであって、前記連続ビアの各々が前記集積回路インダクタの前記第１の長さの３％よりも大きい切れ目ない長さを有する集積回路インダクタ。

（３）第１項に記載の集積回路インダクタであって、前記集積回路インダクタは螺旋金属ループを含む集積回路インダクタ。

（４）第１項に記載の集積回路インダクタであって、前記集積回路インダクタおよび前記連続ビアは銅およびアルミニウムからなるグループから選択された金属から形成される集積回路インダクタ。

（５）集積回路インダクタの形成方法であって、
半導体を提供するステップと、
前記半導体上に第１の長さの第１の金属層を形成するステップと、
前記第１の金属層上に第２の長さの第２の金属層を形成するステップと、
前記第１の金属層および前記第２の金属層を相互接続する第３の長さの連続ビアを形成して集積回路インダクタを形成するステップと、
を含む方法。

（６）第５項に記載の方法であって、前記第３の長さは前記第１の長さの３％よりも大きく形成される方法。

（７）第５項に記載の方法であって、前記集積回路インダクタは螺旋金属ループとして形成される方法。

（８）第５項に記載の方法であって、前記第１の金属は銅およびアルミニウムからなるグループから選択される方法。

（９）第８項に記載の方法であって、前記第２の金属は銅およびアルミニウムからなるグループから選択される方法。

（１０）第９項に記載の方法であって、前記連続ビアは銅である方法。

（１１）集積回路インダクタ（５）は集積回路内のさまざまな金属層（１０）を連続ビア（２００）により相互接続して形成される。連続ビア（２００）を使用することにより高周波応用に対して既存の方法よりもＱ値が改善される。連続ビアの切れ目ない長さはインダクタ（５）の長さの３％よりも大きくなければならない。

本発明の実施例に従った対称集積回路インダクタを示す図である。 さまざまな金属レベルを相互接続するのに使用される連続ビアを示す図１のＡＡ’面に沿った断面図である。 さまざまな金属レベルを相互接続するのに使用される連続ビアを示す図１のＢＢ’面に沿った断面図である。 本発明の実施例に従ってインダクタを形成する方法を示す断面図である。

符号の説明

５ インダクタ
１０ 螺旋金属ループ
２０ クロスオーバ金属部
２５ リード
３０ 半導体
４０，７０，７１，７２，７３，７４，７５，７６，７７，２１０，２２０，２３０ 誘電体層
５０，９０，１００，１１０，１２０，２４０ 金属層
８０ バリア層
１３０，１４０，１５０，２００ 連続ビア
１６５，２６０ スロット
１８０ ホトレジスト層

Claims (2)

1. 複数の金属層を含む集積回路インダクタであって、前記複数の金属層の少なくとも二つは少なくとも一つの連続ビアを使用して相互接続されて第１の長さの集積回路インダクタを形成する集積回路インダクタ。
2. 集積回路インダクタの形成方法であって、
   半導体を提供するステップと、
   前記半導体上に第１の長さの第１の金属層を形成するステップと、
   前記第１の金属層上に第２の長さの第２の金属層を形成するステップと、
   前記第１の金属層および前記第２の金属層を相互接続する第３の長さの連続ビアを形成して集積回路インダクタを形成するステップと、
   を含む方法。

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