JP2004363254A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】プラズマプロセスにおけるプラズマチャージングダメージの抑制を図り得る半導体装置及びその製造方法を提供することにある。
【解決手段】シリコン基板上に、ゲート絶縁膜６及びゲート電極７の積層体と、活性領域１３とを少なくとも形成し、更に下地層間絶縁膜１０を形成する。次に、下地層間絶縁膜１０に、ゲート電極７に接続される配線１１ａと、ダミー配線となり、且つ、活性領域１３に接続される配線１１ｂとを同時に形成する。その後、下地層間絶縁膜１０の上にプラズマプロセスによって層間絶縁膜１２を形成する。このとき、プラズマ１４からのチャージング電流を、ダミー配線となる配線１１ｂによって排出する。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路によって構成された半導体装置においては、高集積化が大きく進展してきている。特に、ＭＩＳ（ Ｍｅｔａｌ Ｉｎｓｕｌａｔｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）型の半導体装置においては、高集積化に対応するため、トランジスタ等の素子の微細化、高性能化が図られており、更なる微細化、高性能化も求められている。
【０００３】
また、このような半導体装置の配線の形成工程においては、プラズマＣＶＤやプラズマエッチングに代表されるプラズマプロセスの利用が増加している。これは、半導体装置の配線の形成工程においては、不純物の拡散の点や金属配線材料の耐熱性の点から熱処理量に制約があり、プラズマプロセスによれば熱処理量を小さくできるからである。
【０００４】
更に、近年においては、高性能化を図るため銅（Ｃｕ）配線が導入される場合があるが、銅（Ｃｕ）配線の形成にはダマシン法が使用されるため、この場合は、益々、プラズマプロセスの利用が増大する。
【０００５】
このように、プラズマプロセスはエッチング時だけでなく、成膜時にも多用されており、プラズマプロセスの利用は年々増加傾向にある。ところが、プラズマプロセスの利用増大に伴い、プラズマプロセスによるデバイス損傷が顕在化してきている。これを主に「プラズマチャージングダメージ」と呼び、近年大きくクローズアップされている。
【０００６】
このようなプラズマチャージングダメージを受けた半導体装置においては、デバイス特性が劣化するため、不良品となる。また、プラズマチャージングダメージの問題においては、特に、ゲート絶縁膜における信頼性の劣化が重大な問題となっている。
【０００７】
ここで、プラズマチャージングダメージについて図６及び図７を用いて説明する。図６は、従来の半導体装置の構成を部分的に示す断面図であり、図６（ａ）は半導体装置を構成する半導体基板の法線方向に沿って切断した断面図、図６（ｂ）は図６（ａ）に示す切断線Ｃ−Ｃ´に沿って切断した断面図である。
【０００８】
図６（ａ）に示すように、従来の半導体装置は、ｎ型シリコン基板２１を備えている。シリコン基板２１には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によって、複数の素子分離２２が、所定の間隔をおいて、シリコン基板２１上に露出するように形成されている。
【０００９】
シリコン基板２１上の素子分離２２間には、シリコン基板２１の内部に形成されたｐウェル（ｐ ｗｅｌｌ）２３と、ゲート絶縁膜（膜厚２．２ｎｍ）２６と、ｎ＋ポリシリコンで形成されたゲート電極２７と、シリコン基板２１の表層部分に設けられたソース（ｎ＋）領域２４ａ及びドレイン（ｎ＋）領域２４ｂとによって、ｎチャンネルＭＯＳトランジスタが形成されている。
【００１０】
ゲート絶縁膜２６及びゲート電極２７は、互いに整合されるように形成されており、これらの両側面には、両側面を覆うようにサイドウォール２８が形成されている。なお、３５は、ｎ＋領域であって、他のトランジスタのソース領域又はドレイン領域として機能する活性領域である。
【００１１】
また、シリコン基板２１の上には、多層配線を実現するための下地層間絶縁膜３０と層間絶縁膜３２とが順に積層されている。下地層間絶縁膜３０には、配線３１ａ〜３１ｃが形成されている。配線３１ａ〜３１ｃは、ダマシン法によって形成された銅配線（厚み５００ｎｍ）であり、下地層間絶縁膜３０に埋め込まれている。
【００１２】
配線３１ａは、Ｗプラグ２９ｂを介してゲート電極２７に接続されるゲート電極接続用配線である。また、配線３１ｃは、Ｗプラグ２９ａを介してｎ＋領域２５に接続されるソース・ドレイン接続用配線である。配線３１ａ及び３１ｃは、図６（ｂ）に示すように短冊状に形成されている。
【００１３】
Ｗプラグ２９ａ及び２９ｂは、下地層間絶縁膜３０に形成されたコンタクトホールに、タングステンを充填して形成されている。なお、Ｗプラグ２９ａはｎ＋領域２５に接続するように形成されており、Ｗプラグ２９ｂはゲート電極２７に接続するように形成されている。
【００１４】
配線３１ｂは、ダマシン法で実施されるＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程における平坦性の確保のためのダミー配線であり、配線３１ａに隣接して形成されている。配線３１ｂは、図６（ｂ）に示すように、複数個で構成されており、正方形状に形成されている。また、配線３１ｂは、その全周囲が下地層間絶縁膜３０と層間絶縁膜３２とによって絶縁されており、電気的に浮遊した状態にある。
【００１５】
図７は、図６に示す従来の半導体装置における層間絶縁膜の形成工程を示す断面図であり、プラズマチャージングダメージの発生を概念的に示している。
【００１６】
最初に、素子分離２２とｐウェル２３とが設けられたシリコン基板２１上に、ゲート絶縁膜２６を形成する。次に、ゲート絶縁膜２６の上にゲート電極２７を形成し、ゲート絶縁膜２６及びゲート電極２７の両側面にサイドウォール２８を形成する。次いで、イオン注入によって、ｎ＋領域２５、ソース（ｎ＋）領域２４ａ及びドレイン（ｎ＋）領域２４ｂを形成して、下地層間絶縁膜３０を成膜する。
【００１７】
次に、下地層間絶縁膜３０にＷプラグ２９ａ及び２９ｂを形成した後、ダマシン法を用いて配線３１ａ〜３１ｃを同時に形成する。具体的には、下地層間絶縁膜３０における配線３１ａ〜３１ｃを設けるべき位置に溝を形成し、この溝が埋まるように銅の層を形成した後、ＣＭＰ法によって余分な厚みを研磨によって除去する。
【００１８】
次に、図７に示すように、プラズマＣＶＤ装置（図示せず）によってプラズマ３３を発生させて、層間絶縁膜３２の成膜を行う。この場合、配線３１ｂは、上述したように電気的に浮遊しており、又配線３１ｃはシリコン基板２１に直接接続されているため、プラズマ３３からのチャージング電流はゲート電極２７及びゲート絶縁膜２６へと流れることになる。このため、ゲート絶縁膜２６が破壊され、デバイス特性が劣化してしまう。
【００１９】
このような問題を解決するため、特許文献１には、半導体基板上に、ゲート電極に接続された保護ダイオードを設けた半導体装置が開示されている。特許文献１に開示された半導体装置においては、プラズマチャージングダメージを生じさせるチャージング電流は保護ダイオードを介して設置電位に逃がされる。このため、チャージング電流がゲート絶縁膜に印加されるのが抑制され、ゲート絶縁膜の破壊が回避される。
【００２０】
【特許文献１】
特開平１０−１７３１５７号公報（第２０段落、第２図−第９図）
【００２１】
【発明が解決しようとする課題】
しかしながら、半導体装置の高集積化により、ゲート絶縁膜は、年々、薄膜化しており、この結果、ゲート絶縁膜の絶縁耐圧は、保護ダイオードの接合耐圧に比べて小さくなってきている。このため、ゲート絶縁膜の薄膜化が進行するにつれ、保護ダイオードに流れないで、ゲート電極へとリークするチャージング電流が増大している。
【００２２】
このことから、保護ダイオードによるプラズマチャージングダメージの抑制効果は、ゲート絶縁膜の薄膜化に伴って小さなものとなっており、保護ダイオードを設けているにも拘わらず、プラズマチャージングダメージによるデバイス特性の劣化が生じている。
【００２３】
本発明の目的は、上記問題を解決し、プラズマプロセスにおけるプラズマチャージングダメージの抑制を図り得る半導体装置及びその製造方法を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するために本発明にかかる半導体装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記ゲート絶縁膜及び前記ゲート電極を被覆する絶縁層と、前記絶縁層に設けられた配線とを有する半導体装置であって、前記配線は、前記ゲート電極に電気的に接続されたゲート電極用配線と、ダミー配線とを有し、前記ダミー配線は、前記半導体基板に形成された活性領域に電気的に接続されていることを特徴とする。
【００２５】
上記本発明にかかる半導体装置によれば、ダミー配線がシリコン基板に形成された活性領域に電気的に接続されている。このため、プラズマによるチャージング電流は、ゲート電極用配線ではなく、ダミー配線へと流れることとなる。また、ダミー配線は、従来技術における特許文献１に開示された保護ダイオードではなく、活性領域に電気的接続されている。このため、本発明にかかる半導体装置によれば、ゲート絶縁膜の薄膜化が更に進んだとしても、チャージング電流がゲート電極用配線へとリークするのを抑制できる。
【００２６】
上記本発明にかかる半導体装置においては、前記ダミー配線が接続された活性領域が、ソース領域及びドレイン領域のいずれとしても機能しない活性領域であるのが好ましい。この場合、前記半導体基板に、ソース領域又はドレイン領域として機能する活性領域が形成されており、前記配線が、前記ソース領域又はドレイン領域として機能する活性領域に電気的に接続された配線を更に有しているのが好ましい。
【００２７】
また、上記本発明にかかる半導体装置においては、前記配線が第２のダミー配線を更に有し、前記第２のダミー配線は、前記ダミー配線と隣接する位置に形成されており、前記第２のダミー配線の全周囲は前記絶縁層によって絶縁されているのが好ましい。この場合、前記ダミー配線が前記ゲート電極用配線に隣接する位置に配置されており、前記第２のダミー配線が複数の配線で構成され、前記第２のダミー配線を構成する複数の配線が、前記ダミー配線の前記ゲート電極用配線に隣接していない側において、前記ダミー配線を囲むように配置されているのが好ましい。
【００２８】
更に、上記本発明にかかる半導体装置においては、前記配線が、ダマシン法によって形成されたものであって、前記絶縁層に埋め込まれており、前記ダミー配線が接続された活性領域が、前記ゲート絶縁膜が設けられた前記半導体基板の領域に隣接した位置に、素子分離を隔てて設けられているのが好ましい。
【００２９】
また、前記ゲート電極用配線、前記ダミー配線、および前記第２のダミー配線は、同一の金属材料によって形成されているのが好ましく、前記金属材料としては銅を含む金属材料が挙げられる。
【００３０】
次に、上記目的を達成するために本発明にかかる半導体装置の製造方法は、（ａ）半導体基板上に、ゲート絶縁膜及びゲート電極の積層体と、活性領域とを少なくとも形成する工程と、（ｂ）前記半導体基板上に、前記積層体及び前記活性領域を被覆する第１の絶縁層を形成する工程と、（ｃ）前記第１の絶縁層に、前記ゲート電極に電気的に接続されるゲート電極用配線と、前記活性領域に電気的に接続されるダミー配線とを同時に設ける工程と、（ｄ）前記第１の絶縁層の上に、プラズマプロセスによって、第２の絶縁層を形成する工程とを有することを特徴とする。
【００３１】
上記本発明にかかる半導体装置の製造方法によれば、シリコン基板に形成された活性領域にダミー配線を電気的に接続した状態で、第２の絶縁層の成膜を行っている。このため、プラズマによって第２の絶縁層の成膜時に発生するチャージング電流は、ゲート電極用配線ではなく、ダミー配線へと流れることとなる。また、ダミー配線は、従来技術における特許文献１に開示された保護ダイオードではなく、活性領域に電気的接続されている。このため、本発明にかかる半導体装置の製造方法によれば、ゲート絶縁膜の薄膜化が更に進んだとしても、チャージング電流がゲート電極用配線へとリークするのを抑制できる。
【００３２】
上記本発明にかかる半導体装置の製造方法においては、前記（ｄ）の工程において、前記プラズマプロセスによって発生したプラズマからのチャージング電流を、前記ダミー配線によって排出しながら、前記第２の絶縁層を形成するのが好ましい。また、前記（ｃ）の工程において、前記ゲート電極用配線と前記ダミー配線とをダマシン法によって形成するのも好ましい。
【００３３】
また、上記本発明にかかる半導体装置の製造方法においては、前記（ａ）の工程において、ソース領域又はドレイン領域として機能する活性領域と、ソース領域及びドレイン領域のいずれとしても機能しない活性領域とを形成し、前記（ｃ）の工程において、前記ソース領域及びドレイン領域のいずれとしても機能しない活性領域に前記ダミー配線を接続するのが好ましい。更に、前記第１の絶縁層が多層配線を形成するための下地層間絶縁膜であり、前記第２の絶縁層が多層配線を形成するための層間絶縁膜であるのが好ましい。
【００３４】
更に、上記本発明にかかる半導体装置の製造方法においては、前記（ｃ）の工程において、前記ダミー配線と隣接する位置に、前記第１の絶縁層によって前記ゲート電極及び前記活性領域に対して絶縁された第２のダミー配線を、前記ゲート電極用配線と同時に形成するのが好ましい。また、前記第１の絶縁層及び前記第２の絶縁層が、シリコン酸化膜又はシリコン窒化膜であるのが好ましい。
【００３５】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１にかかる半導体装置及び半導体装置の製造方法について、図１及び図２を参照しながら説明する。最初に、図１を用いて本実施の形態１にかかる半導体装置の構成について説明する。図１は、本発明の実施の形態１にかかる半導体装置の構成を部分的に示す断面図であり、図１（ａ）は半導体装置を構成する半導体基板の法線方向に沿って切断した断面図、図１（ｂ）は図１（ａ）に示す切断線Ａ−Ａ´に沿って切断した断面図である。
【００３６】
図１（ａ）に示すように、本実施の形態１にかかる半導体装置は、従来技術において図６に示した半導体装置と同様に、ｎ型シリコン基板１を備えており、シリコン基板１には複数の素子分離２が、所定の間隔をおいて、シリコン基板１上に露出するように形成されている。
【００３７】
また、シリコン基板１上の素子分離２間には、従来技術において図６に示した半導体装置と同様に、シリコン基板１の内部に形成されたｐウェル（ｐ ｗｅｌｌ）３と、ゲート絶縁膜６と、ｎ＋ポリシリコンで形成されたゲート電極７と、シリコン基板１の表層部分に設けられたソース（ｎ＋）領域４ａ及びドレイン（ｎ＋）領域４ｂとによって、ｎチャンネルＭＯＳトランジスタが形成されている。
【００３８】
ゲート絶縁膜６及びゲート電極７は、従来技術において図６に示した半導体装置と同様に、互いに整合されるように形成されており、これらの両側面には、両側面を覆うようにサイドウォール８が形成されている。５は、ｎ＋領域であって、他のトランジスタのソース領域又はドレイン領域として機能する活性領域である。
【００３９】
また、シリコン基板１の上には、従来技術において図６に示した半導体装置と同様に、多層配線を実現するための下地層間絶縁膜１０と層間絶縁膜１２とが順に積層されている。更に、下地層間絶縁膜１０には、配線１１ａ〜１１ｃが形成されている。なお、下地層間絶縁膜１０及び層間絶縁膜１２は、シリコン酸化膜又はシリコン窒化膜である。
【００４０】
配線１１ａ〜１１ｃは、ダマシン法によって同時に形成された銅配線（厚み５００ｎｍ）であり、下地層間絶縁膜１０に埋め込まれている。配線１１ａは、Ｗプラグ９ｃを介してゲート電極７に接続されるゲート電極接続用配線である。配線１１ｃは、Ｗプラグ９ａを介してｎ＋領域５に接続されるソース・ドレイン接続用配線である。また、本実施の形態１においても、図１（ｂ）に示すように、配線１１ａ及び１１ｃは短冊状に形成されている。
【００４１】
配線１１ｂは、ダマシン法で実施されるＣＭＰ工程における平坦性の確保のためのダミー配線であり、半導体装置の機能に貢献しない配線である。また、配線１１ｂは、図１（ｂ）に示すように、複数個で構成されており、正方形状に形成されている。
【００４２】
このように、本実施の形態１にかかる半導体装置は、従来技術において図６に示した半導体装置と同様の構成を有しているが、以下に説明するように、この従来の半導体装置と異なる点を有している。
【００４３】
本実施の形態１においては、従来技術において図６に示した半導体装置と異なり、ソース領域及びドレイン領域のいずれとしても機能しない活性領域（ｎ＋領域）１３が、ゲート絶縁膜６が設けられたシリコン基板１の領域に隣接した位置に、素子分離２を隔てて設けられている。また、ダミー配線である配線１１ｂは、電気的に浮遊した状態にはなく、Ｗプラグ９ｂを介して、この活性領域１３に接続されている。
【００４４】
なお、本明細書でいう「ソース領域及びドレイン領域のいずれとしても機能しない活性領域」とは、ソース領域及びドレイン領域と同様に形成されているが、これと隣接するゲート電極が存在しないためにソース領域及びドレイン領域のいずれとしても機能しない領域をいう。
【００４５】
また、本実施の形態１においても、Ｗプラグ９ａ〜９ｃは、従来技術において図６に示したＷプラグ２９ａ及び２９ｂと同様に、下地層間絶縁膜１０に形成されたコンタクトホールに、タングステンを充填して形成されている。更に、本実施の形態１において、層間絶縁膜１２には、多層配線のための配線及びプラグ（共に図示せず）が形成されており、層間絶縁膜１２の上には別の複数の層間絶縁膜を形成することもできる。
【００４６】
次に、図２に用いて、本実施の形態１にかかる半導体装置の製造方法及びダミー配線による作用について説明する。図２は、本発明の実施の形態１にかかる半導体装置の製造方法を示す断面図である。なお、図２は、図１に示す半導体装置を構成する層間絶縁膜の形成工程を示している。図２には、本実施の形態１によってプラズマチャージングダメージの発生が抑制される様子が概念的に示されている。
【００４７】
最初に、素子分離２とｐウェル３とが設けられたシリコン基板１上に、ゲート絶縁膜６を形成する。次に、ゲート絶縁膜６の上にゲート電極７を形成し、ゲート絶縁膜６及びゲート電極７の両側面にサイドウォール８を形成する。
【００４８】
次いで、例えばＡｓ、Ｐをイオン注入して、ｎ＋領域５、ソース（ｎ＋）領域４ａ及びドレイン（ｎ＋）領域４ｂ、更に、活性領域１３を形成する。その後、プラズマＣＶＤ装置（図示せず）によってプラズマを発生させて、下地層間絶縁膜１０を成膜する。なお、このとき、ゲート電極７に接続される配線１１ａは未だ形成されていないため、プラズマによるチャージ電流は発生しない。
【００４９】
次に、下地層間絶縁膜１０において、底面にｎ＋領域５が露出したコンタクトホール、底面に活性領域１３が露出したコンタクトホール、底面にゲート電極７が露出したコンタクトホールを形成し、これらコンタクトホールの内部にタングステンを充填してＷプラグ９ａ〜９ｃを形成する。
【００５０】
その後、ダマシン法を用いて配線１１ａ〜１１ｃを同時に形成する。具体的には、下地層間絶縁膜１０に、Ｗプラグ９ａ〜９ｃがそれぞれ底面に露出した溝を形成し、この溝が埋まるように銅の層を形成した後、ＣＭＰ法による研磨によって余分な厚みを除去する。
【００５１】
次に、図２に示すように、プラズマＣＶＤ装置（図示せず）によってプラズマ１４を発生させて、層間絶縁膜１２を成膜する。このとき、本実施の形態１においては、従来技術において示した図７の場合と異なり、ダミー配線となる配線１１ｂはシリコン基板１に形成された活性領域１３にＷプラグ９ｂを介して電気的に接続されている。このため、プラズマ１４による成膜時のチャージング電流は、ゲート電極７に接続された配線１１ａではなく、配線１１ｂへと流れる。
【００５２】
また、本実施の形態１においては、ダミー配線（配線１１ｂ）は、従来技術における特許文献１に開示された保護ダイオードではなく、活性領域１３に電気的接続されている。更に、ダミー配線（配線１１ｂ）は、ゲート電極接続用配線（配線１１ａ）に対して絶縁されている。このため、ゲート絶縁膜の薄膜化が更に進んだとしても、チャージング電流はダミー配線である配線１１ｂへと流れることになる。
【００５３】
このように、本実施の形態１によれば、薄膜化によってゲート絶縁膜の絶縁耐圧が低下した場合であっても、ゲート絶縁膜６の破壊によるデバイス特性の劣化を抑制できる。
【００５４】
なお、本実施の形態１において、形成された全てのダミー配線が活性領域１３に接続されていなくても良く、一部のダミー配線のみが活性領域１３に接続された態様であっても良い。本実施の形態１において、形成されたダミー配線の活性領域１３への接続割合は、ゲート絶縁膜６の厚み等といったプロセス条件に応じて適宜設定することができる。
【００５５】
（実施の形態２）
次に本発明の実施の形態２にかかる半導体装置及び半導体装置の製造方法について、図３及び図４を参照しながら説明する。最初に、図３を用いて本実施の形態２にかかる半導体装置の構成について説明する。図３は、本発明の実施の形態２にかかる半導体装置の構成を部分的に示す断面図であり、図３（ａ）は半導体装置を構成する半導体基板の法線方向に沿って切断した断面図、図３（ｂ）は図１（ａ）に示す切断線Ｂ−Ｂ´に沿って切断した断面図である。なお、図３及び図４において、図１に示した符号と同様の符号が付された部分は、図１に示したものと同様のものである。
【００５６】
図３に示すように、本実施の形態２においては、実施の形態１と異なり、第２のダミー配線となる配線１１ｄが設けられている。配線１１ｄも、ダマシン法によって、配線１１ａ及び配線１１ｂと同時に形成されているが、配線１１ｄの全周囲は下地層間絶縁膜１０と層間絶縁膜１２とによって絶縁されており、配線１１ｄは電気的に浮遊した状態にある。
【００５７】
次に、図４に用いて、本実施の形態２にかかる半導体装置の製造方法及びダミー配線による作用について説明する。図４は、本発明の実施の形態２にかかる半導体装置の製造方法を示す断面図である。なお、図４は、図２に示す半導体装置を構成する層間絶縁膜の形成工程を示している。図４には、本実施の形態２によってプラズマチャージングダメージの発生が抑制される様子が概念的に示されている。
【００５８】
最初に、実施の形態１と同様に、素子分離２とｐウェル３とが設けられたシリコン基板１上にゲート絶縁膜６を形成し、更に、ゲート電極７及びサイドウォール８を形成する。
【００５９】
次に、実施の形態１と同様に、イオン注入によって、ソース（ｎ＋）領域４ａ及びドレイン（ｎ＋）領域４ｂを形成し、更に、活性領域１３を形成する。その後、プラズマＣＶＤ装置（図示せず）によってプラズマを発生させて、下地層間絶縁膜１０を成膜する。その後、実施の形態１と同様に、下地層間絶縁膜１０に、Ｗプラグ９ｂ及び９ｃを形成した後、ダマシン法を用いて配線１１ａ、１１ｂ及び１１ｄを同時に形成する。
【００６０】
次に、図４に示すように、プラズマＣＶＤ装置（図示せず）によってプラズマ１４を発生させて、層間絶縁膜１２を成膜する。このとき、本実施の形態２においても、実施の形態１において示した図２の場合と同様に、プラズマ１４による成膜時のチャージング電流は、ゲート電極７に接続された配線１１ａではなく、配線１１ｂへと流れる。
【００６１】
但し、本実施の形態２においては、実施の形態１と異なり、活性領域１３に接続された配線に隣接して配線１１ｄが設けられている。このため、配線１１ｂは、実施の形態１において示した場合よりも電荷を集め易い特性を備えることになる。
【００６２】
即ち、本実施の形態２によれば、電気的に浮遊状態にある配線１１ｄを、配線１１ｂに隣接して配置することで、プラズマ１４からのチャージング電流を選択的に配線１１ｂに流すことができ、この結果、配線１１ｂには実施の形態１で示した場合よりも多くのチャージング電流が流れることになる。このため、本実施の形態２によれば、実施の形態１よりも、デバイス特性劣化の抑制効果を更に高めることができる。
【００６３】
また、本実施の形態２においては、図３（ｂ）に示すように、第２のダミー配線となる配線１１ｄは、複数の配線で構成されている。更に、複数の配線１１ｄは、活性領域１３に接続された配線（ダミー配線）１１ｂに隣接するように形成されており、配線１１ｂにおける配線１１ａ（ゲート電極用配線）に隣接していない側において、配線１１ｂを囲むように配置されている。このため、配線１１ｂへのチャージング電流の集中を効率的に行うことができる。
【００６４】
本実施の形態２において、第２のダミー配線である配線１１ｄのレイアウトは、図３（ｂ）に示すレイアウトに限定されるものではない。配線１１ｄのレイアウトは、ＣＭＰ工程でのプロセス特性やダミー配線ルール等に応じて適宜設定すれば良い。
【００６５】
ここで、上述した実施の形態１及び実施の形態２にかかる半導体装置及び半導体装置の製造方法の効果について、図５を用いて説明する。図５は、実施の形態１及び実施の形態２にかかる半導体装置の寿命を示すグラフである。
【００６６】
図５において、横軸は、信頼性寿命の指標となる定電圧ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）試験時の半導体装置の寿命を示しており、縦軸は、ワイブル分布を仮定した累積不良率を示している。また、図５中の「従来の半導体装置」は、図６に示す半導体装置を示している。従来の半導体装置、実施の形態１及び２の半導体装置のいずれにおいても、ゲート絶縁膜の厚みは２．２ｎｍである。
【００６７】
図５から分かるように、累積不良率が同一の場合、従来の半導体装置（図中「○」）の破壊までの時間は、本発明の実施の形態１にかかる半導体装置（図中「□」）及び実施の形態２にかかる半導体装置（図中「●」）の破壊までの時間に比べて、常に短くなっている。このことは、本発明の実施の形態１にかかる半導体装置（図中「□」）及び実施の形態２にかかる半導体装置（図中「●」）は、従来の半導体装置（図中「○」）に比べて、寿命が長いことを示している。つまり、本発明の半導体装置及び半導体装置の製造方法によれば、デバイス特性の劣化を抑制できる。
【００６８】
なお、本発明の半導体装置及び半導体装置の製造方法は、上記した実施の形態１及び２に限定されるものではない。例えば、実施の形態１及び２においては、ＣＭＰ工程における効果を高めるため、又ルール化し易いようにするため、ダミー配線の形状は矩形としているが、本発明においてはダミー配線の形状は特に限定されるものではない。
【００６９】
本発明においては、ダミー配線は、ソース領域及びドレイン領域のいずれとしても機能しない活性領域に電気的に接続されたものであれば良い。また、ダミー配線が接続される活性領域のタイプはｎ型に限定されず、ｐ型であっても良い。更に、本発明においては、半導体基板は、ｐ型シリコン基板であっても良いし、シリコン基板以外の基板であっても良い。
【００７０】
また、実施の形態１及び２においては、ダミー配線と活性領域との接続や、ゲート電極接続用配線とゲート電極との接続等においては、Ｗプラグが用いられているが、Ｃｕプラグを用いることもできる。更に、このようなプラグを設ける代わりに、デュアルダマシン構造とすることもできる。
【００７１】
また、実施の形態１及び２においては、配線はＣｕ配線であるが、本発明はこれにも限定されず、配線は金属材料で形成されたものであれば良く、Ａｌ配線であっても良い。Ａｌ配線の場合は、配線はエッチングにより形成すれば良い。また、この場合は、ダミー配線は、エッチングを実施する前に行うリソグラフィー法におけるアライメント確認のためのアライメント用配線であっても良い。
【００７２】
【発明の効果】
以上のように、本発明にかかる半導体装置及び半導体装置の製造方法によれば、配線の周りに配置するダミー配線の構造を最適化することにより、層間絶縁膜をプラズマプロセスで作成する際のチャージングダメージの抑制を図ることができる。その結果、信頼性の高い半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の構成を部分的に示す断面図であり、図１（ａ）は半導体装置を構成する半導体基板の法線方向に沿って切断した断面図、図１（ｂ）は図１（ａ）に示す切断線Ａ−Ａ´に沿って切断した断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の製造方法を示す断面図である。
【図３】本発明の実施の形態２にかかる半導体装置の構成を部分的に示す断面図であり、図３（ａ）は半導体装置を構成する半導体基板の法線方向に沿って切断した断面図、図３（ｂ）は図１（ａ）に示す切断線Ｂ−Ｂ´に沿って切断した断面図である。
【図４】本発明の実施の形態２にかかる半導体装置の製造方法を示す断面図である。
【図５】実施の形態１及び実施の形態２にかかる半導体装置の寿命を示すグラフである。
【図６】従来の半導体装置の構成を部分的に示す断面図であり、図６（ａ）は半導体装置を構成する半導体基板の法線方向に沿って切断した断面図、図６（ｂ）は図６（ａ）に示す切断線Ｃ−Ｃ´に沿って切断した断面図である。
【図７】図６に示す従来の半導体装置における層間絶縁膜の形成工程を示す断面図であり、プラズマチャージングダメージの発生を概念的に示している。
【符号の説明】
１ ｎ型シリコン基板
２ 素子分離
３ ｐウェル
４ａ ソース（ｎ＋）領域
４ｂ ドレイン（ｎ＋）領域
５ ｎ＋領域
６ ゲート絶縁膜
７ ゲート電極
８ サイドウォール
９ａ〜９ｃ Ｗプラグ
１０ 下地層間絶縁膜
１１ａ 配線（ゲート電極接続用配線）
１１ｂ 配線（ダミー配線）
１１ｃ 配線（ソース・ドレイン接続用配線）
１１ｄ 配線（第２のダミー配線）
１２ 層間絶縁膜
１３ 活性領域（ｎ＋領域）

Claims (15)

1. 半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記ゲート絶縁膜及び前記ゲート電極を被覆する絶縁層と、前記絶縁層に設けられた配線とを有する半導体装置であって、
   前記配線は、前記ゲート電極に電気的に接続されたゲート電極用配線と、ダミー配線とを有し、
   前記ダミー配線は、前記半導体基板に形成された活性領域に電気的に接続されていることを特徴とする半導体装置。
2. 前記ダミー配線が接続された活性領域が、ソース領域及びドレイン領域のいずれとしても機能しない活性領域である請求項１記載の半導体装置。
3. 前記配線が第２のダミー配線を更に有し、
   前記第２のダミー配線は、前記ダミー配線と隣接する位置に形成されており、前記第２のダミー配線の全周囲は前記絶縁層によって絶縁されている請求項１記載の半導体装置。
4. 前記ダミー配線が前記ゲート電極用配線に隣接する位置に配置されており、
   前記第２のダミー配線が複数の配線で構成され、前記第２のダミー配線を構成する複数の配線が、前記ダミー配線の前記ゲート電極用配線に隣接していない側において、前記ダミー配線を囲むように配置されている請求項３記載の半導体装置。
5. 前記配線が、ダマシン法によって形成されたものであって、前記絶縁層に埋め込まれており、
   前記ダミー配線が接続された活性領域が、前記ゲート絶縁膜が設けられた前記半導体基板の領域に隣接した位置に、素子分離を隔てて設けられている請求項１〜４のいずれかに記載の半導体装置。
6. 前記半導体基板に、ソース領域又はドレイン領域として機能する活性領域が形成されており、
   前記配線が、前記ソース領域又はドレイン領域として機能する活性領域に電気的に接続された配線を更に有している請求項２記載の半導体装置。
7. 前記ゲート電極用配線、前記ダミー配線、および前記第２のダミー配線が、同一の金属材料によって形成されている請求項３または４記載の半導体装置。
8. 前記金属材料が銅を含む金属材料である請求項７記載の半導体装置。
9. （ａ）半導体基板上に、ゲート絶縁膜及びゲート電極の積層体と、活性領域とを少なくとも形成する工程と、
   （ｂ）前記半導体基板上に、前記積層体及び前記活性領域を被覆する第１の絶縁層を形成する工程と、
   （ｃ）前記第１の絶縁層に、前記ゲート電極に電気的に接続されるゲート電極用配線と、前記活性領域に電気的に接続されるダミー配線とを同時に設ける工程と、
   （ｄ）前記第１の絶縁層の上に、プラズマプロセスによって、第２の絶縁層を形成する工程とを有する半導体装置の製造方法。
10. 前記（ｄ）の工程において、前記プラズマプロセスによって発生したプラズマからのチャージング電流を、前記ダミー配線によって排出しながら、前記第２の絶縁層を形成する請求項９記載の半導体装置の製造方法。
11. 前記（ｃ）の工程において、前記ゲート電極用配線と前記ダミー配線とをダマシン法によって形成する請求項９記載の半導体装置の製造方法。
12. 前記（ａ）の工程において、ソース領域又はドレイン領域として機能する活性領域と、ソース領域及びドレイン領域のいずれとしても機能しない活性領域とを形成し、
    前記（ｃ）の工程において、前記ソース領域及びドレイン領域のいずれとしても機能しない活性領域に前記ダミー配線を接続する請求項９記載の半導体装置の製造方法。
13. 前記第１の絶縁層が多層配線を形成するための下地層間絶縁膜であり、前記第２の絶縁層が多層配線を形成するための層間絶縁膜である請求項９記載の半導体装置の製造方法。
14. 前記（ｃ）の工程において、前記ダミー配線と隣接する位置に、前記第１の絶縁層によって前記ゲート電極及び前記活性領域に対して絶縁された第２のダミー配線を、前記ゲート電極用配線と同時に形成する請求項９記載の半導体装置の製造方法。
15. 前記第１の絶縁層及び前記第２の絶縁層が、シリコン酸化膜又はシリコン窒化膜である請求項９〜１４のいずれかに記載の半導体装置の製造方法。

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