JP2005071237A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 保護機能の強化を実現した半導体集積回路装置を提供する。
【解決手段】 一定の周波数よりも低いかどうかを検出し、半導体集積回路装置の内部回路の動作を強制的に停止又は無効にする低周波クロック検出回路として、第１クロックが供給され、上記一定の周波数よりも低い時と上記一定の周波数よりも高い時とのそれぞれにおいて上記第１クロックを基準にして異なる波形とみなされる第１信号を形成する第１回路と、上記第１信号と上記第１クロックに基づいて上記低周波クロック検出信号を形成する第２回路で構成する。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関し、例えばＩＣカード等に搭載され、不正アクセスに対する機密保護回路を備えたものに利用して有効な技術に関するものである。

ＩＣカード用マイコン（マイクロコンピュータ）等のセキュリティ回路の一つとして、低周波ＣＬＫ検出回路が提案されている。つまり、外部端子から供給されるクロックの周波数を低くして内部回路の動作を遅くして回路動作の解析を行うのを防止するために、上記低周波ＣＬＫ検出回路を設け、低い周波数のクロックの入力を検知し、内部回路の動作を停止ないし無効にさせるものである。低周波ＣＬＫ検出回路としては、クロック信号を所定時間遅延させて、遅延した値と遅延していないＣＬＫのレベルを比較することにより低周波を検出することや、カウントアップ型のディレイ回路として、入力周波数に対して内部発振回路が何回発振するかをカウントして周波数を検出すること等が考えられる。クロック周波数が所定範囲内にあるか否かを判定する回路の例としては、特開２００１−５２１３０公報がある。
特開２００１−５２１３０公報

上記のようなクロック周波数の検出回路においては、単にクロックが所定周波数範囲であるか否かを判定するだけである。このようなクロック検出回路においては、判定出力を直流的なハイレベル又はロウレベルを含むような出力信号であるので、内部回路内の機密情報を読み出す等の不正アタックを受けやすいという問題を有する。つまり、クロックの周波数を変化させながら回路を観測することにより、図１２に示すように、上記クロック周波数の検出出力が伝えられる信号経路であるノードＮ１が特定する。このように信号経路が特定されると、そこにプローブ等を接触させて正常周波数状態とするようなレベルの電圧を供給するという不正アクセスをして検出回路を誤動作させて、そのセキュリティ機能を停止させた上で、低い周波数のクロックにより内部回路を動作させて機密情報を取り出すことが可能になる。

この発明の目的は、保護機能の強化を実現した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、一定の周波数よりも低いかどうかを検出し、半導体集積回路装置の内部回路の動作を強制的に停止又は無効にする低周波クロック検出回路として、第１クロックが供給され、上記一定の周波数よりも低い時と上記一定の周波数よりも高い時とのそれぞれにおいて上記第１クロックを基準にして異なる波形とみなされる第１信号を形成する第１回路と、上記第１信号と上記第１クロックに基づいて上記低周波クロック検出信号を形成する第２回路で構成する。

上記第１信号は第１クロックを基準にして異なる波形とみなされるパルス信号とされるので、かかる信号が伝えられる信号経路の特定が困難となること、及びこれに加えて第２回路を誤動作させることも難しくなる。

図１には、この発明に係るクロック周波数検出回路を備えた半導体集積回路装置の一実施例のブロック図が示されている。この実施例の半導体集積回路装置は、第１回路と第２回路から構成される。第１回路は、クロック周波数の検出を行う以下の回路より構成される。クロックＣＬＫは、遅延回路ＤＬ１を通して遅延されて周波数検出を行うＣＲ遅延回路ＣＲ１に入力される。この実施例のＣＲ遅延回路ＣＲ１は、上記遅延回路ＤＬ１の遅延信号ｎｃｋ１の周波数が所定の周波数よりも低いときにはクロックｎｃｋ１（ＣＬＫ）に対応した周波数のパルスを出力し、上記遅延信号ｎｃｋ１の周波数が所定の周波数よりも高いときにはロウレベル又はハイレベルのような固定電位を出力する。

この実施例では、クロックＣＬＫの周波数が所定の周波数よりも低いときと高いときのいずれにおいてもパルス信号の形態の周波数検出信号を出力するように、排他的論理和回路ＥＸ１及びゲート回路Ｇが設けられる。つまり、上記ＣＲ遅延回路ＣＲ１の出力信号ｎｃｋ２は、排他的論理和回路ＥＸ１の一方の入力に供給される。この排他的論理和回路ＥＸ１の他方の入力には、上記遅延信号ｎｃｋ１が供給される。この排他的論理和回路ＥＸ１の出力信号と、上記遅延信号ｎｃｋ１とはゲート回路Ｇ１を通して論理和信号が検出信号Ｎ１として出力される。

上記検出信号Ｎ１は、上記のようにクロックＣＬＫの周波数が所定の周波数よりも低いときと高いときのいずれにおいてもパルス信号の形態とされるものであるので、その識別のために上記クロックＣＬＫとともに第２回路に含まれる検出回路に伝えられる。この検出回路では、上記クロックＣＬＫを用いて上記パルス信号の形態の検出信号Ｎ１を解読する。つまり、クロックＣＬＫの周波数が所定の周波数よりも低いときには低周波クロック検出信号を含むリセット信号ＲＳＴを発生させ、クロックＣＬＫの周波数が所定の周波数よりも高いときにはリセット信号ＲＳＴを発生させない。この結果、第２回路に含まれる図示しない信号処理回路では、リセット信号ＲＳＴが無効の状態では内部回路がクロックＣＬＫに対応した所定の信号処理動作を行い、リセット信号ＲＳＴが有効とされると信号処理回路の動作が強制的に停止させられあるいは無効にさせられる。

図２には、図１のＣＲ遅延回路の一実施例の回路図が示されている。同図には、参考として図１に用いられた回路記号とそれに対応した具体的回路が示されている。抵抗ＲとキャパシタＣとが直列形態に接続される。上記キャパシタＣには、ＰチャネルＭＯＳＦＥＴＱ２から上記抵抗Ｒを通して電源端子ＶＤＤから充電電流が供給される。また、上記キャパシタＣには、それと並列形態に接続されたＮチャネルＭＯＳＦＥＴＱ１により構成された放電経路が設けられる。上記ＭＯＳＦＥＴＱ１のソースは、回路の接地電位ＶＳＳに接続され、上記キャパシタＣは回路の接地電位ＶＳＳを基準にして上記充電動作及び放電動作が行われる。上記キャパシタＣの電圧は、インバータ回路ＩＶ２の入力端子に供給される。このインバータ回路ＩＶ２は、そのロジックスレショルド電圧を参照電圧として上記キャパシタＣの電圧判定を行う。

この実施例のＣＲ遅延回路は、入力端子ｉｎに供給されるパルスの周波数が低いときには、それがロウレベルの期間にＰチャネルＭＯＳＦＥＴＱ２がオン状態となり、抵抗Ｒを介してキャパシタＣに充電動作が行われる。このときの時定数に従ってキャパシタＣにはチャージアップが行われる。このチャージアップ動作によって、インバータ回路ＩＶ２の入力電圧がそのロジックスレッショルド電圧を越えると、インバータ回路ＩＶ２の出力信号ｏｕｔはハイレベルからロウレベルに変化する。

入力端子ｉｎに供給されるパルスがハイレベルに変化すると、ＰチャネルＭＯＳＦＥＴＱ２がオフ状態になり、ＮチャネルＭＯＳＦＥＴＱ１がオン状態となるのでキャパシタＣの放電動作を行う。この放電動作によって、キャパシタＣの電圧が低下し、インバータ回路ＩＶ２の入力電圧がそのロジックスレッショルド電圧より低下すると、インバータ回路ＩＶ２の出力信号ｏｕｔはロウレベルからハイレベルに変化する。このように、キャパシタＣの電圧が上記インバータ回路ＩＶ２のロジックスレッショルド電圧を越えるような低い周波数のときには、入力端子ｉｎに供給されるパルスに対応した周波数のパルスが出力される。

入力端子ｉｎに供給されるパルスの周波数が高くなり、それがロウレベルの期間に上記ＰチャネルＭＯＳＦＥＴＱ２がオン状態となり、抵抗Ｒを介してキャパシタＣに充電動作が行われてキャパシタＣの電圧は上記時定数に従って上昇するが、インバータ回路ＩＶ２のロジックスレッショルド電圧に到達する前に、上記ロウレベル期間からハイレベルに期間に切り替わり、ＰチャネルＭＯＳＦＥＴＱ２がオフ状態になり、ＮチャネルＭＯＳＦＥＴＱ１がオン状態となるのでキャパシタＣの放電動作を行う。この結果、インバータ回路ＩＶ２の入力電圧がそのロジックスレショルド電圧に到達しないから定常的にハイレベルの出力信号を形成するものとなる。

図３には、図１のクロック周波数検出回路の動作の一例を説明するためのタイミング図が示されている。図３（Ａ）は、クロックＣＬＫの周波数が低いときのタイミング図であり、図３（Ｂ）は、クロックＣＬＫの周波数が高いときのタイミング図である。図３（Ａ）において、クロックＣＬＫに対して遅延クロックｎｃｋ１は、遅延回路ＤＬ１の遅延時間ｔｄだけ遅延される。ＣＲ遅延回路ＣＲ１の出力信号ｎｃｋ２は、前記のように周波数が低いのでその時定数に対応した遅延時間ｔｃｒだけ遅延させられる。図２のようなＣＲ時定数回路を用いた場合には、周波数に対応してパルス幅（パルスデューティ）が遅延信号ｎｃｋ１に対して狭くなる周波数領域もあるが、同図ではそれよりクロックＣＬＫの周波数が低い場合を例にしている。

排他的論理和回路ＥＸ１は、上記２つのパルスｎｃｋ１とｎｃｋ２のレベルが一致したときにロウレベル、不一致のときにハイレベルの出力信号ｎｅｘを形成する。この信号ｎｅｘと上記クロックｎｃｋ１とをゲート回路Ｇで論理を採ること、具体的にはクロックｎｃｋ１がハイレベルのときの信号ｎｅｘの一致出力であるロウレベルをノードＮ１から出力させる。言い換えると、クロックｎｃｋ１がロウレベルのときにはゲート回路Ｇ１のゲートを閉じて信号ｎｅｘに無関係にノードＮ１をハイレベルにする。

このようにして、クロックＣＬＫの周波数が低いときには、上記ノードＮ１が上記クロックｎｃｋ１の周期に対応してロウレベルになる期間が発生する。このようなノードＮ１のパルス信号は、検出回路に伝えられる。検出回路は、クロックＣＬＫのエッジを用いてノードＮ１のロウレベル／ハイレベルの判定が行われる。同図では、クロックＣＬＫの立ち下がりエッジで最初に上記ノードＮ１のハイレベルを検出すると、リセット信号ＲＳＴを発生させる。このリセット信号ＲＳＴはラッチ回路等により保持される。

図３（Ｂ）において、クロックＣＬＫに対して遅延クロックｎｃｋ１は、遅延回路ＤＬ１の遅延時間ｔｄだけ遅延される。ＣＲ遅延回路ＣＲ１の出力信号ｎｃｋ２は、前記のように周波数が高いのでハイレベルのような固定レベルにされる。排他的論理和回路ＥＸ１は、上記２つのパルスｎｃｋ１とｎｃｋ２のレベルが一致したときにロウレベル、不一致のときにハイレベルの出力信号ｎｅｘを形成する。したがって、上記のようにｎｃｋ２のレベルがハイレベルであるので、上記クロックｎｃｋ１を反転させた信号をノードＮ１から出力させる。

このようにして、クロックＣＬＫの周波数が高いときにも、上記ノードＮ１が上記クロックｎｃｋ１に対応したパルス信号とされる。このようなノードＮ１のパルス信号は、検出回路に伝えられる。検出回路は、クロックＣＬＫのエッジを用いてロウレベル／ハイレベルの判定が行う。同図では、クロックＣＬＫの立ち上がりエッジで上記ノードＮ１のハイレベル／立ち下がりエッジで上記ノードＮ１のロウレベルを検出するとリセット信号ＲＳＴを発生させない。このようなレベル判定のために遅延回路ＤＬ１が設けられており、ここでの遅延時間ｔｄが上記ノードＮ１のハイレベル／ロウレベルを取り込むためのセットアップ時間とされる。

図１の検出回路の真理値表１は、次の通りである。

真理知表１
┌───┬────┬─────┐
│ＣＬＫ│Ｎ１ │ＲＳＴ │
├───┼────┼─────┤
│↑ │０ │ １ │
│↑ │１ │ ０ │
│↓ │０ │ ０ │
│↓ │１ │ １ │
└───┴────┴─────┘
↑は立ち上がりエッジ
↓は立ち下がりエッジ
０はロウレベル（論理０）
１はハイレベル（論理１）

なお、上記遅延回路ＤＬ１は、省略できるものである。すなわち、ノードＮ１の信号は、上記のようなゲート回路Ｇ１によって遅延されるので、ここでの遅延時間を利用して上記検出回路でのノードＮ１のハイレベル／ロウレベルを取り込むためのセットアップ時間に利用することができる。あるいは、検出回路側でかかるセットアップを設定する遅延回路等を設ける構成であってもよい。

上記のようにクロックＣＬＫの周波数が検出閾値（検出周波数）よりも高い場合は、クロックＣＬＫそのもの（図１の回路では遅延信号ｎｃｋ１）が反転されてノードＮ１から出力される。クロックＣＬＫ周波数が検出閾値（検出周波数）より低い場合は、ＣＲ遅延回路ＣＲ１により遅延される。この遅延信号ｎｃｋ２が排他的論理和回路ＥＸ１及びゲート回路Ｇ１を通すことでノードＮ１はクロックＣＬＫの次のエッジの前にハイレベル（Ｈ）になる。

つまり、クロックＣＬＫ周波数が検出閾値（検出周波数）より低い場合は、クロックＣＬＫのエッジでは必ずＨを出す。これを前記真理値表１のような検出回路を用いることにより、クロックＣＬＫのネガティブエッジのときにリセット信号ＲＳＴがハイレベル（Ｈ）になり図示しない信号処理回路をリセット状態にする。非検出時にはノードＮ１がクロックｎｃｋ１に対応して交流化される。もしも、かかる信号経路であるノードＮ１をハイレベル／ロウレベルのいずれかに強制的に固定すると必ずリセット信号ＲＳＴがハイレベル（Ｈ）になり、リセットがかかるようになる。

この実施例のように検出回路に至る信号経路（ノードＮ１）の信号のうちの固定レベル（直流的信号）を上記のような排他的論理和回路及びゲート回路Ｇ１を組み合わせることでパルス信号（交流的信号）にする回路構成にしたことで、ＣＲ遅延回路ＣＲ１で形成される検出信号のうちの直流的信号が見えないようにした。この結果、低周波数検出回路を有するＩＣにおいて、低周波数検出回路に供給されるクロックＣＬＫが所定周波数範囲内にあるときと、所定周波数範囲外にある時で異なるパターンのパルス信号（交流信号）を出力する第１回路と、かかる第１回路の出力とクロックＣＬＫ（上記とは別でも可）とにより上記出力を取りこむ第２回路を設けることにより、外部からの不正アタックに対する内部情報の機密を保持することができる。

すなわち、ノードＮ１にクロックＣＬＫが重畳した信号を検出回路への出力とすることで、低周波検出での完全交流信号化が可能となり、その信号伝達経路の特定が困難となるばかりか、外部からノードＮ１に対して固定レベルを供給するような攻撃を受けた場合でも、リセット信号ＲＳＴを出すので内部情報を取り出しの防止をすることができる。この結果、外部攻撃に対するＩＣチップのセキュリティが向上することでセキュリティ認証を取得しやすくなり、ＩＣカード用マイコンとしての付加価値を高める事ができる。

ＣＲ時定数回路のようなアナログディレイ素子の出力信号を前記のような排他的論理和回路及びゲート回路で交流信号化することで、ディレイ時間の高精度化と高セキュリティ化を両立できる。低周波数検出回路はＩＣ内部のマイクロプロセッサやマイクロコンピュータ等の動作周波数以外の周波数入力を禁止し、誤動作を防ぐために必須の回路である。よって、この周波数回路の閥値が使用条件でばらついたりすることは望ましくない。結果として、ＣＲ時定数回路のようなアナログ素子を使用したディレイ回路を使用するのが望ましい。

図４には、この発明に係るクロック周波数検出回路を備えた半導体集積回路装置の他の一実施例のブロック図が示されている。この実施例では、図１の第１回路の低周波数を検出するための回路が２組設けられる。つまり、前記図１と同様なＣＲ遅延回路ＣＲ１、排他的論理和回路ＥＸ１及びゲート回路Ｇ１からなる低周波数検出部と、それと同じ回路構成からなるＣＲ遅延回路ＣＲ２，排他的論理和回路ＥＸ２及びゲート回路Ｇ２が設けられる。そして、この新たに設けられたＣＲ遅延回路ＣＲ２及び排他的論理和回路ＥＸ２には、上記遅延信号ｎｃｋ１の反転信号ｎｃｋ３が供給される。この反転信号ｎｃｋ３は、上記遅延信号ｎｃｋ１を受けるインバータ回路ＩＶ１によって形成される。これら２組の低周波数を検出するための回路によりそれぞれ検出信号Ｎ１とＮ２が形成されて、第２回路に含まれる検出回路に伝えられる。

図５には、図４のクロック周波数検出回路の動作の一例を説明するためのタイミング図が示されている。この実施例では、上記新たに設けられた周波数検出部によりクロックＣＬＫがロウレベルの期間において、上記排他的論理和回路ＥＸ２の不一致出力に対応したロウレベルのパルスがノードＮ２から出力される。このように排他的論理和回路ＥＸ１とＥＸ２をパラレルに配置することにより、図１の実施例の回路と比較して、クロックＣＬＫのポジティブエッジ及びネガティエッジの両方のエッジで低周波の検出が可能となり、よりセキュリティ性を向上させることができる。例えば、クロックＣＬＫのパルスデューティを変更することにより行われる不正アタックを防ぐことができる。

図６には、この発明に係るクロック周波数検出回路を備えた半導体集積回路装置の更に他の一実施例のブロック図が示されている。この実施例では、図４の第１回路の排他的論理和回路ＥＸ１，ＥＸ２をオアゲート回路Ｇ３及びＧ４に置き換えたものであり、あるいは排他的論理和回路ＥＸ１，ＥＸ２を省略してゲート回路Ｇ１，Ｇ２を上記オアゲート回路Ｇ３及びＧ４に置き換えたものである。このようなオアゲート回路Ｇ３，Ｇ４を用いて検出論理を変えての構成も可能である。

図７には、図６のクロック周波数検出回路の動作の一例を説明するためのタイミング図が示されている。上記のようなオアゲート回路Ｇ３，Ｇ４を用いることにより、ノードＮ１，Ｎ２のパルスは、前記図４の実施例と同様なパルスとすることができる。このように排他的論理和回路をオアゲート回路に変えても前記図４と同様の検出が可能となる。

前記図４及び図６の検出回路の真理値表２は、次の通りである。

真理知表２
┌───┬───┬───┬───┐
│ＣＬＫ│Ｎ１ │Ｎ２ │ＲＳＴ│
├───┼───┼───┼───┤
│↑ │０ │０ │１ │
│↑ │１ │１ │１ │
│↓ │０ │０ │１ │
│↓ │１ │１ │１ │
├───┼───┼───┼───┤
│↑ │０ │１ │１ │
│↑ │１ │０ │０ │
│↓ │０ │１ │０ │
│↓ │１ │０ │１ │
└───┴───┴───┴───┘
↑は立ち上がりエッジ
↓は立ち下がりエッジ
０はロウレベル（論理０）
１はハイレベル（論理１）

図８には、この発明に係るクロック周波数検出回路を備えた半導体集積回路装置の更に他の一実施例のブロック図が示されている。この実施例では、半導体集積回路装置に乱数発生回路を搭載して、第１回路に対応したディレイ回路部に暗号化を入力し、前記ＡＣ信号＋暗号化を形成して第２回路の検出回路に伝達する。そして、検出回路では上記乱数発生回路から供給される暗号解凍を受けて上記第１回路から伝えられるＡＣ信号＋暗号化の中からＡＣ信号を取り出してリセット信号を発生させる。これにより、ノードＮ１に出力される信号をＡＣ信号化＋暗号化することで、ＡＣ信号自体を解析することを困難としてセキュリティ性を向上させることができる。例えば、ＩＣカード搭載用の半導体集積回路装置は乱数発生回路を備えているものがあり、かかる半導体集積回路装置では乱数発生回路を共用することができる。

図９には、図８のクロック周波数検出回路の一実施例の具体的ブロック図が示されている。乱数発生回路で形成された乱数信号をパルス列として出力し、それを排他的論理和回路ＥＸ３とＥＸ４に供給する。上記排他的論理和回路ＥＸ３の他方の入力には、上記図１、図４あるいは図４の実施例のようなディレイ回路部（周波数検出）の出力信号Ｎ１を供給する。排他的論理和信号ＥＸ３は、上記パルス列からなる乱数が論理１のときには、上記ノードＮ１の出力レベルを反転させ、乱数が論理０のときには上記ノードＮ１の出力信号をそのまま出力するという乱数信号を発生させる。検出回路側に設けられた排他的論理和回路ＥＸ４は、上記同じパルス列からなる乱数が論理１のときには、上記ＡＣ信号のレベルを反転させ、乱数が論理０のときには上記ＡＣ信号をそのまま出力する。このようにして、検出回路には上記ノードＮ１に対応したＡＣ信号のみが再生されて伝えられる。

特に制限されないが、排他的論理和回路ＥＸ３のノードＮ１がアナログ部のウエルとデジタル部のウエルにまたがって存在して、２つの排他的論理和回路ＥＸ３，ＥＸ４とそれらを結ぶ配線についてノードＮ１以外がデジタル部のウエルに存在している。このような構成にすると２つの排他的論理和回路ＥＸ３，ＥＸ４やそれらを結ぶ配線がアナログ部のウエルとデジタル部のウエルにまたがっていたら、配線が見つけられてパターン解析されてしまうことを防ぐ上で有益となる。

図１０には、この発明に係る半導体集積回路装置が搭載されたＩＣカードの一実施例のブロック図が示されている。この実施例では、演算回路、ＲＯＭ（リード・オンリー・メモリ）、ＲＡＭ（ランダム・アクセス・メモリ）、ＦＬＡＳＨ（一括消去型不揮発性メモリ）のような各種メモリ、周辺回路からなる信号処理回路に、上記半導体集積回路装置の動作に必要な電源を供給するための第１電源端子と該第一電源端子よりも低い電源を供給するための第２電源端子と、上記半導体集積回路装置の内部回路をリセットするためのリセット端子と、上記第１クロックが供給されるクロック端子と、上記半導体集積回路装置の外部との信号入出力を行うための入出力端子と、保護回路として前記説明したような低周波数検出回路（ＬＦＤ）の他に、高周波数検出回路（ＨＦＤ）、低電圧検出回路（ＬＶＤ）、高電圧検出回路（ＨＶＤ）が設けられる。これらの各検出回路で検出信号が形成されると、リセット信号ＲＳＴが形成されて上記信号処理回路を構成する演算回路、ＲＯＭ、ＲＡＭ、ＦＬＡＳＨのような各種メモリ、周辺回路の動作が強制的に停止（リセット）状態にされる。

図１１には、この発明が適用されるＩＣカードの動作特性図が示されている。この実施例のＩＣカードは、動作周波数としては低周波数検出回路（ＬＦＤ）で設定された周波数よりも高い領域でかつ高周波数検出回路（ＨＦＤ）で設定された周波数よりも低い領域が動作補償範囲とされ、動作電圧としては低電圧検出回路（ＬＶＤ）で設定された電圧よりも高い領域でかつ高電圧検出回路（ＨＶＤ）で設定された電圧よりも低い領域が動作補償範囲とされる。このようなＩＣカードの動作補償範囲以外の周波数のクロックが端子ＣＬＫから供給されたり、ＩＣカードの動作補償範囲以外の電圧が電源端子から供給されたりすると、これらの回路が検知して、上記信号処理回路を構成する演算回路、ＲＯＭ、ＲＡＭ、ＦＬＡＳＨのような各種メモリ、周辺回路の動作が強制的に停止（リセット）状態にされる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、上記のように周波数検出信号のうちの固定レベルにされる信号に対してクロックを用いてパルス信号に変換する回路は、種々の実施形態を採ることができる。上記ＣＲ遅延回路は、キャパシタと抵抗とを並列形態に接続して、例えばＰチャネルＭＯＳＦＥＴにより充電電流を供給し、放電経路は並列接続の抵抗により行うようにするものであってもよい。このように遅延回路によって所定の周波数を検出する回路は、種々の実施形態を採ることができるものである。この発明は、周波数検出により内部回路の保護機能の強化を実現した半導体集積回路装置に広く利用できる。

この発明に係るクロック周波数検出回路を備えた半導体集積回路装置の一実施例を示すブロック図である。 図１のＣＲ遅延回路の一実施例を示す回路図である。 図１のクロック周波数検出回路の動作の一例を説明するためのタイミング図である。 この発明に係るクロック周波数検出回路を備えた半導体集積回路装置の他の一実施例を示すブロック図である。 図４のクロック周波数検出回路の動作の一例を説明するためのタイミング図である。 この発明に係るクロック周波数検出回路を備えた半導体集積回路装置の更に他の一実施例を示すブロック図である。 図６のクロック周波数検出回路の動作の一例を説明するためのタイミング図である。 この発明に係るクロック周波数検出回路を備えた半導体集積回路装置の更に他の一実施例を示すブロック図である。 図８のクロック周波数検出回路の一実施例を示す具体的ブロック図である。 この発明に係る半導体集積回路装置が搭載されたＩＣカードの一実施例を示すブロック図である。 この発明が適用されるＩＣカードの動作特性図である。 この発明に先立って検討されたＩＣチップの概略ブロック図である。

符号の説明

ＤＬ…遅延回路、ＣＲ１，ＣＲ２…ＣＲ遅延回路（周波数検出）、ＥＸ１〜ＥＸ４…排他的論理和回路、Ｇ１〜Ｇ４…ゲート回路、ＩＶ１，ＩＶ２…インバータ回路、Ｑ１，Ｑ２…ＭＯＳＦＥＴ、Ｒ…抵抗、Ｃ…キャパシタ。

Claims (10)

1. 一定の周波数よりも低いかどうかを検出する低周波クロック検出回路を有し、かかる低周波クロック回路により形成された低周波クロック検出信号に基づいて内部回路の動作が強制的に停止又は無効にされる半導体集積回路装置であって、
   上記低周波クロック検出回路は、第１回路と第２回路を有し、
   上記第１回路は、第１クロックが供給され、上記一定の周波数よりも低い時と上記一定の周波数よりも高い時とのそれぞれにおいて上記第１クロックを基準にして異なる波形とみなされる第１信号を出力し、
   上記第２回路は、上記第１信号と上記第１クロックに基づいて上記低周波クロック検出信号を出力することを特徴とする半導体集積回路装置。
2. 請求項１において、
   上記第２回路は、上記第１信号と第１クロックに基づいて上記第１クロックが上記一定の周波数よりも低いと判定される条件が成立すると、その状態を保持して上記低周波クロック検出信号を出力することを特徴とする半導体集積回路装置。
3. 請求項１において、
   上記第１信号は、上記第１クロックが上記一定の周波数よりも低い時と上記一定の周波数よりも高い時とのそれぞれにおいて周期が異なるものであることを特徴とする半導体集積回路装置。
4. 請求項１において、
   上記第１信号は、上記第１クロックが上記一定の周波数よりも低い時と上記一定の周波数よりも高い時とのそれぞれにおいてパルスデューティが異なるものであることを特徴とする半導体集積回路装置。
5. 請求項２において、
   上記第１回路は、
   上記第１クロックを受けるＣＲ遅延回路と、
   上記ＣＲ遅延回路の遅延出力を受けて上記一定の周波数よりも高い時にはハイレベル又はロウレベルの直流レベルを出力し、上記一定の周波数よりも低い時には上記第１クロックに対応した周波数のパルス信号を形成するインバータ回路と、
   上記第１クロックに対応したクロックと上記インバータ回路の出力信号を受ける一致／不一致回路と、かかる一致／不一致回路の出力信号と上記第１クロックに対応したクロックとを受ける論理和回路とを含むことを特徴とする半導体集積回路装置。
6. 請求項５において、
   上記ＣＲ遅延回路は、キャパシタと、かかるキャパシタに直列形態にされた抵抗素子と、上記抵抗素子を通して上記キャパシタに充電電流を供給する第１導電型の第１ＭＯＳＦＥＴと、上記キャパシタと並列形態に接続されてキャパシタの放電電流を流す第２導電型の第２ＭＯＳＦＥＴとを備え、
   上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴのゲートに上記第１クロックが供給されて上記第１クロックの立ち上がり又は立ち下がりの遅延信号を形成するものであり、
   上記キャパシタにより形成される遅延信号が上記インバータ回路の入力端子に供給されるものであることを特徴とする半導体集積回路装置。
7. 請求項２において、
   上記第２回路は、上記第１クロックの立ち上がり時と立ち下がり時における上記第１信号のレベルを判定して上記低周波検出信号を形成するものであることを特徴とする半導体集積回路装置。
8. 請求項２において、
   上記半導体集積回路装置は、上記半導体集積回路装置の動作に必要な第１電源端子と該第一電源端子よりも低い電源を供給するための第２電源端子と、
   上記半導体集積回路装置の内部回路をリセットするためのリセット端子と、
   上記第１クロックが供給されるクロック端子と、
   上記半導体集積回路装置の外部との信号入出力を行うための入出力端子とを有することを特徴とする半導体集積回路装置。
9. 請求項１において、
   上記一定の周波数は、上記半導体集積回路装置の内部回路に対して不正なアクセスが行われる確率が高いと判定されるような周波数に設定されるものであることを特徴とする半導体集積回路装置。
10. 請求項６において、
    上記半導体集積回路装置は、ＩＣカードに搭載されるものであることを特徴とする半導体集積回路装置。
    

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