JP2005293596A5

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Publication number: JP2005293596A5
Application number: JP2005106228A
Authority: JP
Filing date: 2005-04-01
Publication date: 2007-08-30
Anticipated expiration: 2025-04-01

Claims

アービトレーション・ロジックと、
データ・プロセッサ・コアと
を備えたデータ処理装置であって、
前記データ・プロセッサ・コアが
外部データ・ソースとデータ・プロセッサ・コアに関連付けられている少なくとも１つのメモリとの間でデータ転送操作を実行するように動作可能なメモリ・アクセス・インターフェイス部分と、
データ処理操作を実行するように動作可能なデータ処理部分と、
前記プロセッサ・コアから少なくとも２つのバスにデータを転送するように動作可能な読み取り／書き込みポートであって、前記少なくとも２つのバスが前記プロセッサ・コアと前記少なくとも１つのメモリとの間にデータ通信を提供するように動作可能であり、前記少なくとも１つのメモリが少なくとも２つの部分を含み、前記少なくとも２つのバスのそれぞれが前記少なくとも２つの部分のそれぞれにデータ・アクセスを提供するように動作可能である読み取り／書き込みポートと
を含み、
前記アービトレーション・ロジックは前記読み取り／書き込みポートに関連付けられており、前記アービトレーション・ロジックが、前記メモリ・アクセス・インターフェイスから受信された前記少なくとも１つのメモリの一部にあるデータのアクセスを要求するデータ・アクセス要求を、前記少なくとも１つのメモリの前記一部にアクセスを提供する前記少なくとも２つのバスのうちの一方に経路設定し、前記データ処理部分から受信された前記少なくとも１つのメモリの別の一部にあるデータのアクセスを要求する別のデータ・アクセス要求を、前記少なくとも１つのメモリの前記別の一部にアクセスを提供する前記少なくとも２つのバスのうちのもう一方に経路設定するように動作可能であり、前記データ・アクセス要求の前記経路設定が同じクロック・サイクル中に実行される
データ処理装置。
請求項１に記載のデータ処理装置であって、前記アービトレーション・ロジックが、前記データ・アクセス要求に関連付けられている前記少なくとも１つのメモリ内のアドレス位置に基づいて前記データ・アクセス要求を経路設定する前記少なくとも２つのバスのうちの一方を選択するように動作可能であるデータ処理装置。
請求項２に記載のデータ処理装置であって、前記メモリの前記少なくとも２つの部分が、命令を格納するように動作可能である命令部分、及びデータ項目を格納するように動作可能である少なくとも１つのデータ部分を含み、前記アービトレーション・ロジックは、転送すべきデータが命令であるとき、前記命令部分へのアクセスを提供する前記少なくとも２つのバスのうちの第１のものに前記アクセス要求を経路設定し、転送すべきデータがデータ項目であるとき、前記少なくとも１つのデータ部分へのアクセスを提供する前記少なくとも２つのバスのうちの第２のものに前記データ・アクセス要求を経路設定するように動作可能であるデータ処理装置。
請求項３に記載のデータ処理装置であって、前記少なくとも１つのデータ部分が、偶数アドレスを有するデータを格納するように動作可能な偶数データ部分、及び奇数アドレスを有するデータを格納するように動作可能な奇数データ部分の２つのデータ部分を含み、前記読み取り／書き込みポートが、前記命令部分へのアクセスを提供する第１のバス、前記奇数データ部分へのアクセスを提供する第２のバス、及び前記偶数データ部分へのアクセスを提供する第３のバスの３つのバスを介して前記プロセッサ・コアと前記少なくとも１つのメモリとの間にデータを転送するように動作可能であり、前記アービトレーション・ロジックが、転送すべきデータが命令であるときは前記第１のバスに、転送すべきデータが奇数アドレスに関連付けられているデータ項目であるときは前記第２のバスに、転送すべきデータが偶数アドレスに関連付けられているデータ項目であるときは前記第３のバスにデータ・アクセス要求を経路設定するように動作可能であるデータ処理装置。
請求項１に記載のデータ処理装置において、前記アービトレーション・ロジックが、前記少なくとも１つのメモリの一部にあるデータへのアクセスを要求する、前記メモリ・アクセス・インターフェイス部分からのデータ・アクセス要求、及び前記データ処理部分からのデータ・アクセス要求の両方のデータ・アクセス要求の受信に応答して、前記処理部分からの前記要求を前記少なくとも２つのバスのうちの前記一方に経路設定する前に、前記メモリ・アクセス・インターフェイス部分からの前記データ・アクセス要求を、前記少なくとも１つのメモリの前記一部にデータ・アクセスを提供する前記少なくとも２つのバスのうちの前記一方に経路設定するように動作可能であるデータ処理装置。
請求項１に記載のデータ処理装置であって、前記アービトレーション・ロジックが前記少なくとも１つのメモリの少なくとも１つのビジー部分から待機要求を検出するように動作可能であり、前記アービトレーション・ロジックが、前記待機要求が検出されなくなるまで、任意のデータ・アクセス要求を前記ビジー部分に経路設定しないように動作可能であるデータ処理装置。
請求項１に記載のデータ処理装置であって、さらに
少なくとも２つの部分に分割される少なくとも１つのメモリと、
前記少なくとも１つのメモリの前記少なくとも２つの部分のそれぞれの部分へのデータ・アクセスをそれぞれ可能にする少なくとも２つのバスと
を含むデータ処理装置。
請求項７に記載のデータ処理装置において、前記少なくとも１つのメモリが、命令を格納するように動作可能な命令部分、並びに偶数アドレスを有するデータを格納するように動作可能な偶数データ部分、及び奇数アドレスを有するデータを格納するように動作可能な奇数データ部分の２つのデータ部分の３つの部分に分割され、前記データ処理装置が３つのバスを含み、前記読み取り／書き込みポートが前記３つのバスを介して前記プロセッサ・コアと前記少なくとも１つのメモリとの間でデータを転送するように動作可能であり、第１のバスが前記命令部分へのアクセスを提供し、第２のバスが前記奇数データ部分へのアクセスを提供し、第３のバスが前記偶数部分へのアクセスを提供するデータ処理装置。
請求項７に記載のデータ処理装置において、前記少なくとも１つのメモリが密結合メモリであるデータ処理装置。
外部データ・ソースとデータ・プロセッサ・コアに関連付けられている少なくとも１つのメモリとの間にデータを転送する方法であって、前記データ・プロセッサ・コアが、前記外部データ・ソースと前記データ・プロセッサ・コアに関連付けられている前記少なくとも１つのメモリとの間のデータ転送操作を実行するように動作可能であるメモリ・アクセス・インターフェイス部分、及びデータ処理操作を実行するように動作可能であるデータ処理部分を含み、前記方法が
前記メモリ・アクセス・インターフェイス部分から受信された前記少なくとも１つのメモリの一部にあるデータのアクセスを要求するデータ・アクセス要求、及び前記データ処理部分から受信された前記少なくとも１つのメモリの別の部分にあるデータへのアクセスを要求するデータ・アクセス要求に応答して、前記メモリ・アクセス・インターフェイス部分から受信された前記データ・アクセス要求を少なくとも２つのバスのうちの一方に経路設定するステップであって、前記少なくとも２つのバスのうちの前記一方が前記少なくとも１つのメモリの前記一部へのアクセスを提供するステップと、前記データ処理部分から受信された前記データ・アクセス要求を前記少なくとも２つのバスのうちのもう一方のバスに経路設定するステップであって、前記別のバスが前記少なくとも１つのメモリの前記別の部分へのアクセスを提供するステップとを含み、前記データ・アクセス要求の前記経路設定が同じクロック・サイクル中に実行される
方法。
請求項１０に記載の方法において、データ・アクセス要求をそれぞれのデータ・バスに経路設定する前記ステップが、前記データ・アクセス要求に関連付けられている前記少なくとも１つのメモリ内のアドレス位置に基づいて行われる方法。
請求項１０に記載の方法において、前記メモリの前記少なくとも２つの部分が、命令を格納するように動作可能である命令部分、及びデータ項目を格納するように動作可能である少なくとも１つのデータ部分を含み、前記データ・アクセス要求を経路設定する前記ステップが、転送すべきデータが命令であるとき、前記命令部分へのアクセスを提供する前記少なくとも２つのバスのうちの一方にデータ・アクセス要求を経路設定し、転送すべきデータがデータ項目であるとき、前記少なくとも１つのデータ部分へのアクセスを提供する前記少なくとも２つのバスのうちのもう一方に前記データ・アクセス要求を経路設定するように動作可能である方法。
請求項１２に記載の方法において、前記少なくとも１つのデータ部分が、偶数アドレスを有するデータを格納するように動作可能な偶数データ部分、及び奇数アドレスを有するデータを格納するように動作可能な奇数データ部分の２つのデータ部分を含み、前記経路設定するステップが、前記命令部分へのアクセスを提供する第１のバス、前記奇数データ部分へのアクセスを提供する第２のバス、及び前記偶数データ部分へのアクセスを提供する第３のバスの３つのバスのうちの１つにデータ・アクセスを経路設定するように動作可能であり、前記経路設定するステップが、転送すべきデータが命令であるときは前記第１のバスに、転送すべきデータが奇数アドレスに関連付けられているデータ項目であるときは前記第２のバスに、転送すべきデータが偶数アドレスに関連付けられているデータ項目であるときは前記第３のバスにデータ・アクセス要求を経路設定するように動作可能である方法。
請求項１０に記載の方法において、前記経路設定するステップが、前記少なくとも２つのバスのうちの一方によってアクセスされる前記少なくとも１つのメモリの一部にあるデータへのアクセスを要求する、前記メモリ・アクセス・インターフェイス部分からのデータ・アクセス要求、及び前記データ処理部分からのデータ・アクセス要求の両方のデータ・アクセス要求の受信に応答して、前記処理部分からの前記要求を前記少なくとも２つのバスのうちの前記一方に経路設定する前に、前記メモリ・アクセス・インターフェイス部分からの前記データ・アクセス要求を前記少なくとも２つのバスのうちの前記一方に経路設定する方法。
請求項１０に記載の方法において、前記経路設定するステップが、前記少なくとも１つのメモリの少なくとも１つのビジー部分から待機要求を検出し、前記待機要求の検出に応答して、前記待機要求が検出されなくなるまで、前記ビジー部分にデータ・アクセス要求を経路設定しない方法。
請求項１０に記載の方法において、前記少なくとも１つのメモリが、命令を格納するように動作可能な命令部分、並びに偶数アドレスを有するデータを格納するように動作可能な偶数データ部分、及び奇数アドレスを有するデータを格納するように動作可能な奇数データ部分の２つのデータ部分の３つの部分に分割され、前記経路設定するステップが、前記データ・アクセス要求に関連付けられている前記データのアドレスに基づいて、受信したデータ・アクセス要求を３つのバスのうちの１つに経路設定し、第１のバスが前記命令部分へのアクセスを提供し、第２のバスが前記奇数データ部分へのアクセスを提供し、第３のバスが前記偶数データ部分へのアクセスを提供する方法。
請求項１０から１６までのいずれか一項による方法の諸ステップを実行するようにデータ・プロセッサを制御するよう動作可能であるアービトレーション・ロジック。
請求項１に記載のデータ処理装置において、前記データ・プロセッサ・コアが前記アービトレーション・ロジックを含むデータ処理装置。