JP2005294441A - 素子搭載基板およびそれを用いた半導体装置 - Google Patents

Abstract

【課題】 信頼性が高く、かつ小型化された素子搭載基板を提供する。
【解決手段】 フォトソルダーレジスト層３２８を構成する材料は、母材であるカルド型ポリマーと所定の添加剤とを用いて、ボイドや凹凸などの発生が抑制された状態で薄膜に成形可能である。このため、フォトソルダーレジスト層３２８を構成する材料として、２５μｍ程度の厚さのフィルムを用いることができ、フォトソルダーレジスト層３２８を構成する材料として通常用いられている樹脂材料の厚さである３５μｍ程度と比較すると、約２／３の厚さとなる。したがって、素子搭載基板４００を小型化することができる。
【選択図】 図１０

Description

本発明は、素子搭載基板およびそれを用いた半導体装置に関するものである。

携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。こうした要求に対応するため、ＣＳＰ（Chip Size Package）と呼ばれるパッケージ技術が種々開発されている。

こうしたパッケージの例として、ＢＧＡ（Ball Grid Array）が知られている。ＢＧＡは、パッケージ用基板の上に半導体チップを実装し、それを樹脂モールディングした後、反対側の面に外部端子としてハンダボールをエリア状に形成したものである。ＢＧＡでは、実装エリアが面で達成されるので、パッケージを比較的容易に小型化することができる。また、回路基板側でも狭ピッチ対応とする必要がなく、高精度な実装技術も不要となるので、ＢＧＡを用いると、パッケージコストが多少高い場合でもトータルな実装コストとしては低減することが可能となる。

図１２は、一般的なＢＧＡの概略構成を示す図である。ＢＧＡ１００は、ガラスエポキシ基板１０６上に、接着層１０８を介してＬＳＩチップ１０２が搭載された構造を有する。ＬＳＩチップ１０２は封止樹脂１１０によってモールドされている。ＬＳＩチップ１０２とガラスエポキシ基板１０６とは、金属線１０４により電気的に接続されている。ガラスエポキシ基板１０６の裏面には、半田ボール１１２がアレイ状に配列されている。この半田ボール１１２を介して、ＢＧＡ１００がプリント配線基板に実装される。

特許文献１には、他のＣＳＰの例が記載されている。同公報記載には、高周波用ＬＳＩを搭載するシステム・イン・パッケージが開示されている。このパッケージは、ベース基板上に、多層配線構造が形成され、その上に高周波用ＬＳＩをはじめとする半導体素子が形成されている。多層配線構造は、コア基板、絶縁樹脂層付銅箔やソルダーレジスト層などが積層された構造となっている。

特開２００２−９４２４７号公報

上記公報記載の技術をはじめ、システム・イン・パッケージに用いられるソルダーレジスト層は、多層配線構造の最上層に位置するため、高い加工性が要求される。また、ソルダーレジスト層の表面には、ベアチップなどの半導体素子が直接搭載されるため、吸湿特性や密着性についても高い性能が要求される。また、ソルダーレジスト層は、その層内に埋設される配線パターンの配線間絶縁膜としての役割を果たすため、寄生容量の低減が要求される。

また、パッケージの微細化の要求により、ソルダーレジスト層の薄膜化が求められる。

本発明は上記事情に鑑みなされたものであって、その目的とするところは、信頼性が高く、かつ小型化された素子搭載基板を提供することにある。

本発明によれば、素子を搭載するための素子搭載基板であって、基材と、該基材上に設けられた絶縁膜と、該絶縁膜上に設けられたソルダーレジスト層とを含み、ソルダーレジスト層は、カルド型ポリマーを含むことを特徴とする素子搭載基板が提供される。

本発明によれば、ソルダーレジスト層はカルド型ポリマーを含むことによって、ソルダーレジスト層の解像度および吸湿特性などの諸特性を向上させることができる。また、ソルダーレジスト層を薄膜化することができる。したがって、信頼性が高く、かつ小型化された素子搭載基板を提供することができる。

また、ソルダーレジスト層に素子を接続する配線が設けられていてもよい。

また、ソルダーレジスト層のガラス転移温度が１８０℃以上２２０℃以下であり、ソルダーレジスト層の周波数１ＭＨｚの交流電界を印加した場合の誘電正接が０．００１以上０．０４以下であってもよい。

また、ソルダーレジスト層のガラス転移温度以下の領域における線膨張係数が５０ｐｐｍ／℃以上８０ｐｐｍ／℃以下であってもよい。

本発明によれば、上記特徴を有する素子搭載基板と、該素子搭載基板に搭載されている半導体素子とを備えることを特徴とする半導体装置が提供される。

本発明によれば、信頼性が高く、かつ、小型化された素子搭載基板を備えることにより、信頼性が高く、かつ、小型化された半導体装置を提供することができる。

なお、絶縁膜は、単層絶縁膜でも多層絶縁膜でもよいものとする。

なお、本発明において、素子搭載基板とは、ＬＳＩチップやＩＣチップなどの半導体素子を搭載するための基板を意味する。たとえば、後述するＩＳＢ（登録商標）構造におけるインターポーザー基板などが挙げられる。また、素子搭載基板は、シリコン基板などの剛性を有するコア基板を備えてもよいが、コア基板を有さず、絶縁樹脂膜からなる多層絶縁膜を備えるコアレス構造であってもよい。

本発明によれば、信頼性が高く、かつ小型化された素子搭載基板を提供することができる。

以下、本発明の実施の形態について説明するが、その前に、実施の形態で採用するＩＳＢ構造について説明する。ＩＳＢ（Integrated System in Board；登録商標）は、本出願人により開発された独自のパッケージである。ＩＳＢは、半導体ベアチップを中心とする電子回路のパッケージングにおいて、銅による配線パターンを持ちながら回路部品を支持するためのコア(基材)を使用しない独自のコアレスシステム・イン・パッケージである。

図１はＩＳＢの一例を示す概略構成図である。ここではＩＳＢの全体構造をわかりやすくするため、単一の配線層のみ示しているが、実際には、複数の配線層が積層した構造となっている。このＩＳＢでは、ＬＳＩベアチップ２０１、Ｔｒベアチップ２０２およびチップＣＲ２０３が銅パターン２０５からなる配線により結線された構造となっている。ＬＳＩベアチップ２０１は、裏面に半田ボール２０８が設けられた引き出し電極や配線に対し、金線ボンディング２０４により導通されている。ＬＳＩベアチップ２０１の直下には、導電性ペースト２０６が設けられ、これを介してＩＳＢがプリント配線基板に実装される。ＩＳＢ全体はエポキシ樹脂などからなる樹脂パッケージ２０７により封止された構造となっている。

このパッケージによれば、以下の利点が得られる。
(i)コアレスで実装できるため、トランジスタ、ＩＣ、ＬＳＩの小型・薄型化を実現できる。
(ii)トランジスタからシステムＬＳＩ、さらにチップタイプのコンデンサや抵抗を回路形成し、パッケージングすることができるため、高度なＳＩＰ(System in Package)を実現できる。
(iii)現有の半導体素子を組合せできるため、システムＬＳＩを短期間に開発できる。
(iv)半導体ベアチップが直下の銅材に直接マウントされており、良好な放熱性を得ることができる。
(v)回路配線が銅材でありコア材がないため、低誘電率の回路配線となり、高速データ転送や高周波回路で優れた特性を発揮する。
(vi)電極がパッケージの内部に埋め込まれる構造のため、電極材料のパーティクルコンタミの発生を抑制できる。
(vii)パッケージサイズはフリーであり、1個あたりの廃材を６４ピンのＳＱＦＰパッケージと比較すると、約１／１０の量となるため、環境負荷を低減できる。
(viii)部品を載せるプリント回路基板から、機能の入った回路基板へと、新しい概念のシステム構成を実現できる。
(ix)ＩＳＢのパターン設計は、プリント回路基板のパターン設計と同じように容易であり、セットメーカーのエンジニアが自ら設計できる。

次にＩＳＢの製造プロセス上のメリットについて説明する。図２は、従来のＣＳＰおよび本発明に係るＩＳＢの製造プロセスの対比図である。図２（Ｂ）は、従来のＣＳＰの製造プロセスを示す。はじめにベース基板上にフレームを形成し、各フレームに区画された素子形成領域にチップが実装される。その後、各素子について熱硬化性樹脂によりパッケージが設けられ、その後、素子毎に金型を利用して打ち抜きを行う。最終工程の打ち抜きでは、モールド樹脂およびベース基板が同時に切断されるようになっており、切断面における表面荒れなどが問題になる。また打ち抜きを終わった後の廃材が多量に生じるため、環境負荷の点で課題を有していた。

一方、図２（Ａ）は、ＩＳＢの製造プロセスを示す図である。はじめに、金属箔の上にフレームを設け、各モジュール形成領域に、配線パターンを形成し、その上にＬＳＩなどの回路素子を搭載する。続いて各モジュール毎にパッケージを施し、スクライブ領域に沿ってダイシングを行い、製品を得る。パッケージ終了後、スクライブ工程の前に、下地となる金属箔を除去するので、スクライブ工程におけるダイシングでは、樹脂層のみの切断となる。このため、切断面の荒れを抑制し、ダイシングの正確性を向上させることが可能となる。

第一の実施の形態
図１０（ｂ）は、本実施形態に係る４層ＩＳＢ構造を備える素子搭載基板４００を示す断面図である。

本実施形態に係る素子搭載基板４００は、基材３０２の上面に、絶縁樹脂膜３１２、フォトソルダーレジスト層３２８を順に積層してなる構造を有する。また、基材３０２の下面に、絶縁樹脂膜３１２、フォトソルダーレジスト層３２８を順に積層してなる構造を有する。

ここで、４層ＩＳＢ構造とは、内部に配線層を４層有する構造のことであり、その配線層は絶縁樹脂膜３１２内およびフォトソルダーレジスト層３２８内に埋設されている。また、フォトソルダーレジスト層３２８は、その層内にビアホールを形成するプロセスの都合上、感光性を有することが求められる。

また、４層ＩＳＢ構造において、基材３０２を挟んで、上面の絶縁樹脂膜３１２と下面の絶縁樹脂膜３１２とを構成する材料として同じ材料を用いることができ、また、上面のフォトソルダーレジスト層３２８と下面のフォトソルダーレジスト層３２８とを構成する材料として同じ材料を用いることができるので、製造工程を簡略化することができるというプロセス上の利点がある。

また、これらの基材３０２、絶縁樹脂膜３１２、フォトソルダーレジスト層３２８を貫通する貫通孔３２７が設けられている。

また、基材３０２には、銅膜３０８からなる配線の一部、銅膜３２０からなる配線の一部、ビア３１１の一部などが埋め込まれている。絶縁樹脂膜３１２には、銅膜３０８からなる配線の一部、銅膜３２０からなる配線の一部、配線３０９、ビア３１１の一部、ビア３２３の一部などが埋め込まれている。フォトソルダーレジスト層３２８には、銅膜３２０からなる配線の一部、ビア３２３の一部などが埋め込まれている。また、フォトソルダーレジスト層３２８には、開口部３２６が設けられている。

ここで、基材３０２に用いる材料としては、特にガラスエポキシ基板に限定されず、適度な剛性を有する材料であれば使用可能である。例えば、基材３０２として、樹脂基板やセラミック基板などを用いることができる。より具体的には、低誘電率であるため高周波特性に優れた基材を用いることができる。すなわち、ポリフェニールエチレン（ＰＰＥ）、ビスマレイドトリアジン（ＢＴ−ｒｅｓｉｎ）、ポリテトラフルオロエチレン（テフロン（登録商標））、ポリイミド、液晶ポリマー（ＬＣＰ）、ポリノルボルネン（ＰＮＢ）、エポキシ系樹脂、アクリル系樹脂、セラミックあるいはセラミックと有機基材の混合体などを用いることができる。また、基材３０２の厚さは、たとえば、６０μｍ程度とする。

絶縁樹脂膜３１２に用いる材料としては、加熱により軟化する樹脂材料であり、絶縁樹脂膜３１２をある程度薄膜化させることができる樹脂材料が用いられる。特に、低誘電率であり、高周波特性に優れた樹脂材料を好適に用い得る。また、絶縁樹脂膜３１２の厚さは、たとえば、４０μｍ程度とする。

ここで、絶縁樹脂膜３１２には、フィラーまたは繊維等の充填材を含めることができる。フィラーとしては、たとえば粒子状または繊維状のＳｉＯ₂やＳｉＮを用いることができる。

また、フォトソルダーレジスト層３２８には、後述するカルド型ポリマー含有樹脂膜が用いられる。ここで、フォトソルダーレジスト層３２８の厚さは、たとえば３０μｍ程度以下が好ましく、２５μｍ程度がより好ましく用いられる。

ここで、カルド型ポリマーは、嵩高い置換基が主鎖の運動を阻害することにより、優れた機械的強度、耐熱性および低い線膨張率を有する。よって、フォトソルダーレジスト層３２８にカルド型ポリマー含有樹脂膜を用いることにより、ヒートサイクルにおいて、フォトソルダーレジスト層３２８とその周囲の層との密着性の低下または層間剥離などが抑制される。このため、本実施形態に係る素子搭載基板４００の信頼性が良好となる。

また、上記の銅膜３０８からなる配線、銅膜３２０からなる配線、配線３０９、ビア３１１、ビア３２３などからなる多層配線構造としては、例えば銅配線などに限定されず、アルミニウム配線、アルミニウム合金配線、銅合金配線、ワイヤーボンディングされた金配線、金合金配線、またはこれらの混合配線などを用いることもできる。

また、上記の４層ＩＳＢ構造の表面または内部には、トランジスタやダイオードなどの能動素子、キャパシタや抵抗などの受動素子が設けられていてもよい。これらの能動素子または受動素子は、４層ＩＳＢ中の多層配線構造に接続し、ビア３２３などを通じて外部の導電部材と接続可能としてもよい。

図３から図１０は、本実施形態に係る素子搭載基板４００の工程断面図である。

まず、図３（ａ）に示すように、ドリルで直径１５０ｎｍ程度の孔を開口した銅箔３０４が圧着された基材３０２を用意する。ここで、基材３０２の厚さは、たとえば、６０μｍ程度とし、銅箔３０４の厚さは、たとえば、１０μｍから１５μｍ程度とする。ここで、基材３０２に用いる材料としては、特にガラスエポキシ基板に限定されず、適度な剛性を有する材料であれば使用可能である。例えば、基材３０２として、樹脂基板やセラミック基板などを用いることができる。より具体的には、低誘電率であるため高周波特性に優れた基材を用いることができる。すなわち、ポリフェニールエチレン（ＰＰＥ）、ビスマレイドトリアジン（ＢＴ−ｒｅｓｉｎ）、ポリテトラフルオロエチレン（テフロン（登録商標））、ポリイミド、液晶ポリマー（ＬＣＰ）、ポリノルボルネン（ＰＮＢ）、エポキシ系樹脂、アクリル系樹脂、セラミックあるいはセラミックと有機基材の混合体などを用いることができる。

図３（ｂ）に示すように、銅箔３０４の上面に、フォトエッチングレジスト層３０６をラミネートする。

ついで、ガラスをマスクとして露光することでフォトエッチングレジスト層３０６をパターニングする。その後、図４（ａ）および（ｂ）に示すように、フォトエッチングレジスト層３０６をマスクとして、たとえば、薬液による化学エッチング加工によって、直径１００ｎｍ程度のビアホール３０７を形成する。その後、ビアホール３０７内をウェット処理により粗化および洗浄する。つづいて、図４（ｃ）に示すように、高アスペクト比対応の無電解めっき、次いで電解めっきにより、ビアホール３０７内を導電性材料で埋め込み、ビア３１１を形成した後に、全面に銅膜３０８を形成する。

ビア３１１は、たとえば以下のようにして形成することができる。まず、無電解銅めっきにより全面に０．５〜１μｍ程度の薄膜を形成した後、電解めっきにより約２０μｍ程度の膜を形成する。無電解めっき用触媒は、通常パラジウムを用いることが多く、可とう性の絶縁樹脂に無電解用めっき用触媒を付着させるには、パラジウムを錯体の状態で水溶液に含ませ、可とう性の絶縁基材を浸漬して表面にパラジウム錯体を付着させ、そのまま、還元剤を用いて、金属パラジウムに還元することによって可とう性の絶縁基材表面にめっきを開始するための核を形成することができる。

図５（ａ）に示すように、銅膜３０８の上下の表面にフォトエッチングレジスト層３１０をラミネートする。つづいて、図５（ｂ）に示すように、ガラスをマスクとして露光することでパターニングした後、フォトエッチングレジスト層３１０をマスクとして銅めっき層３０８をエッチングすることにより、銅からなる配線３０９を形成する。たとえば、レジストから露出した箇所に、化学エッチング液をスプレー噴霧して不要な銅めっきをエッチング除去し、配線パターンを形成することができる。

次に、図６（ａ）に示すように、銅箔３１４付きの絶縁樹脂膜３１２を、配線３０９の上下から圧着する。ここで、絶縁樹脂膜３１２の厚さは、たとえば、４０μｍ程度とし、銅箔３１４の厚さは、たとえば、１０μｍ〜１５μｍ程度とする。

絶縁樹脂膜３１２に用いる材料としては、加熱することにより軟化する材料であればどのようなものを用いることもできるが、たとえばエポキシ樹脂、ＢＴレジン等のメラミン誘導体、液晶ポリマー、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等を用いることができる。ここで、絶縁樹脂膜３１２には、フィラーまたは繊維等の充填材を含めることができる。フィラーとしては、たとえば粒子状または繊維状のＳｉＯ_２やＳｉＮを用いることができる。

圧着の方法としては、銅箔付き絶縁樹脂膜３１２を基材３０２および配線３０９に当接し、絶縁樹脂膜３１２内に基材３０２および配線３０９を嵌入する。次に、図６（ｂ）に示すように、絶縁樹脂膜３１２を真空下または減圧下で加熱して基材３０２および配線３０９に圧着する。つづいて、図６（ｃ）に示すように、銅箔３１４にＸ線を照射することで、銅箔３１４、絶縁樹脂膜３１２、配線３０９、基材３０２を貫通する孔３１５を開口する。

図７（ａ）に示すように、銅箔３１４の上下の表面にフォトエッチングレジスト層３１６をラミネートする。つづいて、図７（ｂ）に示すように、ガラスをマスクとして露光することでパターニングした後、フォトエッチングレジスト層３１６をマスクとして、銅箔３１４をエッチングすることにより、銅からなる配線３１９を形成する。たとえば、レジストから露出した箇所に、化学エッチング液をスプレー噴霧して不要な銅箔をエッチング除去し、配線パターンを形成することができる。

図８（ａ）に示すように、配線３１９の上下の表面にフォトエッチングレジスト層３１７をラミネートする。つづいて、図８（ｂ）に示すように、ガラスをマスクとして露光することでパターニングした後、フォトエッチングレジスト層３１７をマスクとして、たとえば、薬液による化学エッチングにより、直径１００ｎｍ程度のビアホール３２２を形成する。その後、ビアホール３２２内をウェット処理により粗化および洗浄する。つづいて、図８（ｃ）に示すように、高アスペクト比対応の無電解めっき、次いで電界めっきにより、ビアホール３２２内を導電性材料で埋め込み、ビア３２３を形成した後に、全面に銅膜３２０を形成する。

ビア３２３は、たとえば以下のようにして形成することができる。まず、無電解銅めっきにより全面に０．５〜１μｍ程度の薄膜を形成した後、電解めっきにより約２０μｍ程度の膜を形成する。無電解めっき用触媒は、通常パラジウムを用いることが多く、可とう性の絶縁樹脂に無電解用めっき用触媒を付着させるには、パラジウムを錯体の状態で水溶液に含ませ、可とう性の絶縁基材を浸漬して表面にパラジウム錯体を付着させ、そのまま、還元剤を用いて、金属パラジウムに還元することによって可とう性の絶縁基材表面にめっきを開始するための核を形成することができる。

図９（ａ）に示すように、銅膜３２０の上下の表面に、フォトエッチングレジスト層３１６をラミネートする。つづいて、図９（ｂ）に示すように、ガラスをマスクとして露光することでパターニングした後、フォトエッチングレジスト層３１６をマスクとして、銅膜３２０をエッチングすることにより、銅からなる配線３２４を形成する。たとえば、レジストから露出した箇所に、化学エッチング液をスプレー噴霧して不要な銅箔をエッチング除去し、配線パターンを形成することができる。

図１０（ａ）に示すように、配線３２４の上下の表面に、フォトソルダーレジスト層３２８をラミネートする。ここで、フォトソルダーレジスト層３２８の厚さは、たとえば３０μｍ程度以下が好ましく、２５μｍ程度がより好ましく用いられる。ラミネートの条件としては、たとえば、温度１１０℃、時間１〜２分、２気圧などが用いられる。その後、アフターベーク工程によりフォトソルダーレジスト層３２８を一部硬化させる。

フォトソルダーレジスト層３２８には、後述する、カルド型ポリマー含有樹脂膜が用いられる。

つづいて、図１０（ｂ）に示すように、ガラスをマスクとして露光することでパターニングした後、フォトソルダーレジスト層３２８をマスクとして、たとえば、薬液による化学エッチング加工によって、ビアホール３２２に形成されたビア３２３を露出するように、たとえば、直径１００ｎｍ程度のビアホール３２６を形成する。その後、露出されたビア３２３に金メッキを施す（不図示）。

以下、本実施形態において、カルド型ポリマー含有樹脂膜を、フォトソルダーレジスト層３２８に用いることの効果について説明する。

ここで、カルド型ポリマーとは、式（I）に示すように、環状の基がポリマー主鎖に直接結合した構造を有するポリマーの総称である。なお、式（I）において、Ｒ₁、Ｒ₂はアルキレン基や芳香環を含む２価の基などの２価の基を表す。

すなわち、このカルド型ポリマーとは、四級炭素を有する嵩高い置換基が、主鎖に対して、ほぼ直角に存在する構造を有しているポリマーのことである。

ここで、環状部は、飽和結合でも不飽和結合を含んでいてもよく、炭素の他、窒素原子、酸素原子、硫黄原子、リン原子等の原子を含んでいてもよい。また、環状部は多環であってもよく、縮合環であってもよい。また、環状部は、他の炭素鎖と結合していても、更には、架橋していてもよい。

なお、嵩高い置換基としては、たとえば、式（I）に示すように、五員環の両側に六員環が結合し、五員環の残り一つの炭素原子が主鎖と結合した構造を有する縮合環を有するフルオレニル基などの環状の基が挙げられる。

フルオレニル基とは、式（II）に示すように、フルオレンの９位の炭素原子が脱水素化された基であり、カルド型ポリマーにおいては、式（I）に示すように、脱水素化された炭素原子の位置で、主鎖であるアルキル基の炭素原子と結合している。

カルド型ポリマーは、上記構造を有するポリマーであるため、
（１）ポリマー主鎖の回転拘束
（２）主鎖及び側鎖のコンフォメーション規制
（３）分子間パッキングの阻害
（４）側鎖の芳香族置換基導入等による芳香族性の増加
といった効果を奏する。

したがって、カルド型ポリマーは、高い機械的強度、高耐熱性、溶剤溶解性、高透明性、高屈折率、低複屈折率、更には、より高い気体透過性といった特徴を有する。

ここで、フォトソルダーレジスト層３２８に用いるカルド型ポリマー含有樹脂膜は、所定の添加剤を用いて、ボイドや凹凸などの発生が抑制された状態で薄膜に成形可能である。このため、フォトソルダーレジスト層３２８に、２５μｍ程度の厚さのフィルムを用いることができ、フォトソルダーレジスト層３２８に通常用いられている樹脂材料の厚さである３５μｍ程度と比較すると、約２／３の厚さとなる。したがって、フォトソルダーレジスト層３２８にカルド型ポリマー含有樹脂膜を用いることにより、本実施形態における素子搭載基板４００を小型化することができる。また、上記カルド型ポリマー含有樹脂膜をフォトソルダーレジスト層３２８に用いることにより、フォトソルダーレジスト層３２８に２５μｍ程度の厚さのフィルムを用いることができるので、絶縁樹脂膜３１２の厚さである約４０μｍよりも、フォトソルダーレジスト層３２８の厚さを薄くすることができる。

また、カルド型ポリマー含有樹脂膜は後述するように優れた耐湿性と密着性を有する。このため、フォトソルダーレジスト層３２８に、カルド型ポリマー含有樹脂膜を用いることにより、素子搭載基板４００の表面に搭載される素子や他の層との密着性を向上させることができる。

また、カルド型ポリマー含有樹脂膜は後述するように、優れた解像度を有する。また、本実施形態において用いられるフィルムの厚さは、フォトソルダーレジスト層に通常用いられている厚さの約２／３であるから、カルド型ポリマー含有樹脂膜を用いたフォトソルダーレジスト層３２８は、より優れた解像度を有する。このため、ビアホール３２６を形成する際の寸法精度を向上させることができる。したがって、素子搭載基板４００の信頼性を向上させることができる。

また、カルド型ポリマー含有樹脂膜は後述するように、優れた誘電特性を有する。このため、フォトソルダーレジスト層３２８に、カルド型ポリマー含有樹脂膜を用いることにより、フォトソルダーレジスト層３２８内に埋設された配線間の寄生容量が低減される。したがって、素子搭載基板４００の信頼性を向上させることができる。

また、カルド型ポリマー含有樹脂膜は高い機械的強度を有することにより、フォトソルダーレジスト層３２８の厚さを従来の約２／３の厚さとしても、機械的強度を保つことができる。そのため、素子搭載基板４００の基板全体の反りを抑制させることができる。したがって、素子搭載基板４００上に搭載される素子のボンディングの精度を向上させることができる。

また、フォトソルダーレジスト層の形成に通常用いられるスピンコート法においては、フォトソルダーレジスト層の外周部にボイドが生じやすいという点で改善の余地を有していた。また、ポッティング法では、接着前の状態が液体であり、塗布した後にボイドが生じやすいという点で改善の余地を有していた。これに対して、本実施形態におけるフォトソルダーレジスト層３２８は、フィルムを圧着する際に、ボイドや凹凸などの発生が抑制されるので、フィルムが圧着された素子搭載基板４００のフォトソルダーレジスト層３２８にもボイドや凹凸は少ない。したがって、素子搭載基板４００の信頼性および製造安定性を向上させることができる。

なお、上記カルド型ポリマーは、カルボン酸基とアクリレート基とを同一分子鎖内に有するポリマーが架橋してなるポリマーであってもよい。従来の一般的な感光性ワニスとしては、現像性を持つカルボン酸基オリゴマーと多官能アクリルとのブレンドが用いられているが、解像度の面でさらなる改善の余地があった。一般的な感光ワニスの代わりに、カルボン酸基とアクリレート基とを同一分子鎖内に有するポリマーが架橋してなるカルド型ポリマーを用いると、現像性を持つカルボン酸と架橋基であるアクリレート基とを同一分子鎖中に有し、主鎖に嵩高い置換基を持ちラジカル拡散し難いため、カルド型ポリマー含有樹脂膜の解像度が向上する利点がある。

また、カルド型ポリマー含有樹脂膜は、以下に示す諸物性値を満たすことが望ましい。なお、以下の諸物性値は、フィラーなどを含まない樹脂部分についての値であり、フィラーなどを添加することにより、適宜調整可能である。

ここで、上記カルド型ポリマー含有樹脂膜のガラス転移温度（Ｔｇ）は、例えば１８０℃以上とすることができ、特に好ましくは１９０℃以上である。ガラス転移温度がこの範囲にあると、カルド型ポリマー含有樹脂膜の耐熱性が向上する。

また、上記カルド型ポリマー含有樹脂膜のガラス転移温度（Ｔｇ）は、例えば２２０℃以下とすることができ、特に好ましくは２１０℃以下である。ガラス転移温度がこの範囲のカルド型ポリマー含有樹脂膜であれば、通常の製法により安定的に製造可能である。ガラス転移温度は、例えばバルク試料の動的粘弾性測定（ＤＭＡ）により測定可能である。

また、上記カルド型ポリマー含有樹脂膜のＴｇ以下の領域における線膨張係数（ＣＴＥ）は、例えば８０ｐｐｍ／℃以下とすることができ、特に好ましくは７５ｐｐｍ／℃以下である。線膨張係数がこの範囲にあると、カルド型ポリマー含有樹脂膜と、他の部材などとの密着性が向上する。

また、上記カルド型ポリマー含有樹脂膜のＴｇ以下の領域における線膨張係数（ＣＴＥ）は、例えば５０ｐｐｍ／℃以上とすることができ、特に好ましくは５５ｐｐｍ／℃以上である。また、上記カルド型ポリマー含有樹脂膜にフィラーを配合することにより、ＣＴＥを２０ｐｐｍ／℃以下の樹脂組成物を得ることもできる。線膨張係数がこの範囲のカルド型ポリマー含有樹脂膜であれば、通常の製法により安定的に製造可能である。線膨張係数は、例えば熱機械分析装置（ＴＭＡ）による熱膨張測定により測定可能である。

また、上記カルド型ポリマー含有樹脂膜の熱伝導率は、例えば０．５０Ｗ／ｃｍ²・ｓｅｃ以下とすることができ、特に好ましくは０．３５Ｗ／ｃｍ²・ｓｅｃ以下である。熱伝導率がこの範囲にあると、カルド型ポリマー含有樹脂膜の耐熱性が向上する。

また、上記カルド型ポリマー含有樹脂膜の熱伝導率は、例えば０．１０Ｗ／ｃｍ²・ｓｅｃ以上とすることができ、特に好ましくは０．２５Ｗ／ｃｍ²・ｓｅｃ以上である。熱伝導率がこの範囲のカルド型ポリマー含有樹脂膜であれば、通常の製法により安定的に製造可能である。熱伝導率は、例えば円板熱流計法（ＡＳＴＭ Ｅ１５３０）により測定可能である。

また、上記カルド型ポリマー含有樹脂膜の１０〜１００μｍ直径のビアにおけるビアアスペクト比は、例えば０．５以上とすることができ、特に好ましくは１以上である。ビアアスペクト比がこの範囲にあると、カルド型ポリマー含有樹脂膜の解像度が向上する。

また、上記カルド型ポリマー含有樹脂膜の１０〜１００μｍ直径のビアにおけるビアアスペクト比は、例えば５以下とすることができ、特に好ましくは２以下である。ビアアスペクト比がこの範囲のカルド型ポリマー含有樹脂膜であれば、通常の製法により安定的に製造可能である。

また、上記カルド型ポリマー含有樹脂膜の周波数１ＭＨｚの交流電界を印加した場合の誘電率は、例えば４以下とすることができ、特に好ましくは３以下である。誘電率がこの範囲にあると、カルド型ポリマー含有樹脂膜の高周波特性をはじめとする誘電特性が向上する。

また、上記カルド型ポリマー含有樹脂膜の周波数１ＭＨｚの交流電界を印加した場合の誘電率は、例えば０．１以上とすることができ、特に好ましくは２．７以上である。誘電率がこの範囲のカルド型ポリマー含有樹脂膜であれば、通常の製法により安定的に製造可能である。

また、上記カルド型ポリマー含有樹脂膜の周波数１ＭＨｚの交流電界を印加した場合の誘電正接は、例えば０．０４以下とすることができ、特に好ましくは０．０２９以下である。誘電正接がこの範囲にあると、カルド型ポリマー含有樹脂膜の高周波特性をはじめとする誘電特性が向上する。

また、上記カルド型ポリマー含有樹脂膜の周波数１ＭＨｚの交流電界を印加した場合の誘電正接は、例えば０．００１以上とすることができ、特に好ましくは０．０２７以上である。誘電正接がこの範囲のカルド型ポリマー含有樹脂膜であれば、通常の製法により安定的に製造可能である。

また、上記カルド型ポリマー含有樹脂膜の２４時間吸水率（ｗｔ％）は、例えば３ｗｔ％以下とすることができ、特に好ましくは１．５ｗｔ％以下である。２４時間吸水率（ｗｔ％）がこの範囲にあると、カルド型ポリマー含有樹脂膜の耐湿性を向上することができる。

また、上記カルド型ポリマー含有樹脂膜の２４時間吸水率（ｗｔ％）は、例えば０．５ｗｔ％以上とすることができ、特に好ましくは１．３ｗｔ％以上である。２４時間吸水率（ｗｔ％）がこの範囲のカルド型ポリマー含有樹脂膜であれば、通常の製法により安定的に製造可能である。

これら上記の複数の特性をカルド型ポリマー含有樹脂膜が満たす場合には、カルド型ポリマー含有樹脂膜を用いるフォトソルダーレジスト層３２８に要求される、薄膜化、機械的強度、耐熱性、他の部材との密着性、解像度、誘電特性、耐湿性などの諸特性がバランス良く実現される。

第二の実施形態
図１１は、本実施の形態における４層ＩＳＢ構造を備える素子搭載基板４００への半導体素子の各種搭載方法を模式的に示した断面図である。

本実施形態において、カルド型ポリマー含有樹脂膜とは、第一の実施形態で記載したカルド型ポリマー含有樹脂膜と同じである。

第一の実施形態で説明した素子搭載基板４００に半導体素子を搭載してなる半導体装置には、多くの形式がある。例えば、フリップチップ接続やワイヤーボンディングにより接続して搭載する形式がある。また、素子搭載基板４００に半導体素子をフェイスアップ構造やフェイスダウン構造により搭載する形式がある。また、素子搭載基板４００の片面や両面に半導体素子を搭載する形式がある。さらには、これらの各種形式を組み合わせてなる形式もある。

具体的には、例えば図１１（ａ）に示すように、第一の実施形態の素子搭載基板４００の上部にＬＳＩなどの半導体素子５００をフリップチップ形式で搭載し得る。このとき、素子搭載基板４００上面の電極パッド４０２ａ、４０２ｂと、半導体素子５００の電極パッド５０２ａ、５０２ｂとがそれぞれ互いに直接接続する。

また、図１１（ｂ）に示すように、素子搭載基板４００の上部にＬＳＩなどの半導体素子５００をフェイスアップ構造で搭載し得る。このとき、素子搭載基板４００上面の電極パッド４０２ａ、４０２ｂは、半導体素子５００上面の電極パッド５０２ａ、５０２ｂと、それぞれ金線５０４ａ、５０４ｂによりワイヤーボンディング接続されている。

また、図１１（ｃ）に示すように、素子搭載基板４００の上部にＬＳＩなどの半導体素子５００をフリップチップ形式で搭載し、素子搭載基板４００の下部にＩＣなどの半導体素子６００をフリップチップ形式で搭載し得る。このとき、素子搭載基板４００上面の電極パッド４０２ａ、４０２ｂは、半導体素子５００の電極パッド５０２ａ、５０２ｂとそれぞれ互いに直接接続する。また、素子搭載基板４００下面の電極パッド４０４ａ、４０４ｂは、半導体素子６００の電極パッド６０２ａ、６０２ｂとそれぞれ互いに直接接続する。

また、図１１（ｄ）に示すように、素子搭載基板４００の上部にＬＳＩなどの半導体素子５００をフェイスアップ構造で搭載し、素子搭載基板４００を、プリント基板７００の上部に搭載し得る。このとき、素子搭載基板４００上面の電極パッド４０２ａ、４０２ｂは、半導体素子５００上面の電極パッド５０２ａ、５０２ｂと、それぞれ金線５０４ａ、５０４ｂによりワイヤーボンディング接続される。また、素子搭載基板４００下面の電極パッド４０４ａ、４０４ｂは、プリント基板７００上面の電極パッド７０２ａ、７０２ｂとそれぞれ互いに直接接続する。

上記いずれの構造からなる半導体装置においても、第一の実施形態で説明したように、素子搭載基板４００を構成するフォトソルダーレジスト層３２８に、カルド型ポリマー含有樹脂膜を用いた素子搭載基板４００を用いている。ここで、カルド型ポリマー含有樹脂膜は、上述するように、耐湿性、密着性、誘電特性、解像度などの諸特性に優れている。そのため、素子搭載基板４００上に搭載される素子や、フォトソルダーレジスト層３２８と接する絶縁樹脂膜３１２との密着性に優れ、フォトソルダーレジスト層３２８上にビアホールなどを形成する際の寸法精度を向上させることができ、かつ、寄生容量を低減させることができる。また、フォトソルダーレジスト層３２８に、薄膜化しても機械的強度の高いフィルムを用いている。そのため、素子搭載基板４００における基板全体の反りを抑制することができる。したがって、素子搭載基板４００上に素子を搭載する際の精度を向上させることができる。この結果、素子搭載基板４００上に素子を搭載することで、信頼性が高く、小型化された半導体装置を提供することができる。

以上、発明の好適な実施の形態を説明した。しかし、本発明は上述の実施の形態に限定されず、当業者が本発明の範囲内で上述の実施の形態を変形可能なことはもちろんである。

たとえば、フォトソルダーレジスト層３２８に加えて、基材３０２または絶縁樹脂膜３１２に、カルド型ポリマー含有樹脂膜を用いてもよい。

フォトソルダーレジスト層３２８に加えて、基材３０２に、カルド型ポリマー含有樹脂膜を用いることにより、以下の効果を得ることができる。

基材３０２に用いるカルド型ポリマー含有樹脂膜は、所定の添加剤を用いて、ボイドや凹凸などの発生が抑制された状態で薄膜に成形可能である。このため、基材３０２に、４０μｍ程度の厚さのフィルムを用いることができ、基材に通常用いられている樹脂材料の厚さである６０μｍ程度と比較すると、約２／３の厚さとなる。また、カルド型ポリマー含有樹脂膜は、上述するように優れた密着性および耐熱性を有する。したがって、カルド型ポリマー含有樹脂膜を、フォトソルダーレジスト層３２８に加えて、基材３０２にも用いることにより、本実施形態における素子搭載基板４００の信頼性をより向上させつつ、一層小型化することができる。また、上記素子搭載基板４００上に半導体素子を搭載することにより、信頼性がより向上され、一層小型化された半導体装置を提供することができる。

フォトソルダーレジスト層３２８に加えて、絶縁樹脂膜３１２に、カルド型ポリマー含有樹脂膜を用いることにより、以下の効果を得ることができる。

絶縁樹脂膜３１２に用いるカルド型ポリマー含有樹脂膜は、所定の添加剤を用いて、ボイドや凹凸などの発生が抑制された状態で薄膜に成形可能である。このため、絶縁樹脂膜３１２に、２５μｍ程度の厚さのフィルムを用いることができ、絶縁樹脂膜に通常用いられている樹脂材料の厚さである４０μｍ程度と比較すると、約２／３の厚さとなる。したがって、カルド型ポリマー含有樹脂膜を、フォトソルダーレジスト層３２８に加えて、絶縁樹脂膜３１２にも用いることにより、素子搭載基板４００を一層小型化することができる。また、カルド型ポリマー含有樹脂膜は、上述するように優れた密着性、耐熱性および誘電特性などを有するので、絶縁樹脂膜３１２の層間密着性が向上され、寄生容量が低減される。このため、素子搭載基板４００の信頼性を向上させることができる。さらに、フィルムを圧着する際に、ボイドや凹凸の発生が抑制されるので、フィルムが圧着された素子搭載基板４００の絶縁樹脂膜３１２にもボイドや凹凸は少ない。したがって、カルド型ポリマー含有樹脂膜を、フォトソルダーレジスト層３２８に加えて、絶縁樹脂膜３１２にも用いることにより、本実施形態における素子搭載基板４００の信頼性をより向上させつつ、一層小型化することができる。また、上記素子搭載基板４００上に半導体素子を搭載することにより、信頼性と製造安定性が顕著に向上され、一層小型化された半導体装置を提供することができる。

また、フォトソルダーレジスト層３２８に加えて、基材３０２および絶縁樹脂膜３１２に、カルド型ポリマー含有樹脂膜を用いてもよい。

ここで、カルド型ポリマー含有樹脂膜は上述するように、耐熱性、機械的強度、密着性、耐湿性、誘電特性、解像度特性などの諸特性に優れ、かつ、薄膜に成形可能であるため、基材３０２、絶縁樹脂膜３１２およびフォトソルダーレジスト層３２８は、剛性、耐熱性、層間密着性、寄生容量、素子搭載時の寸法精度、平坦性などの諸特性に優れている。このため、フォトソルダーレジスト層３２８に加えて、基板３０２、絶縁樹脂膜３１２のすべてに、カルド型ポリマー含有樹脂膜を用いることにより、素子搭載基板４００の信頼性と製造安定性をより顕著に向上させることができ、より一層の小型化を図ることができる。また、上記素子搭載基板４００上に半導体素子を搭載することにより、信頼性と製造安定性がより顕著に向上され、より一層小型化された半導体装置を提供することができる。

また、上記実施形態においては、４層ＩＳＢ構造を備える素子搭載基板４００を構成するフォトソルダーレジスト層３２８に、カルド型ポリマー含有樹脂膜を用いる構成としたが、たとえば、配線層を４層以上、たとえば６層の配線層を有するＩＳＢ構造を備える素子搭載基板のフォトソルダーレジスト層にカルド型ポリマー含有樹脂膜を用いてもよいし、他の半導体パッケージのフォトソルダーレジスト層にカルド型ポリマー含有樹脂膜を用いてもよい。

ＩＳＢ（登録商標）の構造を説明するための図である。 ＢＧＡおよびＩＳＢ（登録商標）の製造プロセスを説明するための図である。 本発明の実施の形態における素子搭載基板の製造手順を示す工程断面図である。 本発明の実施の形態における素子搭載基板の製造手順を示す工程断面図である。 本発明の実施の形態における素子搭載基板の製造手順を示す工程断面図である。 本発明の実施の形態における素子搭載基板の製造手順を示す工程断面図である。 本発明の実施の形態における素子搭載基板の製造手順を示す工程断面図である。 本発明の実施の形態における素子搭載基板の製造手順を示す工程断面図である。 本発明の実施の形態における素子搭載基板の製造手順を示す工程断面図である。 本発明の実施の形態における素子搭載基板の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の構造を説明するための断面図である 従来の一般的なＢＧＡの概略構成を示す図である。

符号の説明

３０２ 基材、３０４ 銅箔、３０６ フォトエッチングレジスト層、３０７ ビアホール、３０８ 銅膜、３０９ 配線、３１０ フォトエッチングレジスト層、３１１ ビア、３１２ 絶縁樹脂膜、３１４ 銅箔、３１５ 孔、３１６ フォトエッチングレジスト層、３１７ フォトエッチングレジスト層、３１９ 配線、３２０ 銅膜、３２２ ビアホール、３２３ ビア、３２４ 配線、３２６ ビアホール、３２７ 貫通孔、３２８ フォトソルダーレジスト層、４００ 素子搭載基板、４０２ 電極パッド、４０４ 電極パッド、５００ 半導体素子、５０２ 電極パッド、５０４ 金線、６００ 半導体素子、６０２ 電極パッド、７００ プリント基板、７０２ 電極パッド。

Claims (5)

1. 素子を搭載するための素子搭載基板であって、
   基材と、該基材上に設けられた絶縁膜と、該絶縁膜上に設けられたソルダーレジスト層とを含み、
   前記ソルダーレジスト層は、カルド型ポリマーを含むことを特徴とする素子搭載基板。
2. 請求項１に記載の素子搭載基板において、
   前記ソルダーレジスト層に前記素子を接続する配線が設けられていることを特徴とする素子搭載基板。
3. 請求項１または２に記載の素子搭載基板において、
   前記ソルダーレジスト層のガラス転移温度が１８０℃以上２２０℃以下であり、
   前記ソルダーレジスト層の周波数１ＭＨｚの交流電界を印加した場合の誘電正接が０．００１以上０．０４以下であることを特徴とする素子搭載基板。
4. 請求項３に記載の素子搭載基板において、
   前記ソルダーレジスト層のガラス転移温度以下の領域における線膨張係数が５０ｐｐｍ／℃以上８０ｐｐｍ／℃以下であることを特徴とする素子搭載基板。
5. 請求項１乃至４いずれかに記載の素子搭載基板と、
   該素子搭載基板に搭載されている半導体素子と、
   を備えることを特徴とする半導体装置。

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