JP2006012995A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 ＳＯＩ基板を用いてより高性能なＭＩＳＦＥＴを実現する。
【解決手段】 ＳＯＩ基板を用いた半導体装置であって、第１の絶縁膜１１上に形成された第１の半導体層１２と、第１の半導体層１２の主面上の一部に第２の絶縁膜１３を介して形成された、第１の半導体層１２とは面方位が異なる第２の半導体層１４と、第１の半導体層１２の主面に形成された第１導電型のＭＩＳＦＥＴと、第２の半導体層１４の主面に形成された第２導電型のＭＩＳＦＥＴとを備えた。
【選択図】 図１

Description

本発明は、ＳＯＩ（Silicon on Insulator）基板などを用いた半導体装置及びその製造方法に関する。

近年、半導体素子の高速化，低消費電力化のために、絶縁膜上にシリコン（Ｓｉ）の単結晶領域が形成された基板（Silicon on insulator：以下ＳＯＩ基板と記す）が用いられている。このＳＯＩ基板は、埋め込み酸化膜層（Buried Oxide layer：以下ＢＯＸ層と記す）を有するため、放射線に対する耐性もバルク基板よりも良い。このため、バルク素子では実現が難しい高性能，低消費電力，高付加価値な素子を作製することが可能である。

また、ＳＯＩ基板の発展型として、バルク基板上の一部に部分的にＳＯＩ基板を作製し、バルク基板及びＳＯＩ基板に別の素子を形成する方法、或いはＳＯＩ基板を複数に積層し、各々のＳＯＩ基板にそれぞれＭＯＳＦＥＴを形成する方法、等が提案されている（例えば、特許文献１参照）。

しかしながら、この種の構造を採用しても、ＳＯＩ基板の特徴を十分に生かしきれているとは言えず、十分な素子特性が得られていないのが現状であった。
特開２００１−２５７３５１号公報

このように従来、ＳＯＩ基板を用いてより高性能の素子を形成しようとする試みが種々なされているが、未だ十分な素子特性は得られていない。

本発明は、上記事情を考慮してなされたもので、その目的とするところは、ＳＯＩ基板等を用いてより高性能なＭＩＳＦＥＴを実現することのできる半導体装置及びその製造方法を提供することにある。

上記課題を解決するために本発明は、次のような構成を採用している。

即ち、本発明の一態様は、ＳＯＩ基板を利用した半導体装置であって、第１の絶縁膜上に形成された第１の半導体層と、第１の半導体層の主面上の一部に第２の絶縁膜を介して形成された、第１の半導体層とは面方位が異なる第２の半導体層と、第１の半導体層の主面に形成された第１導電型のＭＩＳＦＥＴと、第２の半導体層の主面に形成された第２導電型のＭＩＳＦＥＴと、を具備してなることを特徴とする。

また、本発明の別の一態様は、ＳＯＩ基板を利用した半導体装置であって、第１の絶縁膜上に形成された第１の半導体層と、第１の半導体層の主面上の一部に第２の絶縁膜を介して形成された、第１の半導体層とは構成材料が異なる第２の半導体層と、第１の半導体層の主面に形成された第１導電型のＭＩＳＦＥＴと、第２の半導体層の主面に形成された第２導電型のＭＩＳＦＥＴと、を具備してなることを特徴とする。

また、本発明の別の一態様は、半導体装置の製造方法であって、第１の絶縁膜上に形成された第１の半導体層の主面に、第２の絶縁膜を介して第１の半導体層とは面方位が異なる第２の半導体層を貼り合わせる工程と、第２の半導体層及び第２の絶縁膜の一部を選択的に除去する工程と、第２の半導体層及び第２の絶縁膜の除去により露出した第１の半導体層の主面に第１導電型のＭＩＳＦＥＴを形成する工程と、第２の半導体層の主面に第２導電型のＭＩＳＦＥＴを形成する工程と、を含むことを特徴とする。

また、本発明の別の一態様は、半導体装置の製造方法であって、第１の絶縁膜上に形成された第１の半導体層の主面に、第２の絶縁膜を介して第１の半導体層とは材料が異なる第２の半導体層を貼り合わせる工程と、第２の半導体層及び第２の絶縁膜の一部を選択的に除去する工程と、第２の半導体層及び第２の絶縁膜の除去により露出した第１の半導体層の主面に第１導電型のＭＩＳＦＥＴを形成する工程と、第２の半導体層の主面に第２導電型のＭＩＳＦＥＴを形成する工程と、を含むことを特徴とする。

本発明によれば、第１及び第２の半導体層が共に絶縁膜上に形成され、第１及び第２の半導体層の面方位が異なるため、各々の半導体層をそれに形成すべき素子に適した面方位にすることができ、これにより素子特性の更なる向上をはかることができる。さらに、第１及び第２の半導体層の構成材料が異なるため、各々の半導体層をそれに形成すべき素子に適した半導体材料にすることができ、これにより素子特性の更なる向上をはかることができる。

また、第１及び第２の半導体層がＢＯＸ絶縁膜としての第２の絶縁膜により分離されるため、面内方向に対しては素子分離領域を実質的に必要とせず、素子の集積化に有効である。仮に、第２の半導体層の側面の側壁絶縁膜により素子分離用絶縁膜を形成したとしても、この素子分離用絶縁膜の面内方向の幅は極めて狭く、素子分領域形成のための面積は極めて小さくて済むことになる。

以下、本発明の詳細を図示の実施形態によって説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の概略構成を示す断面図である。

面方位が（１００）のＳｉ基板１０上にＳｉ酸化膜１１（第１の絶縁膜）が形成され、その上にＳｉ層（第１の半導体層）１２が形成されている。Ｓｉ層１２上の一部にＳｉ酸化膜（第２の絶縁膜）１３が形成され、その上に面方位が（１１０）のＳｉ層（第２の半導体層）１４が形成されている。即ち、Ｓｉ基板１０，Ｓｉ酸化膜１１，及びＳｉ層１２からなるＳＯＩ基板と、Ｓｉ酸化膜１３及びＳｉ層１４からなるＳＯＩ基板とが、貼り合わせ法により接着されて積層されたものとなっている。

Ｓｉ層１４及びＳｉ酸化膜１３の一部が除去され、露出したＳｉ層１２上に、ゲート酸化膜（ゲート絶縁膜）２１を介してポリＳｉからなるゲート電極２２が形成され、ゲート電極２２の側壁に側壁絶縁膜２３が形成されている。更に、Ｓｉ層１２に、図示しないソース・ドレインが形成されてｎチャネルＭＯＳＦＥＴが構成されている。

また、Ｓｉ層１４上に、ゲート酸化膜（ゲート絶縁膜）３１を介してポリＳｉからなるゲート電極３２が形成され、ゲート電極３２の側壁に側壁絶縁膜３３が形成されている。さらに、Ｓｉ層１４に、図示しないソース・ドレインが形成されてｐチャネルＭＯＳＦＥＴが構成されている。このＭＯＳＦＥＴの電流が流れる方向、即ちチャネル方向は［１１０］となっている。

ここで、ゲート酸化膜２１，３１、ゲート電極２２，３２，ゲート側壁絶縁膜２３，３３は、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴで別々に形成してもよいし、ｎチャネル及びｐチャネルで同時に形成してもよい。本実施形態では、ｎチャネル及びｐチャネルで同時に形成するものとする。

Ｓｉ層１４の側面には、ゲート酸化膜２１，３１及びゲート側壁絶縁膜２３，３３の形成と同時に形成された側壁絶縁膜４１，４３がそれぞれ残っている。これらの側壁絶縁膜４１，４３は、Ｓｉ層１２上に形成するＭＯＳＦＥＴとＳｉ層１４上に形成するＭＯＳＦＥＴとの素子分離用絶縁膜として機能するものであるが、Ｓｉ層１２，１４の段差によって十分な素子分離が可能であれば無くても良い。

ここで、Ｓｉ基板としては、熱酸化膜／Ｓｉ基板界面の界面準位が（１００）基板を用いた場合に最も少ないため、これまで（１００）基板が用いられてきた。しかしながら近年、（１１０）基板上に作製された素子の移動度が大きいことが報告されており、注目されている。Ｓｉ基板の場合、ホールの移動度は（１１０）面の［１１０］方向が最も大きく（１００）面を用いた場合よりも２倍大きいことが報告されている。従って、ｐチャネルＭＯＳトランジスタにおいては、（１１０）面のＳｉ基板上にチャネル方向を［１１０］方向に沿って形成することが望ましい。

本実施形態の構成では、面方位（１００）のＳｉ層１２上にｎチャネルＭＯＳＦＥＴを作製し、面方位（１１０）のＳｉ層１４上にチャネル方向が［１１０］となるようにｐチャネルＭＯＳＦＥＴを作製しているため、各々のＭＯＳＦＥＴにおいて電子，ホールの移動度が最も高い結晶面方位にチャネルが作製されることになる。従って、より高速動作可能な素子を実現できる。ＣＭＯＳインバータの伝達遅延時間も単一面方位上に作製された素子と比較して当然短い。

また、本実施形態では、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとを電気的に分離する領域として、ＳＯＩのＢＯＸ層を用いている。このため、チップ内に占める素子分離領域の面積は究極的には０である。仮に、サイドウォール的な絶縁領域（側壁絶縁膜４１，４３）によって隣接素子が電気的に分離されている場合においても、その素子分離の幅Ｗは最小加工線幅Ｆとは無関係である。従って、Ｗ＜Ｆとすることができ、極めて高集積な素子を実現できる。

本実施形態のそれぞれのＳｉ層の面方位は適宜変更可能である。ここで、Ｓｉ基板１０を基板Ｃ、Ｓｉ層１２を基板Ｂ、Ｓｉ層１４を基板Ａとして説明する。例えば、基板Ａの面方位を（１００）、基板Ｂの面方位を（１１０）とし、基板ＡにはｎチャネルＭＯＳＦＥＴを作製し、基板ＢにはｐチャネルＭＯＳＦＥＴを電流が流れる向きを［１１０］として作製しても良い。また、ＭＯＳＦＥＴのチャネルの伝導型と面方位の関係は上記に限るものではなく、同一面方位の基板上に伝導型の異なるＭＯＳＦＥＴを形成してもよい。例えば、（１００）面を持つ基板上にｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴを作製してもよく、（１１０）面を持つ基板上も同様である。

図２は、本実施形態におけるＭＯＳＦＥＴのレイアウトを説明するためのもので、（ａ）は断面図、（ｂ）及び（ｃ）は平面図である。図２（ａ）は図１と同様の断面であり、ゲート電極及びソース・ドレイン領域に配線４５，４６が接続されている。２５はｐウェル、２７はｎウェル、３５はｎウェル、３７はｐウェルを示している。

図２（ｂ）と（ｃ）の違いは、基板Ａと基板Ｂの凹凸の違いである。図２（ｂ）は図３（ａ）に示すように、基板Ａを島状領域が残るように除去したものである。図２（ｃ）は図３（ｂ）に示すように、基板Ａに島状の開口を形成し、基板Ｂを島状に露出させたものである。

その他の例としては、ＢＯＸ層の一部が露出している図３（ｃ）に示した場合や、これらを適宜組み合わせた図３（ｄ）等が挙げられる。本実施形態においては、基板Ｂの表面はＢＯＸ層を開口後にＳｉ基板Ｂを種部としたエピタキシャル成長をしておらず、初期Ｓｉ基板面をチャネル面として用いているため、基板結晶性が良好である。

図４は、本実施形態に用いる素子形成用基板の製造工程を示す断面図である。

まず、図４（ａ）に示すように、面方位（１００）の基板Ｃと面方位（１００）の基板Ｂを用意し、各々の基板表面にＳｉ酸化膜１１ａ，１１ｂを形成しておく。続いて、図４（ｂ）に示すように、これらの基板Ｃ，ＢをＳｉ酸化膜１１を介して貼り合わせる。この貼り合わせには、鏡面研磨した平坦面上に形成された絶縁膜同士を直接接触させて貼り合わせる直接接着法を用いる。その後、図４（ｃ）に示すように、基板Ｂを所望の厚さまで化学物理研磨（Chemical mechanical polishing：以下ＣＭＰと略称）により研磨、又はカットする。

カットする方法としては、水素，ヘリウム，アルゴンなどのイオン注入後にカットするスマートカット（Smart Cut）法、ポーラスＳｉのエピタキシャル成長後のウォータージェット分離（Eltran）を用いる方法、（Silicon Genesis）社の（Nono Cleave）法などを用いることができる。

ここで、上記のＳＯＩ基板の形成に際しては、必ずしも貼り合わせ法を用いる必要はなく、Ｓｉ基板上にＳｉ酸化膜を形成し、その上に非晶質のＳｉ層を形成した後、非晶質Ｓｉ層をアニールして単結晶化するようにしてもよい。

また、Ｓｉ結晶表面より深い部分に酸素分子を打ち込み、それを高熱で酸化させることにより、酸化物絶縁層とその上のＳｉ結晶薄膜を作るという酸素イオン注入法（ＳＩＭＯＸ：Separation by Implantation of Oxygen）を用いることも可能である。

次いで、図４（ｄ）に示すように、表面にＳｉ酸化膜１３を形成した面方位（１１０）の基板Ａを用意し、図４（ｅ）に示すように、基板Ａと基板ＢをＳｉ酸化膜１３を介して貼り合わせる。その後、基板Ａを所望の厚さまで研磨、又はカットする。本実施形態では、基板Ａと基板Ｂとの面方位が異なることが特徴であり、このためには貼り合わせ法が必須である。

ここで、基板Ａと基板ＢのＳＯＩ層の厚さは等しくしてあるが、異なっていても良い。また、基板Ｂと基板ＡのＢＯＸ層の厚さは等しくしてあるが、異なっていても良い。例えば、基板ＡのＳＯＩ層の厚さを基板ＢのＳＯＩ層の厚さよりも薄くしても良く、基板ＡのＢＯＸ層の厚さを基板ＢのＢＯＸ層の厚さよりも薄くしても良い。また、基板Ａの面方位を（１１０）、基板Ｂの面方位を（１００）としたが、これらを逆にしても良い。

上記のような素子形成用基板を用い、基板Ａを一部除去した後に、露出した基板ＢにｎＭＯＳＦＥＴを作製し、基板ＡにｐＭＯＳＦＥＴを作製することにより、前記図１に示す半導体装置が得られる。

なお、文献（M. Yang他,“High Performance CMOS Fabricated on Hybrid Substrate With Different Crystal Orientations”，International Electron Devices Meeting 2003）には、（１００）面と（１１０）面を持つ基板の作製方法が提案されている。しかし、この文献では、必然的にどちらか一方の面方位の素子はＳＯＩ素子だが、他方は通常のバルク基板に形成されたバルク素子となってしまう。また、バルク素子のチャネル面とＳＯＩ素子のチャネル面を同一面としており、バルク素子がエピタキシャル成長した面をチャネル面としているため、結晶欠陥に起因した移動度の低下が危惧されることやエピタキシャルプロセスのコストが素子の単価に上乗せされることになる。

これに対し本実施形態では、基板Ａ，Ｂを何れもＳＯＩ基板とし、しかも基板Ａの面方位を（１１０）、基板Ｂの面方位を（１００）としているので、上記のような問題が生じることはない。即ち、ｐチャネル，ｎチャネルの各々のＭＯＳＦＥＴにおいて、ＳＯＩの特長を生かした素子形成を行うことができ、しかも電子，ホールの移動度が最も高い結晶面方位にチャネルが作製されることになる。従って、より高速動作可能な素子を実現することができる。

（第２の実施形態）
図５は、本発明の第２の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

この実施形態が先に説明した第１の実施形態と異なる点は、第２の半導体層としてのＳｉ層１４の代わりに、面方位が（１１１）のゲルマニウム（Ｇｅ）層５４を用いたことにある。即ち、第１の実施形態で説明した基板貼り合わせ技術等により、Ｓｉ酸化膜１３上に面方位が（１１１）のＧｅ層５４が形成されている。

Ｇｅは古くからＳｉよりも移動度が大きいことが知られており、近年、高誘電体膜とＧｅ基板を用いた場合にＳｉ基板よりも移動度が大きくなることも報告されており、注目されている。また、Ｇｅは（１１１）面の移動度が最も大きいことが予想されている。但し、Ｇｅは、Ｓｉよりもバンドギャップが狭くｐｎ接合リークが大きいため、消費電力の増大の抑制が解決課題の一つである。

本実施形態は、基板Ａの物質がＧｅ、つまりＧＯＩ（Germanium on Insulator）層であり基板Ｂの物質がＳｉである以外は第１の実施形態と同様である。Ｇｅ基板Ａの面方位は（１１１）、Ｓｉ基板Ｂの面方位は（１００）であり、Ｇｅ基板ＡにはｐチャネルＭＯＳＦＥＴが作製されている。Ｓｉ基板ＢにはｎチャネルＭＯＳＦＥＴが作製されている。ＳｉとＧｅの移動度を比較すると、電子，ホール共にＧｅの方が大きいが、特にホールはＳｉよりも４倍程度大きい。このため、ホールの流れる素子をＧｅ基板Ａ上に作製し、電子の流れる素子をＳｉ基板Ｂ上に作製することで、リークの増大を極力抑制しながら高速素子を実現することができる。さらに、Ｇｅ基板Ａのキャリアの移動度が大きいことから実効的に素子面積を小さくすることができ、従って高集積化にも適している。

また、用途毎に基板Ａ，基板Ｂのキャリアの伝導型を変えても良く、例えばＧｅ基板ＡにｎチャネルＭＯＳＦＥＴを作製し、Ｓｉ基板ＢにｐチャネルＭＯＳＦＥＴを作製しても良い。さらに、同一基板上にキャリアの伝導型が混合した素子を作製しても良い。例えば、Ｇｅ基板Ａ上にｎチャネルＭＯＳＦＥＴ，ｐチャネルＭＯＳＦＥＴからなるＣＭＯＳＦＥＴを作製し、その周辺のＳｉ基板Ｂ上に同様にＣＭＯＳＦＥＴからなるカットオフ回路を配置しても良い。なお、ここで云うカットオフ回路とは、素子が非動作時（待機時）に同素子の待機電力消費を抑制することを目的として同素子に電流供給を行わないようにする周辺回路である。

本実施形態のそれぞれの物質は適宜変更可能であり、例えば基板ＡをＳｉ、基板ＢをＧｅとしても良い。基板の物質はＳｉ，Ｇｅに限らずＧａＡｓ等の化合物半導体等でも良い。例えば、ＢＯＸ上に化合物半導体基板を残渣させ、ＢＯＸを開口したＳｉ又はＧｅ基板上に集積回路を作製し、化合物半導体基板上に光学素子を形成しても良い。

（第３の実施形態）
図６は、本発明の第３の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

この実施形態が先に説明した第１の実施形態と異なる点は、第２の半導体層として歪みＳｉ層を用いたことにある。即ち、第１の実施形態で説明した基板貼り合わせ技術等により、Ｓｉ酸化膜１３上に、格子緩和ＳｉＧｅ層５５と歪みＳｉ層５６が形成されている。

具体的な製造方法としては、格子緩和ＳｉＧｅ層５５からなる基板Ａ−１と基板Ｂとを貼り合わせ法により接着した後に、基板Ａ−１上に歪みＳｉ層５６からなる基板Ａ−２をエピタキシャル成長形成する。

本実施形態の場合、基板Ａは歪みＳｉから成る基板Ａ−１、格子緩和ＳｉＧｅから成る基板Ａ−２に分けられるが、基板Ａ−２は無くても構わない。貼り合わせ法を用いて基板Ａを形成する場合、転位を含むＳｉＧｅ層の上に転位を含まないＳｉＧｅ層を形成し、その上にＳｉを形成してＳｉ上に歪みを導入する。このとき、歪みＳｉ層を張り合わせる前に分離する箇所がＳｉＧｅ層となるように調節すれば図５のように基板Ａ−２を含むようになり、歪みＳｉ層で分離すれば基板Ａ−２を無くした場合を実現可能である。

格子緩和ＳｉＧｅ層上の歪みＳｉ層は、基板面内方向に伸張歪みを有している。この伸張歪みの影響でバンド構造が変化し、電子，正孔の移動度が何れも無歪みのＳｉに比べて増大する。そして、歪みが増大するほど電子，正孔の移動度は高くなる。従って本実施形態のように、基板Ａを歪みＳｉとし、この歪みＳｉにｐチャネルＭＯＳＦＥＴを作製すれば、同じサイズのｐチャネルＭＯＳＦＥＴよりも高速動作が期待できる。

また、用途毎に基板Ａ，基板Ｂのキャリアの伝導型を変えても良く、例えば基板ＡにｎチャネルＭＯＳＦＥＴを作製し、基板ＢにｐチャネルＭＯＳＦＥＴを作製しても良い。さらに、同一基板上にキャリアの伝導型が混合した素子を作製しても良い。例えば、キャリアの移動度のより高い基板Ａ上にｎチャネルＭＯＳＦＥＴ，ｐチャネルＭＯＳＦＥＴからなるＣＭＯＳＦＥＴを作製し、その周辺の基板Ｂ上に同様にＣＭＯＳＦＥＴからなるカットオフ回路を配置しても良い。

（第４の実施形態）
図７は、本発明の第４の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

この実施形態が先に説明した第１の実施形態と異なる点は、ＳＯＩの３層構造を利用したことにある。

即ち、Ｓｉ層１２（基板Ｂ）上にＳｉ酸化膜１５を介してＳｉ層１６（基板Ｄ）が貼り合わせにより形成され、このＳｉ層１６上にＳｉ酸化膜１３を介して貼り合わせによりＳｉ層１４（基板Ａ）が形成されている。基板Ｂの面方位は（１００）であり、この基板ＢにはｎチャネルＭＯＳＦＥＴが形成されている。基板Ａの面方位は（１１０）であり、この基板Ａにはチャネル方向が［１１０］となるようにｐチャネルＭＯＳＦＥＴが形成されている。

このような構成であれば、第１の実施形態と同様の効果が得られるのは勿論のこと、基板Ｄに放熱の役割を持たせることにより、放熱性を高めることができる。特に、基板Ｄとしてダイヤモンドを用いることにより、基板Ａ，Ｂに対する放熱性を格段に高めることができる。ダイヤモンド基板は熱伝導率が良好であるが、ダイヤモンドが高価であるため普及していないが、本実施形態の場合は高価なダイヤモンドを薄膜の部分のみ使用することで熱伝導効率の良いＳＯＩウエハを低コストで作製可能である。

通常のＣＭＯＳＦＥＴでは、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが隣接しており、ゲートバイアス条件に依らず必ずどちらかの素子が動作している状態でありどちらかの素子で熱が発生している。また、ＳＯＩ素子はＢＯＸ層上にあるため熱がこもり易く、この熱が高速動作，安定動作を阻害している。本実施形態の基板Ｄは、基板Ａ及び基板Ｂ上に作製された素子で発生する熱を効率良く伝導させ、ＳＯＩ素子の熱の弱点を克服し素子の安定動作，高速動作を実現している。

なお、基板Ｄとしては必ずしもＳｉやダイヤモンドに限るものではなく、熱伝導度が良いものであれば、他の半導体物質や絶縁物質を用いることができる。さらに、基板Ｄとして金属を用いることも可能である。

また、基板ＡとしてＳｉ層１４の代わりに、第２の実施形態のようなＧｅ層５４を形成しても良い。この場合、第２の実施形態と同様の効果に加え、放熱性が良好という効果が得られる。さらに、図８に示すように、基板Ａとして、Ｓｉ層１４の代わりに、第３の実施形態のような歪みＳｉ層５６を形成しても良い。この場合、第３の実施形態と同様の効果に加え、放熱性が良好という効果が得られる。

また、図７にはＳＯＩ層が３層積層されている場合を示しているが、４層以上でも良い。ＳＯＩ層が３層以上積層されている以外は第１の実施形態と同様であり、基板ＤのＳＯＩ厚さ，ＢＯＸ厚さ，面方位，元素，歪み量，結晶性などは、基板Ａ，基板Ｂ，基板Ｃと独立に任意に設定可能である。４層以上の場合も同様に、ＳＯＩ厚さ，ＢＯＸ厚さ，面方位，元素，歪み量，結晶性などは、基板Ａ，基板Ｂ，基板Ｃと独立に任意に設定可能である。

（第５の実施形態）
図９は、本発明の第５の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

この実施形態が先に説明した第１の実施形態と異なる点は、ＳＯＩの３層構造を利用したことにある。

即ち、バルクＳｉ基板１０（基板Ｃ）上にＳｉ酸化膜１７を介してＳｉ層１８（基板Ｄ）が形成され、その上にＳｉ酸化膜１１を介してＳｉ層１２（基板Ｂ）が形成されている。それ以外は、第１の実施形態と同じである。

このような構成であれば、第１の実施形態と同様の効果が得られるのは勿論のこと、基板Ｄに放熱の役割を持たせることにより、放熱性を高めることができる。特に、基板Ｄとしてダイヤモンドを用いることにより、基板Ｂに対する放熱性を格段に高めることができる。ダイヤモンド基板は熱伝導率が良好であるが、ダイヤモンドが高価であるため普及していないが、本実施形態の場合は高価なダイヤモンドを薄膜の部分のみ使用することで熱伝導効率の良いＳＯＩウエハを低コストで作製可能である。

第４の実施形態で説明したように、通常のＣＭＯＳＦＥＴでは、ゲートバイアス条件に依らずどちらかの素子で熱が発生しており、ＳＯＩ素子はＢＯＸ層上にあるため熱がこもり易く、この熱が高速動作，安定動作を阻害している。特に、基板Ｂは基板Ａ下のＢＯＸ層と基板Ｂ下のＢＯＸ層で挟まれた領域が多いため特に熱がこもりやすい。本実施形態氏の基板Ｄは、特に基板Ｂ上に作製された素子で発生する熱を効率良く伝導させ、ＳＯＩ素子の熱の弱点を克服し素子の安定動作，高速動作を実現している。

なお、基板Ｄとしては、第４の実施形態と同様に、Ｓｉ以外の半導体物質，絶縁物質，或いは金属を用いることが可能である。また、基板ＡとしてＳｉ層１４の代わりに、第２の実施形態のようなＧｅ層５４を形成しても良い。さらに、図１０に示すように、基板Ａとして、Ｓｉ層１４の代わりに、第３の実施形態のような歪みＳｉ層５６を形成しても良い。

（第６の実施形態）
図１１は、本発明の第６の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

Ｓｉ基板１０（基板Ｃ）上にＳｉ酸化膜１１を介してシリコン層１２（基板Ｂ）が形成され、このＳｉ層１２上にＳｉ酸化膜１３を介してＳｉ層１４（基板Ａ）が形成されている。そして、基板Ａにはｎチャネル及びｐチャネルのＭＯＳＦＥＴがそれぞれ形成されている。なお、基板Ａには、ｐチャネル及びｎチャネル各々の素子領域を分離するための素子分離用絶縁膜４５が形成されている。また、各基板Ａ，Ｂ，Ｃの面方位は共に（１００）である。

一般に、ｎチャネル，ｐチャネルのＭＯＳＦＥＴが異なる基板面に作製されている場合、ｎチャネル，ｐチャネルを別々に作製するか、露光のＤＯＦ（Depth of Focus）を調整して同時に作製する必要がある。これに対し本実施形態の場合は、ｎチャネル，ｐチャネルの面が同一であるため、ｎチャネルＭＯＳＦＥＴ，ｐチャネルＭＯＳＦＥＴ用のゲート電極を同時に作製できる。

また、基板Ｂは基板Ａで発生した熱を効率良く伝導させ、ＳＯＩ素子の熱の弱点を克服し素子の安定動作，高速動作を実現している。基板ＢはＳｉ以外の物質でも構わず、熱伝導度が良いダイヤモンド基板でも良く、他の半導体物質，絶縁物質，金属でも良い。特に材料としての単価が高いダイヤモンド基板等の場合、バルク基板として用いるよりも基板Ｂのように薄く用いた方が安価で済む。素子分離領域は、基板Ａの下のＢＯＸ層に達した場合を図１１に記したが、達していなくても良い。さらに、基板Ｂの一部及び基板Ｂの下のＢＯＸ層まで達していても良く、更にバルク基板Ｃの一部まで達していても良い。

（第７の実施形態）
図１２は、本発明の第７の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

Ｓｉ基板１０（基板Ｃ）上にＳｉ酸化膜１１を介してシリコン層１２（基板Ｂ）が形成され、このＳｉ層１２上の一部にＳｉ酸化膜１３を介してＳｉ層１４（基板Ａ）が形成されている。Ｓｉ層１２上の残りの領域にエピタキシャル成長によりＳｉ層６２（基板Ｂ２）が形成されている。基板Ａと基板Ｂ２との間には素子分離用絶縁膜４５が形成されている。そして、基板ＡにはｐチャネルＭＯＳＦＥＴが形成され、基板Ｂ２にはｎチャネルＭＯＳＦＥＴが形成されている。

基板Ｂ２と基板Ａの表面を合わせるためにＣＭＰ及び酸化を適宜行っても良い。素子分離の最下面の位置は図以外にも任意に設定可能である。

本実施形態では、同一面上に形成された異なるＳＯＩ基板に、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴを独立に作製することができる。そして、第１の実施形態と同様に、基板Ｂ２の面方位を（１００）、基板Ａの面方位を（１１０）とすることにより、第１の実施形態と同様の効果が得られる。

（第８の実施形態）
図１３は、本発明の第８の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

Ｓｉ基板１０（基板Ｃ）上の一部をマスクした状態で基板１０に酸素イオンを注入することにより、基板１０の所定の深さにＢＯＸ絶縁膜となるＳｉ酸化膜１１が形成され、これによりＳＯＩ層１２（基板Ｂ）が形成されている。そして、基板Ｂを形成していない部分には、Ｓｉ酸化膜１３を介してＳｉ層１４（基板Ａ）が貼り合わせ法により形成されている。

本実施形態において、基板Ｂの面方位は（１００）であり、この基板ＢにはｎチャネルＭＯＳＦＥＴが形成されている。基板Ａの面方位は（１１０）であり、この基板ＡにはｐチャネルＭＯＳＦＥＴが形成されている。従って、ｐチャネル及びｎチャネルのＭＯＳＦＥＴは、電子，ホールの移動度が最も高い結晶面方位にチャネルが作製されることになり、第１の実施形態と同様の効果が得られる。

また、基板Ｂ下の絶縁膜１１はウェハ全面を覆っているわけでは無いため、全面が絶縁膜である通常のＢＯＸ層上に形成された場合と比較して、基板Ｂ上に作成された素子で発生した熱は基板Ｃに効率良く伝達するため熱がこもりにくく、より安定動作可能となる。

（第９の実施形態）
図１４は、本発明の第９の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

Ｓｉ基板１０（基板Ｃ）上の一部に、Ｓｉ酸化膜１３を介して面方位（１１０）のＳｉ層１４（基板Ａ）が形成されている。この基板Ａは、第１の実施形態と同様に貼り合わせにより形成されている。基板Ｃ上の残りの領域には、Ｓｉ酸化膜１１を介してＳｉ層１２（基板Ｂ）が形成されている。この基板Ｂは、例えば基板Ｃ上にシリコン層１２をエピタキシャル成長した後に、基板Ｂとすべき領域以外をマスクし、基板Ｂとすべき領域に酸素イオンを注入し、ＢＯＸ層としてのＳｉ酸化膜１１を形成することにより実現される。基板Ｃの面方位が（１００）であれば基板Ｂの面方位も（１００）となる。

基板Ｂと基板Ａとの表面を合わせるためにＣＭＰ及び酸化を適宜行っても良い。素子分離の最下面の位置は図以外にも任意に設定可能である。基板ＢにはｎＭＯＳＦＥＴが形成され、基板ＡにはｐＭＯＳＦＥＴが形成される。これらのＭＯＳＦＥＴのゲート酸化膜やゲート電極は同時に形成することが可能である。

本実施形態においては、面方位（１００）の基板ＢにｎチャネルＭＯＳＦＥＴを作製し、面方位（１１０）の基板ＡにｐチャネルＭＯＳＦＥＴを作製することにより、第１の実施形態と同様の効果が得られる。

なお、本実施形態では、基板Ｂの厚さ及び基板Ｂ下のＢＯＸ層の厚さは、基板Ａの厚さ及び基板Ａ下のＢＯＸ層の厚さとそれぞれ無関係に形成可能である。但し、ＳＯＩ上に形成されたＭＯＳＦＥＴのしきい値はＳＯＩ厚さと関係があるため、基板Ａ及びＢの厚さを揃えることが望ましい場合もある。その場合、基板Ａの厚さを基板Ｂの設計厚さよりも厚くしておき、基板Ｂ下のＢＯＸ層を形成する場合にＳＯＩ層Ａの領域をマスクせずに同時に酸素イオンを注入することにより、ＳＯＩ層の厚さを基板層ＡとＢとで揃えることも可能である。

（第１０の実施形態）
図１５は、本発明の第１０の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

この実施形態は、第９の実施形態において、基板Ａ，Ｂと基板Ｃとの間に放熱のための基板Ｄ（Ｇｅ層２８）を配置したものである。

ＡはＳｉ、ＤはＧｅであり、基板Ａは基板Ｄ上に貼り合わせにより作製されている。基板Ｂは基板Ｄを種としてエピタキシャル成長した層である。また、基板Ｂと基板Ｄとの間のＳｉ酸化膜１１はＳＩＭＯＸ法により作製されたものであり、基板Ａと基板Ｂの厚さを等しくしている。

本実施形態においても、第４及び第５の実施形態と同様に、基板Ａ，Ｂに対する放熱性を格段に高めることができる。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、基板上に形成する半導体素子を、ゲート絶縁膜として酸化膜を用いたＭＯＳＦＥＴを例に説明したが、ゲート絶縁膜として酸化膜以外の絶縁膜を用いることも可能である。つまり、半導体素子は必ずしもＭＯＳ型に限るもではなく、ＭＩＳ型であっても良い。

また、第１及び第２の半導体層の製造方法は実施形態に記載したプロセスに何ら限定されるものではなく、適宜変更可能である。また、第２の半導体層の側面に形成する側壁絶縁膜は、必ずしも必要ではなく省略することも可能である。さらに、第２の半導体層の側面にゲート絶縁膜のみを残すようにしても良い。

また、半導体素子が形成される基板Ａ，Ｂは両方共にバルクではなく絶縁膜上の半導体層であるのが望ましいが、用途によっては、必ずしもＳＯＩ又はＧＯＩにする必要はなく、基板Ｃ及びその上のＢＯＸ絶縁膜を省略し、基板Ｂをバルク基板として用いることも可能である。

また、本発明は集積素子において特に有効である。例えば、面方位が異なるＳＯＩ素子を必要な箇所にのみ作製するには、当該箇所に一つ一つ素子を張り合わせていくことも原理的には可能であるが、このような手法はコスト面、合わせ精度等考慮するとＬＳＩ以上の規模においては不可能である。本発明においてはＬＳＩ以上の規模の集積素子デバイスにおいても同様に作成できる。

また、本発明はＳＯＩ膜厚１００ｎｍ以下、ＢＯＸ層厚２００ｎｍ以下の薄膜ＳＯＩ素子において特に有効である。さらに、本発明はＦｉｎ−ＦＥＴにおいても適宜適用可能である。

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。

第１の実施形態に係わる半導体装置の概略構成を示す断面図。 第１の実施形態におけるＭＯＳＦＥＴのレイアウトを説明するための断面図と平面図。 基板Ａと基板Ｂの凹凸の違いを示す斜視図。 第１の実施形態に用いる素子形成用基板の製造工程を示す断面図。 第２の実施形態に係わる半導体装置の概略構成を示す断面図。 第３の実施形態に係わる半導体装置の概略構成を示す断面図。 第４の実施形態に係わる半導体装置の概略構成を示す断面図。 第４の実施形態の変形例の概略構成を示す断面図。 第５の実施形態に係わる半導体装置の概略構成を示す断面図。 第５の実施形態の変形例の概略構成を示す断面図。 第６の実施形態に係わる半導体装置の概略構成を示す断面図。 第７の実施形態に係わる半導体装置の概略構成を示す断面図。 第８の実施形態に係わる半導体装置の概略構成を示す断面図。 第９の実施形態に係わる半導体装置の概略構成を示す断面図。 第１０の実施形態に係わる半導体装置の概略構成を示す断面図。

符号の説明

１０…Ｓｉ基板
１１…Ｓｉ酸化膜（第１の絶縁膜）
１２…Ｓｉ層（第１の半導体層）
１３…Ｓｉ酸化膜（第２の絶縁膜）
１４…Ｓｉ層（第２の半導体層）
１５…Ｓｉ酸化膜
１６…Ｓｉ又はダイヤモンド層
２１，３１…ゲート酸化膜（ゲート絶縁膜）
２２，３２…ゲート電極
２３，３３…ゲート側壁絶縁膜
２５，３５…ｐウェル
２７，３７…ｎウェル
４１，４３…側壁絶縁膜
４５，４６…配線
５４…Ｇｅ層（第２の半導体層）
５５…格子緩和ＳｉＧｅ層
５６…歪みＳｉ層（第２の半導体層）

Claims (12)

1. 第１の絶縁膜上に形成された第１の半導体層と、
   第１の半導体層の主面上の一部に第２の絶縁膜を介して形成された、第１の半導体層とは面方位が異なる第２の半導体層と、
   第１の半導体層の主面に形成された第１導電型のＭＩＳＦＥＴと、
   第２の半導体層の主面に形成された第２導電型のＭＩＳＦＥＴと、
   を具備してなることを特徴とする半導体装置。
2. 第１及び第２の半導体層はＳｉであり、第１及び第２の絶縁膜はＳｉ酸化膜であることを特徴とする請求項１記載の半導体装置。
3. 第１の半導体層の主面の面方位は（１００）であり、第２の半導体層の主面の面方位は（１１０）であり、第１の半導体層に形成されるＭＩＳＦＥＴはｎチャネルＭＯＳＦＥＴであり、第２の半導体層に形成されるＭＩＳＦＥＴはｐチャネルＭＯＳＦＥＴであることを特徴とする請求項２記載の半導体装置。
4. 第２の半導体層のチャネル領域に格子歪みを持たせたことを特徴とする請求項１〜３の何れかに記載の半導体装置。
5. 第１の絶縁膜上に形成された第１の半導体層と、
   第１の半導体層の主面上の一部に第２の絶縁膜を介して形成された、第１の半導体層とは構成材料が異なる第２の半導体層と、
   第１の半導体層の主面に形成された第１導電型のＭＩＳＦＥＴと、
   第２の半導体層の主面に形成された第２導電型のＭＩＳＦＥＴと、
   を具備してなることを特徴とする半導体装置。
6. 第１の半導体層はＳｉであり、第２の半導体層はＧｅ又はＳｉＧｅであることを特徴とする請求項５記載の半導体装置。
7. 第１の半導体層の主面の面方位は（１００）であり、第２の半導体層の主面の面方位は（１１１）であり、第１の半導体層に形成されるＭＩＳＦＥＴはｎチャネルＭＯＳＦＥＴであり、第２の半導体層に形成されるＭＩＳＦＥＴはｐチャネルＭＯＳＦＥＴであることを特徴とする請求項６記載の半導体装置。
8. 第１の半導体層と第２の半導体層は、主面の面方位が異なることを特徴とする請求項５〜７の何れかに記載の半導体装置。
9. 第２の半導体層の側面に側壁絶縁膜が形成され、この側壁絶縁膜が前記第１導電型のＭＩＳＦＥＴと前記第２導電型のＭＩＳＦＥＴとを電気的に分離するための素子分離用絶縁膜として用いられることを特徴とする請求項１〜８の何れかに記載の半導体装置。
10. 第２の半導体層の側面に形成された側壁絶縁膜は、前記ＭＩＳＦＥＴのゲート絶縁膜の形成時に形成された部分と、該ＭＩＳＦＥＴのゲート側壁絶縁膜の形成時に形成された部分とからなり、第１及び第２の半導体層の境界線に直交する方向に対して最小加工線幅よりも幅が狭いことを特徴とする請求項９記載の半導体装置。
11. 第１の絶縁膜上に形成された第１の半導体層の主面に、第２の絶縁膜を介して第１の半導体層とは面方位が異なる第２の半導体層を貼り合わせる工程と、
    第２の半導体層及び第２の絶縁膜の一部を選択的に除去する工程と、
    第２の半導体層及び第２の絶縁膜の除去により露出した第１の半導体層の主面に第１導電型のＭＩＳＦＥＴを形成する工程と、
    第２の半導体層の主面に第２導電型のＭＩＳＦＥＴを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
12. 第１の絶縁膜上に形成された第１の半導体層の主面に、第２の絶縁膜を介して第１の半導体層とは材料が異なる第２の半導体層を貼り合わせる工程と、
    第２の半導体層及び第２の絶縁膜の一部を選択的に除去する工程と、
    第２の半導体層及び第２の絶縁膜の除去により露出した第１の半導体層の主面に第１導電型のＭＩＳＦＥＴを形成する工程と、
    第２の半導体層の主面に第２導電型のＭＩＳＦＥＴを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。

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