JP2006049455A - トレンチ型絶縁ゲート半導体装置 - Google Patents

Abstract

【課題】トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ並みの低い状態のままで、スイッチング損失も低くし、トータルの発生損失を低減し、かつ高い素子耐圧が得られるトレンチ型絶縁ゲート半導体装置を提供すること。
【解決手段】複数の第一トレンチがそれぞれ前記ベース層を挟む第一間隔と、第一間隔より広い第二間隔とを有し、第一間隔のベース層は第一導電型のソース領域を備え、エミッタ電極が前記ベース層と前記ソース領域との両表面に共通に接触し、第二間隔の前記ベース層は、オフ時の順電圧印加時に、第二間隔下のドリフト層に拡がる空乏層の等電位線と第一間隔下のドリフト層に拡がる空乏層の等電位線との共通平坦化手段を備えているトレンチ型絶縁ゲート半導体装置とする。
【選択図】 図１

Description

この発明は、トレンチ型ＩＧＢＴなどのトレンチ型絶縁ゲート半導体装置に関するものである。

電力変換装置の低消費電力化が進む中で、その中心的な役割を果たすパワーデバイスへの低消費電力化に対する期待は大きい。とりわけ、伝導度変調効果により、パワーＭＯＳＦＥＴより低オン電圧が達成でき、ゲート駆動が可能である絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴという）の低消費電力化への貢献度は大きく、その使用が定着してきている。また、半導体基板の表面上にゲート電極を設ける、通常の、いわゆるプレーナ型ＩＧＢＴに比べ、基板表面からストライプ状のトレンチを掘り下げ、このトレンチ内にゲート電極を埋設するトレンチ型ＩＧＢＴは、前記基板表面にほぼ垂直であって、かつ電流の流れる方向に平行に並ぶチャネルが多数形成されることになるので、近年普及しつつある。
このトレンチ型ＩＧＢＴの構造について、図２を用いて説明する。図２は、シリコン基板表面におけるパターンがストライプ状のトレンチゲートを有するｎチャネル型ＩＧＢＴを、シリコン基板面に垂直な方向であって、トレンチゲートを横切る方向に切断した断面図である。この図において、ｐ型で高濃度のシリコン基板１とｎ型で低濃度のドリフト層２の積層からなるシリコンウエハーのドリフト層２表面にｐベース層３が形成され、このｐベース層３の表面層に選択的にｎ＋ソース領域４が形成されている。また、ｎ＋ソース領域４側の表面からｐベース層３を貫通してｎ型ドリフト層２に達する第一トレンチ５が形成される。ただし、製造方法としては、先にｐベース層３の表面から前記第一トレンチ５が形成され、第一トレンチ５内にゲート絶縁膜とゲート電極７となる導電性多結晶シリコンが充填された後に、ｎ＋ソース領域４が形成される。このゲート電極７の上部にはこれを覆うように層間絶縁膜８が形成されており、さらにその上部には金属膜からなるエミッタ電極９がｎ＋ソース領域４とｐベース層３に共通に接触するように設けられている。さらに、この上部にパシベーション膜としてチッ化膜やアモルファスシリコン膜が形成されることがあるが、図２では省略されている。また、ｐ型のシリコン基板（コレクタ層）１の、前記ドリフト層２とは反対側の表面（裏面）には金属膜からなるコレクタ電極１０が設けられている。

以下、このトレンチ型ＩＧＢＴをオン状態にする動作について説明する。
オフ状態のエミッタ電極９とコレクタ電極１０間において、エミッタ電極９をアースに接続し、これよりも高い電圧をコレクタ電極１０に印加した場合、ｎドリフト層２−ｐベース層３間の逆バイアス接合により、その逆耐電圧以下では阻止状態となるが、この状態でゲート電極７に閾値電圧より高い電圧を印加すると、ゲート駆動回路（図示せず）よりゲート抵抗を介してゲート電極７には電荷が蓄積され始める。同時に第一トレンチ５内壁のｎ＋ソース領域４とｎ型ドリフト層２との間にあって、ゲート酸化膜６を介してゲート電極７に接するｐベース層３の表面領域にはｎ型に反転したチャネル領域（図示せず）が形成される。このチャネル領域が形成されると、このチャネル領域を通る通路では前記逆バイアス接合が消えるので、電子がエミッタ電極９から、ｎ＋ソース領域４、ｐベース層３のｎチャネル領域を通り、ｎ型ドリフト層２に注入される。ｎ型ドリフト層２に電子が注入されると、ｐ型のシリコン基板（コレクタ層）１とｎ型ドリフト層２とのｐｎ接合は順バイアスされて、ｐ型のシリコン基板（コレクタ層）１からｎ型ドリフト層２へ少数キャリアである正孔が注入される。ドリフト層２に正孔が注入されると、ドリフト層においてキャリアについての中性条件を保つために多数キャリアである電子濃度が高くなるといういわゆる伝導度変調がおきてドリフト層の抵抗が低くなる。この時のＩＧＢＴのコレクタ電極１０−エミッタ電極９間に流れる電流による電圧降下は、ｐコレクタ層１とｎドリフト層２よりなるダイオードのオン電圧と同程度になることが理想的なＩＧＢＴのオン電圧である。

次にＩＧＢＴをオン状態からオフ状態にすることは、エミッタ電極９とゲート電極７間の電圧を閾値以下にすることによりなされる。すると、ゲート電極７に蓄積されていた電荷はゲート抵抗を介してゲート駆動回路へ放電され、ｎ型に反転していたチャネル領域がｐ型に戻り、チャネル領域が無くなるので、電子の供給が止まり、同時にコレクタ電極１０からの正孔の注入も無くなる。しかし、電流としては、ｎ型ドリフト層２内に蓄積されていた電子と正孔がそれぞれコレクタ電極１０とエミッタ電極９に吐き出されるか、互いに再結合することにより消滅するまで流れ、前記蓄積電子と正孔の消滅後に電流はオフ状態となる。
このトレンチ型ＩＧＢＴのオン電圧をさらに低減するためにさまざまな改善方法が提案されている。たとえばＩＥＧＴ（ＩＮＪＥＣＴＩＯＮ ＥＮＨＡＮＣＥＤ ＧＡＴＥ ＢＩＰＯＬＯＲ ＴＲＡＮＳＩＳＴＯＲ）ではダイオードのオン電圧に近い限界の特性が出せる。このＩＥＧＴはセルのｎ＋ソース領域およびｐベース層の基板表面の一部を絶縁層により被覆してこれらの領域とエミッタ電極がコンタクトしないようにされている。この動作は基本的にトレンチ型ＩＧＢＴと同じであるが、ｎ＋ソース領域とｐベース層とがエミッタ電極にコンタクトしていない部分のｐベース層下の正孔は、エミッタ電極に吐き出されにくいためにここに蓄積し、ｎ型ドリフト層のキャリア濃度分布はダイオードのそれに近くまでになるので、通常のトレンチ型ＩＧＢＴのオン電圧よりも低くなる（特許文献１）。さらに、パワーデバイスは、低オン電圧以外にも高速スイッチング特性も常に要求され、その改善も重要な課題である。ところが、トレンチ型ＩＧＢＴおよび前記ＩＥＧＴは、前述のように低オン電圧とするためにトレンチ構造を高密度に形成するので、ゲート電極とエミッタ電極間の容量も大きくなる。容量が増えると高速スイッチング特性は低下し、スイッチング損失が増加してしまう。すなわち、低オン電圧とスイッチング損失の低減または高速スイッチング特性とは一方を改善すると他方が悪くなるというトレードオフの関係にあるので、低オン電圧と高速スイッチング特性とを共に改善することは通常困難である。しかし、どうしても解決しなければならない重要な課題でもある。

オン電圧とスイッチング特性との間の前記トレードオフ特性を改善するものとして、エミッタ電極側の蓄積キャリアの濃度を増加させてオン電圧−スイッチング特性間のトレードオフ特性を改善するトレンチＩＧＢＴが知られている（特許文献２−００２０段落）。
前述のＩＧＢＴの動作で説明したようにオンおよびオフ動作に移行するときには、ゲート電極とエミッタ電極間の容量について充放電する必要があるが、容量が大きい場合には充放電時間が増加して発生損失が増加するだけでなく、より大きなゲート駆動回路も必要になる。前記パワーデバイスの発生損失はオン電圧で決まる定常損失と、オンおよびオフ動作時のスイッチング損失の和であるので、オン電圧の低減と共にスイッチング損失の低減、すなわち、ゲート電極とエミッタ電極間の容量を低減することも重要である。オン電圧の低減と共にゲート電極とエミッタ電極間の容量についても低減した半導体装置として、たとえば、前記図２に示すようなＩＥＧＴ構造の絶縁ゲート型半導体装置が提案されている（特許文献３）。さらに、制御回路を簡略化でき、オン電圧と定常損失の小さい電力用半導体装置にかかる発明も知られている（特許文献４）。
特開平５−２４３５６１号公報（図１０１） 特開２０００−２２８５１９号公報(図７) 特開２００１−３０８３２７号公報（図１） 特開平９−１３９５１０号公報（図１）

しかしながら、上記特許文献３に記載のＩＥＧＴの構造は、本質的に高い素子耐圧を得にくいという課題を抱える。その理由は、オフ時（印加電圧阻止時）におけるシリコン基板内の電界分布が不均一となり易いためであり、トレンチゲート下部への電界集中が起きて設計耐圧より低い電圧でブレイクダウンが起き易いからである。
本発明は、このような問題点に鑑みてなされたものであり、トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ並みの低い状態のままで、スイッチング損失も低くし、トータルの発生損失を低減し、かつ高い素子耐圧が得られるトレンチ型絶縁ゲート半導体装置を提供することを目的とする。

特許請求の範囲の請求項１記載の本発明によれば、第一導電型のドリフト層と、このドリフト層の一方の表面内に形成される第二導電型のベース層と、前記ベース層の表面から形成され前記ドリフト層に達する深さであって内部にゲート酸化膜を介して埋設されたゲート電極を有する複数の第一トレンチを備えるトレンチ型絶縁ゲート半導体装置において、前記複数の第一トレンチが前記ベース層を挟む第一間隔と、第一間隔より広い第二間隔（ｂ−ｃ間）を有し、第一間隔のベース層は、前記ベース層表面から第一トレンチ内壁面にかけて選択的に形成される第一導電型のソース領域を備え、エミッタ電極が前記ベース層と前記ソース領域との両表面に共通に接触し、第二間隔（ｂ−ｃ間）のベース層は、オフ時の順電圧印加時に、第二間隔（ｂ−ｃ間）下の前記ドリフト層に拡がる空乏層の等電位線と第一間隔下の前記ドリフト層に拡がる空乏層の等電位線との共通平坦化手段を備えているトレンチ型絶縁ゲート半導体装置とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項２記載の本発明によれば、等電位線の共通平坦化手段が、第二間隔（ｂ−ｃ間）の第二導電型ベース層表面に形成され内部に導電体が充填された第二トレンチであり、この第二トレンチ内部の総体積が第一トレンチ内部の総体積より大きく、かつ、第二トレンチ内部に形成された導電体が前記エミッタ、コレクタ、ゲート電極のいずれにも接続されていない請求項１記載のトレンチ型絶縁ゲート半導体装置とすることが好ましい。
特許請求の範囲の請求項３記載の本発明によれば、第二トレンチ内部に充填される導電体が第二トレンチ内壁面との間にゲート酸化膜を介在させている請求項１記載のトレンチ型絶縁ゲート半導体装置とすることがより好ましい。
特許請求の範囲の請求項４記載の本発明によれば、第二トレンチの深さが第一トレンチの深さと同じか、それより深いことを特徴とする請求項２または３記載のトレンチ型絶縁ゲート半導体装置とすることも好適である。

特許請求の範囲の請求項５記載の本発明によれば、第二間隔（ｂ−ｃ間）の第二導電型ベース層の表面に５００ｎｍ以下の絶縁膜を介して導電体を設置する請求項１記載のトレンチ型絶縁ゲート半導体装置とすることも望ましい。

本発明によれば、トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ並みの低い状態のままで、スイッチング損失も低くし、トータルの発生損失を低減し、かつ高い素子耐圧が得られるトレンチ型絶縁ゲート半導体装置を提供することができる。

図1は、本発明にかかるトレンチ型絶縁ゲート半導体装置について、ストライプ状の平面パターンを有するトレンチゲートを横切る方向で、シリコンウエハー面に垂直な方向に切断した縦断面図である。
第一導電型のコレクタ層１であるｐ型のシリコン基板の一方の面に形成された低不純物濃度の第二導電型の層であるｎ型ドリフト層２、ｎ型ドリフト層２の表面上に配設され、ｎ型ドリフト層２よりも高い不純物濃度の第一導電型の層であるｐベース層３、４はｐベース層３の表面に選択的に形成された第二導電型の層であるｎ＋ソース領域、５はｎ＋ソース領域４の表面からｐベース層３を貫通しｎ型ドリフト層２に達する形状の第一トレンチ、６は前記第一トレンチ５の内面に被覆された絶縁膜であるゲート酸化膜、７はゲート酸化膜５を介して前記トレンチ内に充填された制御電極としてのゲート電極、８は層間絶縁膜、９はｐベース層３およびｎ＋ソース領域４の表面に跨って被覆されたエミッタ電極、１０はシリコン基板のコレクタ層１の表面に被覆されたコレクタ電極である。さらに、１１はエミッタ電極９に接続されていないｐベース層３を貫通しｎ型ドリフト層２に達する深さの第二トレンチ１３の内部に配設された絶縁膜である酸化膜、１２は酸化膜１１を介して前記第二トレンチ１３内に充填された前記ゲート電極７と同材料で形成された導電体である。また、前記第一トレンチのうち、トレンチａとトレンチｂの間隔を第一間隔とし、トレンチｂとトレンチｃの間隔を第二間隔（ｂ−ｃ間）とすると、第一間隔のｐベース層表面に前記ｎ＋ソース層４が形成され、第二間隔（ｂ−ｃ間）のｐベース層３に第二トレンチ１３が形成される。なお、以下の説明においても同じ符号は同じ構成を表す。

この発明のトレンチ型絶縁ゲート半導体装置の製造方法の一実施例について説明する。高濃度でｐ型のシリコン基板１にｎ型ドリフト層２となる低濃度のエピタキシャル層を積層したウエハーを作成する工程と、このウエハーのドリフト層２側の表面からベース層３となる低濃度でｐ型の拡散層を全面にイオン注入し熱拡散して形成すると同時にウエハー表面を酸化する工程と、この酸化膜をレジストでパターニングすることにより選択的にトレンチ用の窓開けエッチングする工程と、この酸化膜をマスクとしてシリコン基板表面からｐベース層３を貫通しｎ型ドリフト層２に達する第一および第二トレンチ５、１３を形成する工程と、熱酸化によりこれらのトレンチ５、１３の内表面にゲート酸化膜を形成する工程と、前記第一、第二トレンチ５、１３を含むシリコン基板表面にポリシリコンを堆積後、エッチバックにより前記トレンチ５，１３内部および第二トレンチ１３の相互接続以外の表面のポリシリコンを除去する工程と、ｐベース層３より浅くて高濃度のｎ＋ソース層４を第一トレンチ５の第一間隔（ａ−ｂ間）のＰベース層３にのみレジストマスクにより選択的に形成する工程と、層間絶縁膜８となるＰＳＧなどの酸化膜をＣＶＤで形成し、それをレジストによるパターニングで選択的にエッチングする工程と、さらにその上にエミッタ電極９となるアルミニウムを蒸着などで堆積させて、必要な電気配線となるようにレジストでパターニングしてエッチングする工程と、必要に応じてパシベーション膜となるチッ化膜かアモルファスＳｉ膜をＣＶＤなどで形成し、レジストでパターニングしてエッチングする工程と、ｐ型シリコン基板の反対側表面にコレクタ電極１０となる金または銀を蒸着などで形成する工程とを順次実行することにより、本発明にかかる前記トレンチ型絶縁ゲート半導体装置が製造される。

図３は、従来と本発明について、１２００Ｖ耐圧クラスのトレンチ型絶縁ゲート半導体装置のエッミッタ−コレクタ間の耐圧波形（ａ）、（ｂ）をそれぞれ示すものである。この結果より、従来構造の耐圧値である１３４５Ｖに対して、第一トレンチの第二間隔（ｂ−ｃ間）にあるｐベース層からなるフローティングメサ領域に第二のトレンチ構造を設けた以外は同じ構造で作成した本発明の素子耐圧は１６０８Ｖと約２０％もの向上がみられる。一方で、オン電圧やスイッチング特性などの他の素子特性に大きな変化は見られない。
同様な耐圧向上の効果は、当初、第二のトレンチ構造内部の導電体をエミッタ電極に導電接続することで得られると考えた。しかしながら、この方法ではゲート−エミッタ間容量の増大に伴う、スイッチング速度の鈍化が判明した。そこで、第二のトレンチ構造内部の導電体をエミッタ電極に接続しない構造としたところ、速いスイッチング特性を保ちつつ、高い耐圧を得ることのできるトレンチ型絶縁ゲート半導体装置が得られることが分かったので発明とした。

さらに、複数ある第二のトレンチ同士をそれぞれ導電接続しない場合は、このような耐圧向上の効果は得られないことも分かった。デバイスシミュレーションの結果、それぞれの第二のトレンチ同士を接続することにより、オフ時の順電圧印加で第二トレンチ下部のドリフト層に拡がる等電位線を共通平坦化することが高い耐圧を得る上で重要であることが判明した。これらの効果が得られる原理を、従来および本発明の、それぞれのトレンチ型絶縁ゲートバイポーラトランジスタの断面図を示す図４、図５に記載のオフ状態における順電圧印加による等電位線（点線）により説明する。図４の従来構造のトレンチ型絶縁ゲートバイポーラトランジスタにおいては、第一トレンチの第二間隔（ｂ−ｃ間）のｐベース層（エミッタに接続されていないｐベース層３）において、オフ時の順電圧印加で拡がる等電位線が前記ｐベース層３内部に湾曲するように拡がるため、符号Ａ付近の曲率半径が他に比して小さくなることを点線により示した。そのため、前記符号Ａの領域で電界集中により電界強度が強まり易くなる。素子耐圧はこの部分がシリコンのアバランシェ降伏する臨界電界強度に達するときの印加電圧で決定されるので、素子耐圧が低下する。

一方、本発明においては、図５の点線で示すように、ほぼ平坦な等電位線が得られることにより、前記Ａ点の電界強度は大幅に弱まり電界集中が緩和されるので、高い素子耐圧が実現できるのである。本発明により、前述のような符号Ａ点での電界集中の緩和が得られた理由は、第二のトレンチ１２同士がそれぞれ導電接続されていることが、図４で示したように前記ｐベース層３内部に湾曲するように拡がっていた等電位線を、第一トレンチの第二間隔（ｂ−ｃ間）下部へ押し広げて一定の等電位線とし、かつ第一トレンチの第一間隔（ａ−ｂ間）の下部に位置する等電位線に対して、その拡がり方をほぼ共通、平坦化させるように作用したためであると考えられる。さらに、この高耐圧化の効果は、第二トレンチの体積を、第一トレンチよりも大きな体積にすることにより、いっそう大きな効果が得られる。さらに、図５に示す等電位線のように、第一トレンチの第一間隔（ａ−ｂ間）下部に対して第一トレンチの第二間隔（ｂ−ｃ間）下部の等電位線の広がりになお少しの段差が見られる場合は、同程度の広がりになって等電位線が相互にいっそう共通平坦化するように、第二トレンチの深さを図５よりさらに深くすることも高耐圧化にとって好ましい。

上記のようなほぼ平坦な等電位面を実現できることにより高い素子耐圧を得られる効果は、図６に示す第二トレンチ構造によっても、同様に得られる。
図６において、１はｐ型のコレクタ層、２はｎ型ドリフト層、３はｎ型ドリフト層２の表面上に配設されたｐベース層、４は第一トレンチ５の第一間隔（ａ−ｂ間）のｐベース層３の表面に選択的に形成されたｎ＋ソース領域、５はｎ＋ソース領域４表面からｐベース層３を貫通しｎ型ドリフト層２に達するように形成された第一トレンチ、６は第一トレンチ５の内部に配設された絶縁膜であるゲート酸化膜、７はゲート酸化膜５を介してｐベース層３と対向して前記トレンチ内に配設された制御電極であるゲート電極、８は層間絶縁膜、９はｐベース層３およびｎ＋ソース領域４の表面に導電接続されたエミッタ電極、１０はシリコン基板のコレクタ層１表面に形成されたコレクタ電極である。さらに、１３は第一トレンチ５の第二間隔（ｂ−ｃ間）のｐベース層３に、その表面からｐベース層３を貫通しｎ型ドリフト層２に達する深さを有する第二トレンチであって、内部に絶縁膜を介さずに直接充填された導電体１２（図６の斜線部）を備え、第二トレンチ１３相互には導電接続されるが、エミッタ電極９に接続されていない等電位線の共通平坦化手段である。なお、以下の実施の形態においても同じ符号は同じ構成を意味している。

この構造の特徴は、前述の構造と比較してその製造プロセスが複雑になるものの、第二のトレンチ部分の電位が、絶縁膜を介さずに直接導電接続されることにより、より均一に保たれることによって、さらに高い耐圧が得られることにある。
またこの発明に係るトレンチ型絶縁ゲート半導体装置の製造方法としては、基本的には前記の実施例１と同じ方法で製造可能である。すなわち、前記トレンチ内部のゲート酸化膜を第二トレンチ部分のみ選択的に除去することより、トレンチ型絶縁ゲート半導体装置が製造可能となる。

さらに図７に示すように、エミッタ電極９に接続しない第一トレンチの第二間隔（ｂ−ｃ間）のｐベース層３の上部を、薄い絶縁膜１４を介して導電性薄層１５を被覆して電気的にシールドすることによっても、オフ時の順電圧印加時の等電位線の平坦化による素子耐圧の向上が得られる。前述の実施例１と２の場合は、第一トレンチの第二間隔（ｂ−ｃ間）のｐベース層３に第二トレンチを備えているので、第二トレンチ下部にまで等電位線を拡げて平坦化が実現できるのに対して、実施例３においては第二トレンチが無いので、第一トレンチの第二間隔（ｂ−ｃ間）のｐベース層３の表面に対する平坦化の効果にすぎず、耐圧向上の効果は実施例１、２よりも劣る。しかしながら、トレンチ構造を形成する必要がないため、製造プロセスが非常に容易になるというメリットがある。
図８は、前述の場合における前記絶縁膜１３の厚さと素子耐圧の関係を示している。絶縁膜が１０００ｎｍの場合、従来構造との素子耐圧の差は認められず効果が得られていない。しかしながら、絶縁膜が薄くなり、例えば５００ｎｍでは約３０Ｖ、５０ｎｍでは約１００Ｖの素子耐圧が向上している。この素子耐圧の３％以上の向上が期待できる範囲として、前記絶縁膜の厚さは５００ｎｍ以下が望ましい。

また、実施例３の発明に係るトレンチ型絶縁ゲート半導体装置の製造方法としては、基本的には前記実施例１と同じ方法で製造可能である。すなわち、前記、第一トレンチの第二間隔（ｂ−ｃ間）のｐベース層３に酸化膜パターンを形成し、前記ポリシリコンの選択的なエッチングを行って前記ｐベース層３上に酸化膜を介して導電性薄層としてポリシリコン層を形成すること以外は前記実施例１と同様にして製造できる。

本発明にかかる実施例１に記載のトレンチ型絶縁ゲート半導体装置について、シリコン基板に垂直であってトレンチゲートを横切る方向に切断した断面図である。 従来のトレンチ型絶縁ゲート半導体装置について、シリコン基板に垂直であってトレンチゲートを横切る方向に切断した断面図である。 本発明と従来の、各トレンチ型絶縁ゲート半導体装置における素子耐圧の比較を示す図である。 従来のトレンチ型絶縁ゲート半導体装置について、オフ時の順電圧印加時の等電位線を点線で示す断面図である。 本発明の実施例１にかかるトレンチ型絶縁ゲート半導体装置について、オフ時の順電圧印加時の等電位線を点線で示す断面図である。 本発明の実施例２にかかるトレンチ型絶縁ゲート半導体装置について、シリコン基板に垂直であってトレンチゲートを横切る方向に切断した断面図である。 本発明の実施例３にかかるトレンチ型絶縁ゲート半導体装置について、シリコン基板に垂直であってトレンチゲートを横切る方向に切断した断面図である。 本発明の実施例３にかかるトレンチ型絶縁ゲート半導体装置について、第二トレンチ間のｐベース層表面の酸化膜の厚さと素子耐圧の関係を示す図である。

符号の説明

１ 第一導電型のコレクタ層、
２ ｎ型ドリフト層、
３ ｐベース層、
４ ｎ＋ソース領域、
５、ａ、ｂ、ｃ トレンチ、
６ ゲート酸化膜、
７ ゲート電極、
８ 層間絶縁膜、
９ エミッタ電極、
１０ コレクタ電極、
１１ 第二トレンチ内部絶縁膜
１２ 第二トレンチ内導電体
１３ 酸化膜、
１４ 第二トレンチ間ｐベース層、フローティングメサ領域、
１５ 導電体。

Claims (5)

1. 第一導電型のドリフト層と、このドリフト層の一方の表面内に形成される第二導電型のベース層と、前記ベース層の表面から形成され前記ドリフト層に達する深さであって内部にゲート酸化膜を介して埋設されたゲート電極を有する複数の第一トレンチを備えるトレンチ型絶縁ゲート半導体装置において、前記複数の第一トレンチが前記ベース層を挟む第一間隔と、第一間隔より広い第二間隔とを有し、第一間隔のベース層は、前記ベース層表面から第一トレンチ内壁面にかけて選択的に形成される第一導電型のソース領域を備え、エミッタ電極が前記ベース層と前記ソース領域との両表面に共通に接触し、第二間隔の前記ベース層は、オフ時の順電圧印加時に、第二間隔下の前記ドリフト層に拡がる空乏層の等電位線と第一間隔下の前記ドリフト層に拡がる空乏層の等電位線との共通平坦化手段を備えていることを特徴とするトレンチ型絶縁ゲート半導体装置。
2. 等電位線の共通平坦化手段が、第二間隔の第二導電型ベース層表面に形成され内部に導電体が充填された第二トレンチであり、この第二トレンチ内部の総体積が第一トレンチ内部の総体積より大きく、かつ、第二トレンチ内部に形成された導電体が前記エミッタ、コレクタ、ゲート電極のいずれにも導電接続されていないことを特徴とする請求項１記載のトレンチ型絶縁ゲート半導体装置。
3. 第二トレンチ内部に充填される導電体が第二トレンチ内壁面との間にゲート酸化膜を介在させていることを特徴とする請求項２記載のトレンチ型絶縁ゲート半導体装置。
4. 第二トレンチの深さが第一トレンチの深さと同じか、それより深いことを特徴とする請求項２または３記載のトレンチ型絶縁ゲート半導体装置。
5. 第二間隔の第二導電型ベース層の表面に５００ｎｍ以下の絶縁膜を介して導電体を設置することを特徴とする請求項１記載のトレンチ型絶縁ゲート半導体装置。
   

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