JP2006054005A

JP2006054005A - テスト回路内蔵ｆｉｆｏモジュール

Info

Publication number: JP2006054005A
Application number: JP2004235460A
Authority: JP
Inventors: Shinya Miyazaki; 慎也宮崎
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2004-08-12
Filing date: 2004-08-12
Publication date: 2006-02-23

Abstract

【課題】論理合成時の負担と制約の軽減を図ることができるテスト回路内蔵ＦＩＦＯモジュールを提供する。
【解決手段】ＦＩＦＯへのテスト用のアドレスを発生させるアドレス発生手段２と、ＦＩＦＯへ書き込むデータを発生するデータ発生手段１と、発生するアドレスとデータを書き込むタイミングを作るタイミング発生手段３と、実動作時のＦＩＦＯアクセス信号を切り替える切り替え手段４〜６とを備え、データを更新しながら各ＦＩＦＯにリード／ライトして自動的にＦＩＦＯをテストしていくテスト回路内蔵ＦＩＦＯモジュール。
【選択図】図１

Description

本発明は、テスト回路内蔵ＦＩＦＯモジュールに関する。

従来のＦＩＦＯのテスト方式としては、集積回路の外部から直接任意のＦＩＦＯにアクセスしＦＩＦＯの各ビットを順番に“Ｈ”にしたり“Ｌ”にして、書き込みを行った結果と読み出した結果を比較して異常を検査する方式を採っている。
関連する技術として特許文献１がある。この技術では、集積回路内のレジスタに集積回路の外部より直接データを入力することができ、レジスタのテストを容易かつ高速に行うことができる。
特開平０２−０３１２３９号公報

こうしたテスト回路は必要なのだが、正規のデータパス上に余計な回路が接続されるために１サイクルに処理できるスピードの低下、論理合成時の制約など不具合が生じる。
また、同様なテスト方式として、ＦＩＦＯの直前直後にテスト回路を挿入する方式もあるが、近年の半導体の微細化により配線遅延が重要になってきているため、フリップフロップで同期をとった信号を直接ＦＩＦＯに挿入するようにするなどの対策をとり、論理合成時の負担を軽減させる方式が主流となっている今、ＦＩＦＯの直前直後にテスト回路を挿入すると論理合成時に負担がかかってしまう。また、ＡＣ特性を強く意識する必要も出てくる。
本発明は、論理合成時の負担と制約の軽減を図ることができるテスト回路内蔵ＦＩＦＯモジュールを提供することを目的とする。

上記目的を達成するために、請求項１記載の発明は、ＦＩＦＯへのテスト用のアドレスを発生させるアドレス発生手段と、ＦＩＦＯへ書き込むデータを発生するデータ発生手段と、発生するアドレスとデータを書き込むタイミングを作るタイミング発生手段と、実動作時のＦＩＦＯアクセス信号を切り替える切り替え手段とを備え、データを更新しながら各ＦＩＦＯにリード／ライトして自動的にＦＩＦＯをテストしていくテスト回路内蔵ＦＩＦＯモジュールを最も主要な特徴とする。
請求項２記載の発明は、請求項１記載のテスト回路内蔵ＦＩＦＯモジュールにおいて、リードされるデータとライトされたデータを比較するデータ比較手段を備えたテスト回路内蔵ＦＩＦＯモジュールを主要な特徴とする。
請求項３記載の発明は、請求項１記載のテスト回路内蔵ＦＩＦＯモジュールにおいて、ライトするデータ値を格納するデータ値格納手段を備え、任意にライトするデータ値を設定可能としたテスト回路内蔵ＦＩＦＯモジュールを主要な特徴とする。

本発明のテスト回路内蔵ＦＩＦＯモジュールによれば、ＦＩＦＯへのテスト用のアドレスを発生させるアドレス発生手段と、ＦＩＦＯへ書き込むデータを発生するデータ発生手段と、発生するアドレスとデータを書き込むタイミングを作るタイミング発生手段と、実動作時のＦＩＦＯアクセス信号を切り替える切り替え手段とを備え、データを更新しながら各ＦＩＦＯにリード／ライトして自動的にＦＩＦＯをテストしていくようになっているので、論理合成時の負担と制約の軽減を図ることができる。

以下、図面を参照して、本発明の実施形態を詳細に説明する。
図１は本発明の第１の実施形態に係るテスト回路内蔵ＦＩＦＯモジュールのブロック構成図である。
データ発生装置１は、ＦＩＦＯに書き込むためのデータを発生させる。アドレス発生装置２は、ＦＩＦＯのどの番地に書き込むかを決めるためのアドレスを発生させる。タイミング発生装置３は、ＦＩＦＯにデータを書き込んだり読み出したりするためのタイミングを発生させる。
第１の切り替え回路（ＭＵＸ）４は、実動作時のデータ信号７と、データ発生装置１から出力されるデータを切り替える。第２の切り替え回路（ＭＵＸ）５は、実動作時の内部アドレス信号８と、アドレス発生装置２から出力されるアドレスを切り替える。第３切り替え回路（ＭＵＸ）６は、実動作時のリード／ライト信号９と、タイミング発生装置３から出力されるリード／ライト信号を切り替える。符号１０は同期回路である。
説明を簡単にするために、一例としてデータ幅を８ビットとする。たとえば同一アドレスの８ビットの幅をもつデータに対して０１ｈを書き込むとする。データ発生装置１からデータ０１ｈが出力される。出力されたデータ０１ｈは第１の切り替え回路４で選択され、第１の切り替え回路４より出力される。出力されたデータ０１ｈは同期回路１０により同期される。
データ０１ｈを書き込むべくタイミングを合わせてアドレス発生装置２よりアドレスが出力される。出力されたアドレスは第２の切り替え回路５により選択され、第２の切り替え回路５より出力される。出力されたアドレスは同期回路１０により同期される。
アドレスと同じようにタイミング発生装置３よりリード／ライト信号９が出力される。出力されたリード／ライト信号９は第３の切り替え回路６により選択され、第３の切り替え回路６より出力される。出力されたリード／ライト信号９は同期回路１０により同期される。それぞれのデータ信号、アドレス信号、タイミング信号によりＦＩＦＯにデータ０１ｈが書き込まれる。

次にその書き込んだデータ０１ｈをＦＩＦＯより読み出す。リードするアドレス、この場合は先ほどライトしたデータと同じアドレスをアドレス発生装置２より発生し、出力されたアドレスは第２の切り替え回路５により選択され、第２の切り替え回路５より出力される。出力されたアドレスは同期回路１０により同期される。
アドレスと同じようにタイミング発生装置３よりリード／ライト信号９が出力される。出力されたリード／ライト信号は第３の切り替え回路６により選択され、第３の切り替え回路６より出力される。出力されたリード／ライト信号９は同期回路１０により同期される。
この一連の作業により、データが書き込まれ読み出される。さらに同一アドレスに０２ｈを書き込む、次にその書き込んだデータ０２ｈをＦＩＦＯより読み出す。
このように０１ｈ、０２ｈ、０４ｈ、０８ｈ…とデータビット一つ一つに“Ｈ”を立て、次のタイミングで立てた“Ｈ”を読み出す。または、同一アドレスのデータすべてに００ｈを書き込み、次のタイミングでそのデータを読み出し、さらに次のタイミングでｆｆｈを書き込み、その書き込んだデータｆｆｈを読み出す。このようにＦＩＦＯに書き込んだデータをＦＩＦＯより読み出すことによりＦＩＦＯのテストを行う。

図２は本発明の第２の実施形態に係るテスト回路内蔵ＦＩＦＯモジュールのブロック構成図である。データ比較装置１１は、ＦＩＦＯからリードされるデータとデータ発生装置１からライト命令によりＦＩＦＯにライトしたデータを比較する。またＦＩＦＯより読み出されたデータとＦＩＦＯに書き込まれるデータを比較する。
データ発生装置１からライトしたはずのデータとＦＩＦＯに書き込まれたであろうそれぞれのデータを比較して、一致しているか、一致していないかを判断し、判断した結果を出力することにより、ＦＩＦＯのテストを行う。この場合、実際に何が書き込まれていて何が読み出されているかと言う情報は集積回路内部でクローズされているため、必要以上の情報が集積回路外部にでてくることなくＦＩＦＯのテストができる。

図３は本発明の第３の実施形態に係るテスト回路内蔵ＦＩＦＯモジュールのブロック構成図である。データレジスタ１２は、任意にデータを決めることができる。たとえば、００ｈ、ｆｆｈを書き込むテストのように、データレジスタ１２へ００ｈを書き込む。
これにより００ｈのみを書き込み、読み出すテストを行い、その動作だけのテストパターンを作る。また、ｆｆｈの場合はデータレジスタ１２にｆｆｈを書き込む。これによりｆｆｈのみを書き込み、読み出すテストを行い、その動作だけの任意のデータを読み書きするテストパターンを作る。
本実施形態では、自動的にデータ、リード／ライトタイミングを発生させＦＩＦＯのテストを行うので、ＦＩＦＯの外部から信号を入れなくても自動的にＦＩＦＯに必要な情報を書き込むことができる。また、その情報を読み出すことにより集積回路内のＦＩＦＯを容易にテストすることが可能である。また、ＦＩＦＯの特性が変わらないため、記載された特性のスピードと同じになり、入出力の特性もそのままで論理合成が実施できる。
ＦＩＦＯから読み出されたデータが実際に書き込まれたデータか否かを見分けるには集積回路から出力し、集積回路外部、または端子に出力したものを比較しなくてはならない。実際は発生回路自体がデータを自動的に発生させているため、どのデータをどのアドレスに書き込んでいるかがわかっている。
そこで、ＦＩＦＯ内部であらかじめ書き込まれたデータと、読み出されるデータを比較することにより、データがあっているかどうかの比較データのみをモニタするだけでテストが可能になる。
また、ＦＩＦＯに書き込むデータを任意に設定することにより、テストパターン１本の長さをコントロールすることができる。また、テストパターンを用途別、たとえばすべて“Ｈ”を書き込んだテストパターンを作る、などパターン作成に自由度が増す。

本発明の第１の実施形態に係るテスト回路内蔵ＦＩＦＯモジュールのブロック構成図。本発明の第２の実施形態に係るテスト回路内蔵ＦＩＦＯモジュールのブロック構成図。本発明の第３の実施形態に係るテスト回路内蔵ＦＩＦＯモジュールのブロック構成図。

符号の説明

１データ発生装置（データ発生手段）
２アドレス発生装置（アドレス発生手段）
３タイミング発生装置（タイミング発生手段）
４第１の切り替え回路（切り替え手段）
５第２の切り替え回路（切り替え手段）
６第３の切り替え回路（切り替え手段）

Claims

ＦＩＦＯへのテスト用のアドレスを発生させるアドレス発生手段と、ＦＩＦＯへ書き込むデータを発生するデータ発生手段と、発生するアドレスとデータを書き込むタイミングを作るタイミング発生手段と、実動作時のＦＩＦＯアクセス信号を切り替える切り替え手段とを備え、データを更新しながら各ＦＩＦＯにリード／ライトして自動的にＦＩＦＯをテストしていくことを特徴とするテスト回路内蔵ＦＩＦＯモジュール。
請求項１記載のテスト回路内蔵ＦＩＦＯモジュールにおいて、リードされるデータとライトされたデータを比較するデータ比較手段を備えたことを特徴とするテスト回路内蔵ＦＩＦＯモジュール。
請求項１記載のテスト回路内蔵ＦＩＦＯモジュールにおいて、ライトするデータ値を格納するデータ値格納手段を備え、任意にライトするデータ値を設定可能としたことを特徴とするテスト回路内蔵ＦＩＦＯモジュール。