JPH1040695A - 半導体メモリ試験装置 - Google Patents
半導体メモリ試験装置Info
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- JPH1040695A JPH1040695A JP8193542A JP19354296A JPH1040695A JP H1040695 A JPH1040695 A JP H1040695A JP 8193542 A JP8193542 A JP 8193542A JP 19354296 A JP19354296 A JP 19354296A JP H1040695 A JPH1040695 A JP H1040695A
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 フェイル信号の格納とマスクパターンの発生
とをフェイルメモリ１台で同時に実行する半導体メモリ
試験装置を提供する。 【解決手段】 パターン発生器２を有し、波形整形器３
を有し、論理比較器４を有し、フェイル信号ＦＳをパタ
ーン発生器２より入力されるフェイル取り込みアドレス
信号ＦＡＤＳにより格納すると共にマスクパターンを発
生するフェイルメモリ５を有する半導体メモリ試験装置
において、フェイルメモリ５はフェイルビットメモリ５
２1 および５２2 を２個有して一方のフェイルビットメ
モリをフェイル格納用に使用すると共に他方のフェイル
ビットメモリをマスクパターン発生用に使用するもので
ある半導体メモリ試験装置。
とをフェイルメモリ１台で同時に実行する半導体メモリ
試験装置を提供する。 【解決手段】 パターン発生器２を有し、波形整形器３
を有し、論理比較器４を有し、フェイル信号ＦＳをパタ
ーン発生器２より入力されるフェイル取り込みアドレス
信号ＦＡＤＳにより格納すると共にマスクパターンを発
生するフェイルメモリ５を有する半導体メモリ試験装置
において、フェイルメモリ５はフェイルビットメモリ５
２1 および５２2 を２個有して一方のフェイルビットメ
モリをフェイル格納用に使用すると共に他方のフェイル
ビットメモリをマスクパターン発生用に使用するもので
ある半導体メモリ試験装置。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体メモリ試
験装置に関し、特に、フェイルビットメモリを２個有し
て一方のフェイルビットメモリをフェイル格納用に使用
すると共に他方のフェイルビットメモリをマスクパター
ン発生用に使用する半導体メモリ試験装置に関する。
験装置に関し、特に、フェイルビットメモリを２個有し
て一方のフェイルビットメモリをフェイル格納用に使用
すると共に他方のフェイルビットメモリをマスクパター
ン発生用に使用する半導体メモリ試験装置に関する。
【０００２】
【従来の技術】図３を参照して半導体メモリ試験装置の
従来例を説明する。パターン発生器２より発生されたア
ドレス信号ＡＤＳ、データ信号ＴＰＤ、およびコントロ
ール信号ＣＳは波形整形器３に供給され、ここにおいて
波形整形されてから被試験メモリＭＵＴに印加される。
論理比較器４は、被試験メモリＭＵＴより読み出された
データＲＤとパターン発生器２から印加される期待値信
号ＥＤとを比較して、被試験メモリＭＵＴについてＰＡ
ＳＳ或はＦＡＩＬの判定を行う。フェイルメモリ５は、
論理比較器４より出力されるフェイル信号ＦＳをパター
ン発生器２より入力されるフェイル取り込みアドレス信
号ＦＡＤＳに従って各アドレス毎に格納する。以上の一
連の動作はタイミング発生器１から各部に印加されるク
ロックｃｌｋに同期して行なわれる。
従来例を説明する。パターン発生器２より発生されたア
ドレス信号ＡＤＳ、データ信号ＴＰＤ、およびコントロ
ール信号ＣＳは波形整形器３に供給され、ここにおいて
波形整形されてから被試験メモリＭＵＴに印加される。
論理比較器４は、被試験メモリＭＵＴより読み出された
データＲＤとパターン発生器２から印加される期待値信
号ＥＤとを比較して、被試験メモリＭＵＴについてＰＡ
ＳＳ或はＦＡＩＬの判定を行う。フェイルメモリ５は、
論理比較器４より出力されるフェイル信号ＦＳをパター
ン発生器２より入力されるフェイル取り込みアドレス信
号ＦＡＤＳに従って各アドレス毎に格納する。以上の一
連の動作はタイミング発生器１から各部に印加されるク
ロックｃｌｋに同期して行なわれる。
【０００３】図４のブロック図を参照してフェイルメモ
リ５を説明する。アドレス遅延部５１は、パターン発生
器２からフリップフロップＦＦ１を介して入力されるフ
ェイル取り込みアドレス信号ＦＡＤＳを遅延させる回路
であり、これにより論理比較器４よりフェイルメモリ５
にフェイル信号が入力されるタイミングまでアドレス信
号ＦＡＤＳを遅延して一致させる。このフェイル取り込
みアドレス信号ＦＡＤＳは、フリップフロップＦＦ３を
介してフェイルビットメモリ５２のアドレス入力Ａinに
入力される。このフェイルビットメモリ５２は被試験メ
モリＭＵＴと同一メモリ容量を有するメモリであり、そ
してアドレスも全て被試験メモリＭＵＴと共通してい
る。このフェイルビットメモリ５２は、フリップフロッ
プＦＦ２を介して入力されるフェイルのビット数に対応
してデータ入力Ｄin、書き込み端子／ＷＥを有してい
る。ＷＥコントロール部５３は被試験メモリＭＵＴから
読み出されて入力されるフェイル信号ＦＳからフェイル
ビットメモリ５２に書き込まれる書き込み信号を生成
し、これを書き込み端子／ＷＥに供給する。ここで、Ｄ
out はフェイルビットメモリ５２の出力端子であり、フ
ェイルメモリ５が発生するマスクパターンをこの端子か
らフリップフロップＦＦ４を介して論理比較器４に帰
す。
リ５を説明する。アドレス遅延部５１は、パターン発生
器２からフリップフロップＦＦ１を介して入力されるフ
ェイル取り込みアドレス信号ＦＡＤＳを遅延させる回路
であり、これにより論理比較器４よりフェイルメモリ５
にフェイル信号が入力されるタイミングまでアドレス信
号ＦＡＤＳを遅延して一致させる。このフェイル取り込
みアドレス信号ＦＡＤＳは、フリップフロップＦＦ３を
介してフェイルビットメモリ５２のアドレス入力Ａinに
入力される。このフェイルビットメモリ５２は被試験メ
モリＭＵＴと同一メモリ容量を有するメモリであり、そ
してアドレスも全て被試験メモリＭＵＴと共通してい
る。このフェイルビットメモリ５２は、フリップフロッ
プＦＦ２を介して入力されるフェイルのビット数に対応
してデータ入力Ｄin、書き込み端子／ＷＥを有してい
る。ＷＥコントロール部５３は被試験メモリＭＵＴから
読み出されて入力されるフェイル信号ＦＳからフェイル
ビットメモリ５２に書き込まれる書き込み信号を生成
し、これを書き込み端子／ＷＥに供給する。ここで、Ｄ
out はフェイルビットメモリ５２の出力端子であり、フ
ェイルメモリ５が発生するマスクパターンをこの端子か
らフリップフロップＦＦ４を介して論理比較器４に帰
す。
【０００４】以下、フェイル信号をフェイルビットメモ
リ５２に格納する動作について説明する。論理比較器４
よりｃｌｋ2 のタイミングで入力されるフェイル信号Ｆ
Ｓは、フェイルを格納するフェイルビットメモリ５２の
データ入力Ｄinに印加されると共に、フェイルビットメ
モリ５２の書き込み信号を制御するＷＥコントロール部
５３にも印加される。ＷＥコントロール部５３は、フェ
イルの発生したサイクルだけフェイルビットメモリ５２
への書き込み信号を発生し、フェイルビットメモリ５２
の書き込み端子／ＷＥに供給する。パターン発生器２か
らｃｌｋ1 のタイミングで印加されるフェイル取り込み
アドレス信号ＦＡＤＳはアドレス遅延部５１により論理
比較器４よりフェイルメモリ５にフェイル信号が入力さ
れるタイミングまで遅延せしめられ、フェイルビットメ
モリ５２のアドレス入力Ａinに印加される。
リ５２に格納する動作について説明する。論理比較器４
よりｃｌｋ2 のタイミングで入力されるフェイル信号Ｆ
Ｓは、フェイルを格納するフェイルビットメモリ５２の
データ入力Ｄinに印加されると共に、フェイルビットメ
モリ５２の書き込み信号を制御するＷＥコントロール部
５３にも印加される。ＷＥコントロール部５３は、フェ
イルの発生したサイクルだけフェイルビットメモリ５２
への書き込み信号を発生し、フェイルビットメモリ５２
の書き込み端子／ＷＥに供給する。パターン発生器２か
らｃｌｋ1 のタイミングで印加されるフェイル取り込み
アドレス信号ＦＡＤＳはアドレス遅延部５１により論理
比較器４よりフェイルメモリ５にフェイル信号が入力さ
れるタイミングまで遅延せしめられ、フェイルビットメ
モリ５２のアドレス入力Ａinに印加される。
【０００５】ところで、フェイルメモリ５はフェイル信
号を格納する動作をする他に、マスクパターンを発生す
る動作をする。これは或るファンクション試験を実施し
て発生したフェイル信号を格納しておき、別のファンク
ション試験を実施した時に以前にフェイル信号を格納し
ておいたアドレスにおけるフェイルの格納を禁止する信
号を発生することである。
号を格納する動作をする他に、マスクパターンを発生す
る動作をする。これは或るファンクション試験を実施し
て発生したフェイル信号を格納しておき、別のファンク
ション試験を実施した時に以前にフェイル信号を格納し
ておいたアドレスにおけるフェイルの格納を禁止する信
号を発生することである。
【０００６】このマスク信号発生動作について説明す
る。パターン発生器２から出力されるアドレス信号ＦＡ
ＤＳは、フェイル信号ＦＳ格納時と同様にｃｌｋ1 のタ
イミングでアドレス遅延部５１に印加され、アドレス遅
延部５１によりマスクパターンを発生する場合のｃｌｋ
3 のタイミングまで遅延せしめられてフェイルビットメ
モリ５２のアドレス入力Ａinに印加される。フェイルビ
ットメモリ５２のマスクパターン出力は端子Ｄout を介
してｃｌｋ4のタイミングで論理比較器４に供給され
る。ファンクション試験実行時にマスクパターン発生を
実行しながらフェイル信号ＦＳの格納をも実行する時
は、図５に示される如く２台のフェイルメモリ５1 およ
びフェイルメモリ５2 を使用し、一方のフェイルメモリ
５1 にフェイル信号ＦＳを格納すると共に、他方のフェ
イルメモリ５2 からマスクパターンＭＰを発生して論理
比較器４に対してこれを帰す構成を採用する。
る。パターン発生器２から出力されるアドレス信号ＦＡ
ＤＳは、フェイル信号ＦＳ格納時と同様にｃｌｋ1 のタ
イミングでアドレス遅延部５１に印加され、アドレス遅
延部５１によりマスクパターンを発生する場合のｃｌｋ
3 のタイミングまで遅延せしめられてフェイルビットメ
モリ５２のアドレス入力Ａinに印加される。フェイルビ
ットメモリ５２のマスクパターン出力は端子Ｄout を介
してｃｌｋ4のタイミングで論理比較器４に供給され
る。ファンクション試験実行時にマスクパターン発生を
実行しながらフェイル信号ＦＳの格納をも実行する時
は、図５に示される如く２台のフェイルメモリ５1 およ
びフェイルメモリ５2 を使用し、一方のフェイルメモリ
５1 にフェイル信号ＦＳを格納すると共に、他方のフェ
イルメモリ５2 からマスクパターンＭＰを発生して論理
比較器４に対してこれを帰す構成を採用する。
【０００７】以上のフェイル信号の格納およびマスクパ
ターンの発生は、すべて、タイミング発生器１から発生
入力されるクロックｃｌｋのタイミングに基づいてフリ
ップフロップＦＦ１〜４により同期して行なわれる。
ターンの発生は、すべて、タイミング発生器１から発生
入力されるクロックｃｌｋのタイミングに基づいてフリ
ップフロップＦＦ１〜４により同期して行なわれる。
【０００８】
【発明が解決しようとする課題】以上の通り、フェイル
信号ＦＳの格納とマスクパターンＭＰの発生とを同時に
実行するには、フェイルメモリ５を２台使用すると共に
フェイルメモリ５から論理比較器４に対してマスクパタ
ーンを帰さなければならず、ハード量が大きくなる。そ
して、フェイルメモリ５をマスクパターンＭＰ発生に使
用するか、或はフェイル取り込みに使用するかにより動
作タイミングが異なるところから、パターン発生器２か
ら出力されるアドレス信号ＦＡＤを遅延せしめる可変遅
延回路をフェイルメモリ５内に必要とする。
信号ＦＳの格納とマスクパターンＭＰの発生とを同時に
実行するには、フェイルメモリ５を２台使用すると共に
フェイルメモリ５から論理比較器４に対してマスクパタ
ーンを帰さなければならず、ハード量が大きくなる。そ
して、フェイルメモリ５をマスクパターンＭＰ発生に使
用するか、或はフェイル取り込みに使用するかにより動
作タイミングが異なるところから、パターン発生器２か
ら出力されるアドレス信号ＦＡＤを遅延せしめる可変遅
延回路をフェイルメモリ５内に必要とする。
【０００９】この発明は、上述の問題を解消した半導体
メモリ試験装置を提供するものである。
メモリ試験装置を提供するものである。
【００１０】
【課題を解決するための手段】アドレス信号ＡＤＳ、デ
ータ信号ＴＰＤ、およびコントロール信号ＣＳを発生す
るパターン発生器２を有し、パターン発生器２より発生
された信号を整形して被試験メモリＭＵＴに印加する波
形整形器３を有し、被試験メモリＭＵＴより読み出され
たデータＲＤとパターン発生器２から印加される期待値
信号ＥＤとを比較する論理比較器４を有し、論理比較器
４より出力されるフェイル信号ＦＳをパターン発生器２
より入力されるフェイル取り込みアドレス信号ＦＡＤＳ
により格納すると共にマスクパターンを発生するフェイ
ルメモリ５を有する半導体メモリ試験装置において、フ
ェイルメモリ５はフェイルビットメモリを２個有して一
方のフェイルビットメモリをフェイル格納用に使用する
と共に他方のフェイルビットメモリをマスクパターン発
生用に使用し、両フェイルビットメモリをフェイル格納
のタイミングで動作させるものである半導体メモリ試験
装置を構成した。
ータ信号ＴＰＤ、およびコントロール信号ＣＳを発生す
るパターン発生器２を有し、パターン発生器２より発生
された信号を整形して被試験メモリＭＵＴに印加する波
形整形器３を有し、被試験メモリＭＵＴより読み出され
たデータＲＤとパターン発生器２から印加される期待値
信号ＥＤとを比較する論理比較器４を有し、論理比較器
４より出力されるフェイル信号ＦＳをパターン発生器２
より入力されるフェイル取り込みアドレス信号ＦＡＤＳ
により格納すると共にマスクパターンを発生するフェイ
ルメモリ５を有する半導体メモリ試験装置において、フ
ェイルメモリ５はフェイルビットメモリを２個有して一
方のフェイルビットメモリをフェイル格納用に使用する
と共に他方のフェイルビットメモリをマスクパターン発
生用に使用し、両フェイルビットメモリをフェイル格納
のタイミングで動作させるものである半導体メモリ試験
装置を構成した。
【００１１】そして、フェイルメモリ５は、パターン発
生器２から入力されるフェイル取り込みアドレス信号Ｆ
ＡＤＳを第１のクロックｃｌｋ1 でリタイミングする第
１のフリップフロップＦＦ１を有し、第１のフリップフ
ロップＦＦ１に接続して入力されるフェイル取り込みア
ドレス信号ＦＡＤＳをフェイル格納のタイミングまで遅
延せしめるアドレス遅延部５１を有し、遅延したアドレ
ス信号ＦＡＤＳを第２のクロックｃｌｋ2 でリタイミン
グする第３のフリップフロップＦＦ３を介して入力しア
クセスしてマスクパターンＭＰを発生するマスクパター
ン発生用フェイルビットメモリ５２１を有し、第３のフ
リップフロップＦＦ３から出力される遅延されリタイミ
ングされたアドレス信号ＦＡＤＳを更に第２のクロック
ｃｌｋ2でリタイミングする第４のフリップフロップＦ
Ｆ４を有し、論理比較器４から入力されるフェイル信号
ＦＳを第２のクロックｃｌｋ2 でリタイミングする第２
のフリップフロップＦＦ２を有し、第２のフリップフロ
ップＦＦ２の出力するフェイル信号ＦＳを第２のクロッ
クｃｌｋ2 でリタイミングする第６のフリップフロップ
ＦＦ６を有し、マスクパターン発生用フェイルビットメ
モリ５２１の出力を第２のクロックｃｌｋ2 でリタイミ
ングする第５のフリップフロップＦＦ５を有し、第５の
フリップフロップＦＦ５の出力を入力する反転入力と第
６のフリップフロップＦＦ６の出力を入力する非反転入
力を有してフェイル信号ＦＳにマスクをかけるＡＮＤゲ
ート５４を有し、ＡＮＤゲート５４の出力信号から書き
込み信号を生成するＷＥコントロール部５３を有し、第
４のフリップフロップＦＦ４から出力されるアドレス信
号ＦＡＤＳ、ＷＥコントロール部５３から出力される書
き込み信号およびＡＮＤゲート５４の出力信号を入力し
てフェイル信号ＦＳに対してマスクされたフェイル信号
を格納するフェイルビットメモリ５２２を有するもので
ある半導体メモリ試験装置を構成した。
生器２から入力されるフェイル取り込みアドレス信号Ｆ
ＡＤＳを第１のクロックｃｌｋ1 でリタイミングする第
１のフリップフロップＦＦ１を有し、第１のフリップフ
ロップＦＦ１に接続して入力されるフェイル取り込みア
ドレス信号ＦＡＤＳをフェイル格納のタイミングまで遅
延せしめるアドレス遅延部５１を有し、遅延したアドレ
ス信号ＦＡＤＳを第２のクロックｃｌｋ2 でリタイミン
グする第３のフリップフロップＦＦ３を介して入力しア
クセスしてマスクパターンＭＰを発生するマスクパター
ン発生用フェイルビットメモリ５２１を有し、第３のフ
リップフロップＦＦ３から出力される遅延されリタイミ
ングされたアドレス信号ＦＡＤＳを更に第２のクロック
ｃｌｋ2でリタイミングする第４のフリップフロップＦ
Ｆ４を有し、論理比較器４から入力されるフェイル信号
ＦＳを第２のクロックｃｌｋ2 でリタイミングする第２
のフリップフロップＦＦ２を有し、第２のフリップフロ
ップＦＦ２の出力するフェイル信号ＦＳを第２のクロッ
クｃｌｋ2 でリタイミングする第６のフリップフロップ
ＦＦ６を有し、マスクパターン発生用フェイルビットメ
モリ５２１の出力を第２のクロックｃｌｋ2 でリタイミ
ングする第５のフリップフロップＦＦ５を有し、第５の
フリップフロップＦＦ５の出力を入力する反転入力と第
６のフリップフロップＦＦ６の出力を入力する非反転入
力を有してフェイル信号ＦＳにマスクをかけるＡＮＤゲ
ート５４を有し、ＡＮＤゲート５４の出力信号から書き
込み信号を生成するＷＥコントロール部５３を有し、第
４のフリップフロップＦＦ４から出力されるアドレス信
号ＦＡＤＳ、ＷＥコントロール部５３から出力される書
き込み信号およびＡＮＤゲート５４の出力信号を入力し
てフェイル信号ＦＳに対してマスクされたフェイル信号
を格納するフェイルビットメモリ５２２を有するもので
ある半導体メモリ試験装置を構成した。
【００１２】
【発明の実施の形態】この発明は、ファンクション試験
実行時にマスクパターン発生を実行しながらフェイル信
号の格納をも実行するに際して、フェイルメモリを２台
使用することなくして、１台のフェイルメモリ内にフェ
イルビットメモリを２個有するものとし、何れのフェイ
ルビットメモリもフェイル格納のタイミングで動作させ
て、一方のフェイルビットメモリをフェイル格納用に使
用すると共に他方のフェイルビットメモリをマスクパタ
ーン発生用に使用する。そして、従来例においては論理
比較器で実施していたフェイル信号の格納禁止をフェイ
ルメモリ内において実施する構成を採用した。
実行時にマスクパターン発生を実行しながらフェイル信
号の格納をも実行するに際して、フェイルメモリを２台
使用することなくして、１台のフェイルメモリ内にフェ
イルビットメモリを２個有するものとし、何れのフェイ
ルビットメモリもフェイル格納のタイミングで動作させ
て、一方のフェイルビットメモリをフェイル格納用に使
用すると共に他方のフェイルビットメモリをマスクパタ
ーン発生用に使用する。そして、従来例においては論理
比較器で実施していたフェイル信号の格納禁止をフェイ
ルメモリ内において実施する構成を採用した。
【００１３】以上の構成を採用することにより、フェイ
ルビットメモリを２個有するものとするがフェイルメモ
リは基本的に１台で済むこととなり、結局、回路規模を
減縮することとなる。そして、フェイルメモリから論理
比較器に対してマスクパターンを帰す必要はがない。ま
た、パターン発生器から出力されるアドレス信号を遅延
せしめる回路は可変遅延回路である必要はなくして固定
の遅延回路で事足りるので、これによっても回路規模は
減縮することとなる。
ルビットメモリを２個有するものとするがフェイルメモ
リは基本的に１台で済むこととなり、結局、回路規模を
減縮することとなる。そして、フェイルメモリから論理
比較器に対してマスクパターンを帰す必要はがない。ま
た、パターン発生器から出力されるアドレス信号を遅延
せしめる回路は可変遅延回路である必要はなくして固定
の遅延回路で事足りるので、これによっても回路規模は
減縮することとなる。
【００１４】
【実施例】この発明の実施例を図１および図２を参照し
て説明する。図１はこの発明の半導体メモリ試験装置に
使用されるフェイルメモリを説明するブロック図であ
り、図２はその動作タイミングチャートである。図１を
参照するに、ここにおいて、フェイルビットメモリ５２
１をマスクパターン発生用メモリとして使用し、フェイ
ルビットメモリ５２２をフェイル信号格納用メモリとし
て使用している。このフェイルビットメモリ５２１およ
びフェイルビットメモリ５２２は被試験メモリＭＵＴと
同一メモリ容量を有するメモリであり、そしてアドレス
も全て被試験メモリＭＵＴと共通している。Ｄinはデー
タ入力端子、／ＷＥは書き込み端子、Ｄout は出力端子
である。
て説明する。図１はこの発明の半導体メモリ試験装置に
使用されるフェイルメモリを説明するブロック図であ
り、図２はその動作タイミングチャートである。図１を
参照するに、ここにおいて、フェイルビットメモリ５２
１をマスクパターン発生用メモリとして使用し、フェイ
ルビットメモリ５２２をフェイル信号格納用メモリとし
て使用している。このフェイルビットメモリ５２１およ
びフェイルビットメモリ５２２は被試験メモリＭＵＴと
同一メモリ容量を有するメモリであり、そしてアドレス
も全て被試験メモリＭＵＴと共通している。Ｄinはデー
タ入力端子、／ＷＥは書き込み端子、Ｄout は出力端子
である。
【００１５】アドレス遅延部５１は、図３に示される半
導体メモリ試験装置におけるパターン発生器２からフリ
ップフロップＦＦ１を介して入力されるフェイル取り込
みアドレス信号ＦＡＤＳを遅延させる回路であり、これ
により論理比較器４よりフェイルメモリ５にフェイル信
号が入力されるタイミングまでアドレス信号ＦＡＤＳを
遅延して一致させる。このフェイル取り込みアドレス信
号ＦＡＤＳはフリップフロップＦＦ３を介してフェイル
ビットメモリ５２１のアドレス入力Ａinに入力されると
共に、このフリップフロップＦＦ３から更にフリップフ
ロップＦＦ４を介してフェイルビットメモリ５２２のア
ドレス入力Ａinに入力される。
導体メモリ試験装置におけるパターン発生器２からフリ
ップフロップＦＦ１を介して入力されるフェイル取り込
みアドレス信号ＦＡＤＳを遅延させる回路であり、これ
により論理比較器４よりフェイルメモリ５にフェイル信
号が入力されるタイミングまでアドレス信号ＦＡＤＳを
遅延して一致させる。このフェイル取り込みアドレス信
号ＦＡＤＳはフリップフロップＦＦ３を介してフェイル
ビットメモリ５２１のアドレス入力Ａinに入力されると
共に、このフリップフロップＦＦ３から更にフリップフ
ロップＦＦ４を介してフェイルビットメモリ５２２のア
ドレス入力Ａinに入力される。
【００１６】マスクパターン発生用メモリであるフェイ
ルビットメモリ５２１の発生するマスクパターンＭＰは
出力端子Ｄout からフリップフロップＦＦ６を介してＡ
ＮＤゲート５４の反転入力に印加される。被試験メモリ
ＭＵＴから読み出されて入力されるフェイル信号ＦＳ
は、フリップフロップＦＦ２およびフリップフロップＦ
Ｆ６によりリタイミングされてＡＮＤゲート５４の非反
転入力に印加される。
ルビットメモリ５２１の発生するマスクパターンＭＰは
出力端子Ｄout からフリップフロップＦＦ６を介してＡ
ＮＤゲート５４の反転入力に印加される。被試験メモリ
ＭＵＴから読み出されて入力されるフェイル信号ＦＳ
は、フリップフロップＦＦ２およびフリップフロップＦ
Ｆ６によりリタイミングされてＡＮＤゲート５４の非反
転入力に印加される。
【００１７】ＷＥコントロール部５３は被試験メモリＭ
ＵＴから読み出されて入力されるフェイル信号ＦＳから
フェイルビットメモリ５２２に対する書き込み信号を生
成してこれを書き込み端子／ＷＥに供給する。この発明
の実施例の動作を図２の動作タイミングチャートをも参
照しながら説明する。
ＵＴから読み出されて入力されるフェイル信号ＦＳから
フェイルビットメモリ５２２に対する書き込み信号を生
成してこれを書き込み端子／ＷＥに供給する。この発明
の実施例の動作を図２の動作タイミングチャートをも参
照しながら説明する。
【００１８】パターン発生器２からフリップフロップＦ
Ｆ１のｃｌｋ1 のタイミングで印加されるフェイル取り
込みアドレス信号ＦＡＤＳはアドレス遅延部５１により
被試験メモリＭＵＴをアクセスするｃｌｋ2 のタイミン
グまで遅延せしめられ、フリップフロップＦＦ３により
ｃｌｋ2 でリタイミングされた後、フェイルビットメモ
リ５２１のアドレス入力Ａinに印加される。フェイルビ
ットメモリ５２１の出力は、フリップフロップＦＦ５に
よりｃｌｋ2 でリタイミングされた後、ＡＮＤゲート５
４に入力される。
Ｆ１のｃｌｋ1 のタイミングで印加されるフェイル取り
込みアドレス信号ＦＡＤＳはアドレス遅延部５１により
被試験メモリＭＵＴをアクセスするｃｌｋ2 のタイミン
グまで遅延せしめられ、フリップフロップＦＦ３により
ｃｌｋ2 でリタイミングされた後、フェイルビットメモ
リ５２１のアドレス入力Ａinに印加される。フェイルビ
ットメモリ５２１の出力は、フリップフロップＦＦ５に
よりｃｌｋ2 でリタイミングされた後、ＡＮＤゲート５
４に入力される。
【００１９】論理比較器４よりら入力されるフェイル信
号ＦＳは、フリップフロップＦＦ２によりｃｌｋ2 のタ
イミングで受け取ってＡＮＤゲート５４に入力される
が、入力されるに先だってフリップフロップＦＦ６によ
りｃｌｋ2 でサイクルシフトされ、フェイルビットメモ
リ５２１からフリップフロップＦＦ５を介して出力され
るマスクパターンＭＰにサイクルを合わせられる。ＡＮ
Ｄゲート５４は、フリップフロップＦＦ５を介して入力
されるマスクパターンＭＰが“０”の時に限ってフリッ
プフロップＦＦ６を介して入力されるフェイル信号ＦＳ
をフェイルビットメモリ５２２のデータ入力Ｄinおよび
ＷＥコントロール部５３に出力する。ＷＥコントロール
部５３は、入力されたフェイル信号ＦＳが“１”のサイ
クルに書き込み信号を書き込み端子／ＷＥに出力する。
また、フェイルビットメモリ５２２のアドレス信号は、
フリップフロップＦＦ３の出力をフリップフロップＦＦ
４によりサイクルシフトしてデータ入力および書き込み
信号のサイクルに合わせて入力される。
号ＦＳは、フリップフロップＦＦ２によりｃｌｋ2 のタ
イミングで受け取ってＡＮＤゲート５４に入力される
が、入力されるに先だってフリップフロップＦＦ６によ
りｃｌｋ2 でサイクルシフトされ、フェイルビットメモ
リ５２１からフリップフロップＦＦ５を介して出力され
るマスクパターンＭＰにサイクルを合わせられる。ＡＮ
Ｄゲート５４は、フリップフロップＦＦ５を介して入力
されるマスクパターンＭＰが“０”の時に限ってフリッ
プフロップＦＦ６を介して入力されるフェイル信号ＦＳ
をフェイルビットメモリ５２２のデータ入力Ｄinおよび
ＷＥコントロール部５３に出力する。ＷＥコントロール
部５３は、入力されたフェイル信号ＦＳが“１”のサイ
クルに書き込み信号を書き込み端子／ＷＥに出力する。
また、フェイルビットメモリ５２２のアドレス信号は、
フリップフロップＦＦ３の出力をフリップフロップＦＦ
４によりサイクルシフトしてデータ入力および書き込み
信号のサイクルに合わせて入力される。
【００２０】
【発明の効果】以上の通りであって、この発明は、フェ
イルビットメモリを２個有するものとするがフェイルメ
モリは基本的に１台で済むこととなり、結局、回路規模
を減縮することとなる。そして、フェイルメモリから論
理比較器に対してマスクパターンを帰す必要はがない。
また、パターン発生器から出力されるアドレス信号を遅
延せしめる回路は可変遅延回路である必要はなくして固
定の遅延回路で事足りるので、これによっても回路規模
は減縮することとなる。この様にして、マスク信号の発
生とフェイル信号の取り込みとを効率的に実施すること
ができることとなった。
イルビットメモリを２個有するものとするがフェイルメ
モリは基本的に１台で済むこととなり、結局、回路規模
を減縮することとなる。そして、フェイルメモリから論
理比較器に対してマスクパターンを帰す必要はがない。
また、パターン発生器から出力されるアドレス信号を遅
延せしめる回路は可変遅延回路である必要はなくして固
定の遅延回路で事足りるので、これによっても回路規模
は減縮することとなる。この様にして、マスク信号の発
生とフェイル信号の取り込みとを効率的に実施すること
ができることとなった。
【図１】フェイルメモリの実施例を説明する図。
【図２】図１の実施例の動作タイミングチャート。
【図３】半導体メモリ試験装置の従来例を説明する図。
【図４】フェイルメモリの従来例を説明する図。
【図５】マスクパターン発生回路の従来例を説明する
図。
図。
２ パターン発生器 ３ 波形整形器 ４ 論理比較器 ５ フェイルメモリ ５２1 フェイルビットメモリ ５２2 フェイルビットメモリ ＭＵＴ 被試験メモリ
Claims (2)
- 【請求項１】 アドレス信号、データ信号、およびコン
トロール信号を発生するパターン発生器を有し、パター
ン発生器より発生された信号を整形して被試験メモリに
印加する波形整形器を有し、被試験メモリより読み出さ
れたデータとパターン発生器から印加される期待値信号
とを比較する論理比較器を有し、論理比較器より出力さ
れるフェイル信号をパターン発生器より入力されるフェ
イル取り込みアドレス信号により格納すると共にマスク
パターンを発生するフェイルメモリを有する半導体メモ
リ試験装置において、 フェイルメモリはフェイルビットメモリを２個有して一
方のフェイルビットメモリをフェイル格納用に使用する
と共に他方のフェイルビットメモリをマスクパターン発
生用に使用し、両フェイルビットメモリをフェイル格納
のタイミングで動作させるものであることを特徴とする
半導体メモリ試験装置。 - 【請求項２】 請求項１に記載される半導体メモリ試験
装置において、 フェイルメモリは、パターン発生器から入力されるフェ
イル取り込みアドレス信号Ｆを第１のクロックでリタイ
ミングする第１のフリップフロップを有し、 第１のフリップフロップに接続して入力されるフェイル
取り込みアドレス信号をフェイル格納のタイミングまで
遅延せしめるアドレス遅延部を有し、 遅延したアドレス信号を第２のクロックでリタイミング
する第３のフリップフロップを介して入力しアクセスし
てマスクパターンを発生するマスクパターン発生用フェ
イルビットメモリを有し、 第３のフリップフロップから出力される遅延されリタイ
ミングされたアドレス信号を更に第２のクロックでリタ
イミングする第４のフリップフロップを有し、 論理比較器から入力されるフェイル信号を第２のクロッ
クでリタイミングする第２のフリップフロップを有し、 第２のフリップフロップの出力するフェイル信号を第２
のクロックでリタイミングする第６のフリップフロップ
を有し、 マスクパターン発生用フェイルビットメモリの出力を第
２のクロックでリタイミングする第５のフリップフロッ
プを有し、 第５のフリップフロップの出力を入力する反転入力と第
６のフリップフロップの出力を入力する非反転入力を有
してフェイル信号にマスクをかけるＡＮＤゲートを有
し、 ＡＮＤゲートの出力信号から書き込み信号を生成するＷ
Ｅコントロール部を有し、 第４のフリップフロップから出力されるアドレス信号、
ＷＥコントロール部から出力される書き込み信号および
ＡＮＤゲートの出力信号を入力してフェイル信号に対し
てマスクされたフェイル信号を格納するフェイルビット
メモリを有するものであることを特徴とする半導体メモ
リ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8193542A JPH1040695A (ja) | 1996-07-23 | 1996-07-23 | 半導体メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8193542A JPH1040695A (ja) | 1996-07-23 | 1996-07-23 | 半導体メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1040695A true JPH1040695A (ja) | 1998-02-13 |
Family
ID=16309810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8193542A Pending JPH1040695A (ja) | 1996-07-23 | 1996-07-23 | 半導体メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1040695A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100361320B1 (ko) * | 2000-04-04 | 2002-11-18 | 테스텍 주식회사 | 낸드형 플래시 메모리의 테스트 장치 |
-
1996
- 1996-07-23 JP JP8193542A patent/JPH1040695A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100361320B1 (ko) * | 2000-04-04 | 2002-11-18 | 테스텍 주식회사 | 낸드형 플래시 메모리의 테스트 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031021 |