JP2006080253A - 半導体記憶装置 - Google Patents

Abstract

【課題】ビット線交差方式を採用して隣接ビット線間の容量を低減する効果を維持しつつも、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避し得る半導体記憶装置を得る。
【解決手段】第２配線層内には、交差配線１８ａ，１８ｂとシャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９とが形成されている。交差領域ＴＲ３，ＴＲ４は、第Ｘ３〜Ｘ６行に属している。シャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９は、交差領域ＴＲ３，ＴＲ４が属さない第Ｘ０〜Ｘ２，Ｘ７〜Ｘ９行にそれぞれ属している。第４配線層内には、シャント配線ＳＬ３〜ＳＬ６が形成されている。シャント配線ＳＬ３〜ＳＬ６は、交差領域ＴＲ３，ＴＲ４が属する第Ｘ３〜Ｘ６行にそれぞれ属している。
【選択図】図６

Description

本発明は、半導体記憶装置に関し、特に、隣接ビット線間の容量を低減するためにビット線交差方式が採用された半導体記憶装置の構造に関する。

半導体記憶装置は、行列状に配設された複数のメモリセルを有するメモリセルアレイと、メモリセルアレイの行ごとに設けられた複数のワード線と、メモリセルアレイの列ごとに設けられた複数のビット線とを備えている。このような半導体記憶装置において、メモリセルの高集積化が進むと、ビット線の形成ピッチが狭くなり、隣接ビット線間の容量に起因する干渉ノイズが無視できなくなる。この干渉ノイズを低減するために、相補ビット線対をメモリセルアレイ上の所定の箇所で交差させる、ビット線交差方式の半導体記憶装置が知られている。

ビット線交差方式が採用された従来の半導体記憶装置では、ポリシリコンから成るワード線はゲート酸化膜を介して半導体基板上に形成され、金属から成るビット線は多層配線構造の第１層配線として形成され、相補ビット線対を交差させるための金属から成る交差配線は第２層配線として形成されている。そして、ワード線の抵抗を低減するためにワード線に沿って配設される金属配線（以下「シャント配線」と称する）は、交差配線と同じく第２層配線として形成されている。

なお、ビット線交差方式が採用された従来の半導体記憶装置は、例えば下記特許文献１〜８に開示されている。

特開２００１−１６８３００号公報 特開平９−１０２５８８号公報 特開平１１−８７６４１号公報 特開平４−９４５６９号公報 特開平３−７２６７４号公報 特開平１−２００６６３号公報 特開平１−２００６６２号公報 米国特許第５５５０７６９号明細書

しかしながら、上記した従来の半導体記憶装置では、交差配線及びシャント配線がいずれも第２層配線として形成されているため、交差配線が形成されている領域（以下「交差領域」と称する）ではシャント配線を形成することができない。従って、シャント配線が形成されているか否かでワード線の抵抗の不均一が生じるため、交差領域を通る行に属するメモリセルは無効なメモリセル（ダミーメモリセル）として扱われている。回路レイアウトの関係から１つの交差領域に対して４行分のメモリセルが無効となるため、３点交差のビット線交差方式では、４×３＝１２行分のメモリセルがダミーメモリセルとなる。このように、従来の半導体記憶装置には、交差配線及びシャント配線が同一の配線層に形成されるため、ダミーメモリセルの存在に起因してメモリセルアレイの面積が増大するという問題がある。

本発明はかかる問題を解決するために成されたものであり、ビット線交差方式を採用して隣接ビット線間の容量を低減する効果を維持しつつも、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避し得る半導体記憶装置を得ることを目的とする。

第１の発明に係る半導体記憶装置は、行列状に配設された複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの行ごとに設けられた複数のワード線と、前記メモリセルアレイの列ごとに設けられた複数のビット線と、複数の配線層が積層された多層配線構造とを備える半導体記憶装置において、前記複数のビット線には、ビット線本体部分が形成された配線層とは異なる第１の配線層内に形成された交差配線を用いて互いに交差する第１及び第２のビット線が含まれ、前記複数のワード線には、前記第１及び第２のビット線が交差する交差領域を通らない行に属する第１のワード線と、前記交差領域を通る行に属する第２のワード線とが含まれ、前記半導体記憶装置は、前記第１のワード線に接続され、前記第１のワード線に沿って前記第１の配線層内に形成された第１の金属配線と、前記第２のワード線に接続され、前記第２のワード線に沿って第２の配線層内に形成された第２の金属配線とをさらに備える。

第２の発明に係る半導体記憶装置は、行列状に配設された複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの行ごとに設けられた複数のワード線と、前記メモリセルアレイの列ごとに設けられた複数のビット線と、複数の配線層が積層された多層配線構造とを備える半導体記憶装置において、前記複数のビット線には、ビット線本体部分が形成された配線層とは異なる第１の配線層内に形成された交差配線を用いて互いに交差する第１及び第２のビット線が含まれ、前記複数のワード線には、前記第１及び第２のビット線が交差する交差領域を通らない行に属する第１のワード線と、前記交差領域を通る行に属する第２のワード線とが含まれ、前記半導体記憶装置は、前記第１のワード線に接続され、前記第１のワード線に沿って第２の配線層内に形成された第１の金属配線と、前記第２のワード線に接続され、前記第２のワード線に沿って前記第２の配線層内に形成された第２の金属配線とをさらに備える。

第１及び第２の発明によれば、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避することができる。

実施の形態１．
図１は、３点交差のビット線交差方式が採用された半導体記憶装置の全体構成を簡略化して示す回路図である。メモリセルアレイ内におけるビット線ＢＬの全長を４等分することによって領域ＡＲ１〜ＡＲ４が規定され、各領域ＡＲ１〜ＡＲ４の境界において、所定の相補ビット線対が交差されている。具体的には、ビット線ＢＬ１とビット線／ＢＬ１とは、領域ＡＲ１と領域ＡＲ２との境界に対応する交差領域ＴＲ１と、領域ＡＲ３と領域ＡＲ４との境界に対応する交差領域ＴＲ２とにおいて、それぞれ交差している。また、ビット線ＢＬ２とビット線／ＢＬ２とは、領域ＡＲ２と領域ＡＲ３との境界に対応する交差領域ＴＲ３において交差しており、ビット線ＢＬ０とビット線／ＢＬ０とは、領域ＡＲ２と領域ＡＲ３との境界に対応する交差領域ＴＲ４において交差している。

例えばビット線ＢＬ１は、領域ＡＲ１においてはビット線／ＢＬ０と容量Ｃ１を構成し、領域ＡＲ２においてはビット線ＢＬ２と容量Ｃ２を構成し、領域ＡＲ３においてはビット線／ＢＬ２と容量Ｃ３を構成し、領域ＡＲ４においてはビット線ＢＬ０と容量Ｃ４を構成する。ビット線ＢＬ１に隣接するビット線ＢＬ０が例えばＨ（High）レベルになると、ビット線ＢＬ０の相補ビット線であるビット線／ＢＬ０はＬ（Low）レベルとなる。その結果、ビット線ＢＬ１がＨレベルのビット線ＢＬ０から受ける容量Ｃ４に起因する干渉ノイズは、Ｌレベルのビット線／ＢＬ０から受ける容量Ｃ１に起因する干渉ノイズによって打ち消される。同様に、ビット線ＢＬ１がビット線ＢＬ２から受ける容量Ｃ２に起因する干渉ノイズは、ビット線／ＢＬ２から受ける容量Ｃ３に起因する干渉ノイズによって打ち消される。

図２は、メモリセルアレイのレイアウト構成を示す上面図である。図２では、１０行×６列分のレイアウト構成のみを抜き出して示している。所定の形成パターンを有する素子分離絶縁膜３によって、複数の素子形成領域ＡＣが行列状に規定されている。行方向（紙面の左右方向）で互いに隣接する素子形成領域ＡＣ同士は、列方向（紙面の上下方向）に関する素子形成領域ＡＣのピッチの１／２だけ、列方向にずれて形成されている。つまり、いわゆるハーフピッチのレイアウト構成を成している。

また、行方向に延在する複数のワード線ＷＬ０〜ＷＬ９が、列方向に等間隔に並んで形成されている。１つの素子形成領域ＡＣ上に２本のワード線ＷＬが形成されることにより、各素子形成領域ＡＣごとに２個のメモリセルが構成されている。各メモリセルはキャパシタ１３を備えており、キャパシタ１３は、コンタクトプラグ９を介して素子形成領域ＡＣに接続されている。

図３〜６は、本発明の実施の形態１に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。図３は第１配線層の構造を示しており、図４は第１配線層を含めて第２配線層の構造を示しており、図５は第１及び第２配線層を含めて第３配線層の構造を示しており、図６は第１及び第２配線層を含めて第４配線層の構造を示している。

図３を参照して、第１配線層内には、複数のビット線ＢＬが形成されている。ビット線／ＢＬ２は、第Ｙ０列及び第Ｙ１列に属している。ビット線／ＢＬ２のうち第Ｙ０列に属する部分と第Ｙ１列に属する部分とは、第１配線層内で互いに繋がっている。ビット線ＢＬ２は、第Ｙ１列に属する部分（ビット線ＢＬ２ａ）と、第Ｙ０列に属する部分（ビット線ＢＬ２ｂ）とを有している。ビット線ＢＬ２ａとビット線ＢＬ２ｂとは、第１配線層内では互いに分離されている。ビット線ＢＬ１は第Ｙ２列に属し、ビット線／ＢＬ１は第Ｙ３列に属する。ビット線／ＢＬ０は、第Ｙ４列及び第Ｙ５列に属している。ビット線／ＢＬ０のうち第Ｙ４列に属する部分と第Ｙ５列に属する部分とは、第１配線層内で互いに繋がっている。ビット線ＢＬ０は、第Ｙ５列に属する部分（ビット線ＢＬ０ａ）と、第Ｙ４列に属する部分（ビット線ＢＬ０ｂ）とを有している。ビット線ＢＬ０ａとビット線ＢＬ０ｂとは、第１配線層内では互いに分離されている。各ビット線ＢＬは、所定の箇所に形成されたコンタクトプラグ１５を介して、図２に示した素子形成領域ＡＣにそれぞれ接続されている。

図４を参照して、第２配線層内には、交差配線１８ａ，１８ｂとシャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９とが形成されている。交差配線１８ａは交差領域ＴＲ３内に形成されており、交差配線１８ｂは交差領域ＴＲ４内に形成されている。交差領域ＴＲ３，ＴＲ４は、第Ｘ３〜Ｘ６行に属している。

交差領域ＴＲ３に関して、交差配線１８ａは、コンタクトプラグ１９ａを介してビット線ＢＬ２ａに接続された一端と、コンタクトプラグ１９ｂを介してビット線ＢＬ２ｂに接続された他端とを有している。つまり、第１配線層内に形成されたビット線ＢＬ２ａとビット線ＢＬ２ｂとは、第２配線層内に形成された交差配線１８ａ及びコンタクトプラグ１９ａ，１９ｂを介して、互いに接続されている。交差領域ＴＲ４に関しても同様に、第１配線層内に形成されたビット線ＢＬ０ａとビット線ＢＬ０ｂとは、第２配線層内に形成された交差配線１８ｂ及びコンタクトプラグ１９ｃ，１９ｄを介して、互いに接続されている。

シャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９は、交差領域ＴＲ３，ＴＲ４が属さない第Ｘ０〜Ｘ２，Ｘ７〜Ｘ９行にそれぞれ属している。シャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９は、図２に示したワード線ＷＬ０〜ＷＬ２，ＷＬ７〜ＷＬ９に沿ってそれぞれ形成されており、後述する杭打ち領域２７内においてワード線ＷＬ０〜ＷＬ２，ＷＬ７〜ＷＬ９にそれぞれ接続されている。

図５を参照して、第３配線層内には、ＧＮＤ電位又はＶＤＤ電位を与える電源配線やグローバルＩＯ線（ＧＩＯ）等の配線２１が形成されている。図５に示した例では、配線２１は列方向に沿って延在している。

図６を参照して、第４配線層内には、シャント配線ＳＬ３〜ＳＬ６が形成されている。シャント配線ＳＬ３〜ＳＬ６は、交差領域ＴＲ３，ＴＲ４が属する第Ｘ３〜Ｘ６行にそれぞれ属している。シャント配線ＳＬ３〜ＳＬ６は、図２に示したワード線ＷＬ３〜ＷＬ６に沿ってそれぞれ形成されており、後述する杭打ち領域２７内においてワード線ＷＬ３〜ＷＬ６にそれぞれ接続されている。

第４配線層内に形成されているシャント配線ＳＬ３〜ＳＬ６の材質、配線幅、及び膜厚を、第２配線層内に形成されているシャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９の材質、配線幅、及び膜厚と等しくすることにより、全てのシャント配線ＳＬ０〜ＳＬ９の抵抗値を同一に設定することができる。その結果、シャント配線ＳＬ０〜ＳＬ９によって低減されたワード線ＷＬ０〜ＷＬ９の実効的な抵抗値がほぼ等しくなり、メモリセルへのアクセス速度が行ごとにばらつくことを回避できる。後述する実施の形態２〜９についても同様である。

図７〜９は、それぞれ図６に示したラインVII−VII，VIII−VIII，IX−IXに沿った位置に関する断面構造を示す断面図である。図７を参照して、Ｎウェル１上にＰウェル２が形成されており、Ｐウェル２の上面内に素子分離絶縁膜３が形成されている。また、Ｐウェル２の上面内には、いずれもＮ型のソース領域４及びドレイン領域５が形成されている。Ｐウェル２の上面上には、メモリセルトランジスタのゲート電極として機能するワード線ＷＬ４，ＷＬ５が、ゲート酸化膜を介して形成されている。素子分離絶縁膜３上には、ワード線ＷＬ３，ＷＬ６が形成されている。ワード線ＷＬの材質は、例えばポリシリコンである。ワード線ＷＬの側面及び上面上には、シリコン酸化膜やシリコン窒化膜等の絶縁膜７が形成されている。

例えばＵＳＧ膜から成る層間絶縁膜８内には、コンタクトプラグ９が形成されている。ソース領域４は、コンタクトプラグ９を介してキャパシタ１３に接続されている。キャパシタ１３は、キャパシタ下部電極１０、キャパシタ誘電体膜１１、及びキャパシタ上部電極１２を有している。

第１配線層は、層間絶縁膜１４とビット線／ＢＬ２，ＢＬ２ｂとを有している。層間絶縁膜１４の材質は例えばＵＳＧ膜であり、ビット線／ＢＬ２，ＢＬ２ｂの材質は例えば銅又はアルミニウム等の金属である。ビット線／ＢＬ２，ＢＬ２ｂはダマシンプロセスによって層間絶縁膜１４の上面内に形成されており、第１配線層の上面は平坦化されている。ビット線／ＢＬ２は、層間絶縁膜１４，８内に形成されたコンタクトプラグ１５を介して、ドレイン領域５に接続されている。

第２配線層は、層間絶縁膜１７と交差配線１８ａとを有している。層間絶縁膜１７の材質は例えばＵＳＧ膜であり、交差配線１８ａの材質は例えば銅又はアルミニウム等の金属である。交差配線１８ａはダマシンプロセスによって層間絶縁膜１７の上面内に形成されており、第２配線層の上面は平坦化されている。交差配線１８ａは、層間絶縁膜１７内に形成されたコンタクトプラグ１９を介して、ビット線ＢＬ２ｂに接続されている。

第３配線層は、層間絶縁膜２０と配線２１とを有している。層間絶縁膜２０の材質は例えばＵＳＧ膜であり、配線２１の材質は例えば銅又はアルミニウム等の金属である。配線２１はダマシンプロセスによって層間絶縁膜２０の上面内に形成されており、第３配線層の上面は平坦化されている。

第４配線層は、層間絶縁膜２２とシャント配線ＳＬ３〜ＳＬ６とを有している。層間絶縁膜２２の材質は例えばＵＳＧ膜であり、シャント配線ＳＬ３〜ＳＬ６の材質は例えば銅又はアルミニウム等の金属である。シャント配線ＳＬ３〜ＳＬ６はダマシンプロセスによって層間絶縁膜２２の上面内に形成されており、第４配線層の上面は平坦化されている。シャント配線ＳＬ３〜ＳＬ６は、それぞれワード線ＷＬ３〜ＷＬ６の上方に形成されている。

図８を参照して、交差配線１８ａは、第２配線層が有する層間絶縁膜１７の上面内に形成されている。図９を参照して、シャント配線ＳＬ０，ＳＬ１は、第２配線層が有する層間絶縁膜１７の上面内に形成されている。シャント配線ＳＬ０，ＳＬ１は、それぞれワード線ＷＬ０，ＷＬ１の上方に形成されている。

図１０は、本実施の形態１に係る半導体記憶装置の全体構成を示すブロック図である。メモリセルアレイは、所定本数のビット線ＢＬ及びワード線ＷＬごとに、複数の領域（「マット」とも称される）に分割されている。列方向に関するマットの両側にはセンスアンプ帯２５が配設されており、行方向に関するマットの両側には杭打ち部２７が形成されている。杭打ち部２７においては、対応するワード線ＷＬとシャント配線ＳＬとが、コンタクトプラグを介して互いに接続されている。図１０において、太線で示したシャント配線ＳＬは第４配線層内に形成されたシャント配線であり、その他のシャント配線ＳＬは第２配線層内に形成されたシャント配線である。３点交差のビット線交差方式が採用されているため、合計１２本のシャント配線ＳＬが第４配線層内に形成されている。また、各シャント配線ＳＬの下方に配設されている全てのワード線ＷＬは、ワードドライバ２６に接続されている。シャント配線ＳＬによってワード線ＷＬの実効的な抵抗値が低下するため、ワードドライバ２６から遠い位置に配設されているメモリセルにおいても、十分なアクセス速度を確保することができる。

このように本実施の形態１に係る半導体記憶装置によれば、ワード線ＷＬ０〜ＷＬ２，ＷＬ７〜ＷＬ９は、第２配線層内に形成されたシャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９にそれぞれ接続されている。一方、ワード線ＷＬ３〜ＷＬ６に関しては、交差配線１８ａ，１８ｂの存在に起因して第２配線層内にシャント配線を形成することができないが、第４配線層内にシャント配線ＳＬ３〜ＳＬ６が形成されており、ワード線ＷＬ３〜ＷＬ６はシャント配線ＳＬ３〜ＳＬ６にそれぞれ接続されている。そのため、ワード線ＷＬ３〜ＷＬ６に接続されているメモリセルは、他のワード線ＷＬ０〜ＷＬ２，ＷＬ７〜ＷＬ９に接続されているメモリセルと同様に、有効なメモリセルとして機能する。その結果、ダミーメモリセルが無くなるため、交差配線の存在に起因してメモリセルアレイの面積が増大することを回避することができる。

実施の形態２．
図１１は、図４に示した交差領域ＴＲ３の構造を拡大して示す上面図である。交差領域ＴＲ３内において、ビット線／ＢＬ２は、第Ｙ０列に属して列方向に延在する第１部分３０と、第Ｙ１列に属して列方向に延在する第２部分３１と、行方向に延在して第１部分３０と第２部分３１とを接続する第３部分３２とを有している。第１部分３０と第２部分３１とは、行方向及び列方向に関する第３部分３２の上面の中央点３５を中心として、点対称の関係で配設されている。

また、交差領域ＴＲ３内において、ビット線ＢＬ２ａは第４部分３３を有している。第４部分３３は、第Ｙ１列に属して列方向に延在し、ビット線／ＢＬ２の第１部分３０に隣接する。同様に、交差領域ＴＲ３内において、ビット線ＢＬ２ｂは第５部分３４を有している。第５部分３４は、第Ｙ０列に属して列方向に延在し、ビット線／ＢＬ２の第２部分３１に隣接する。第４部分３３と第５部分３４とは、交差配線１８ａを介して互いに接続されている。また、第４部分３３と第５部分３４とは、中央点３５を中心として点対称の関係で配設されている。

また、交差配線１８ａは、中央点３５を中心として点対称の上面形状を有している。図１１に示した例では、交差配線１８ａは、中央点３５を通って列方向に延在する幹部分と、幹部分の上端から行方向（右方向）に突出する枝部分と、幹部分の下端から行方向（左方向）に突出する枝部分とを有している。

図１１では、交差領域ＴＲ３の構造について説明したが、図１に示した他の交差領域ＴＲ１，ＴＲ２，ＴＲ４の構造についても同様である。

本実施の形態２に係る半導体記憶装置によれば、抵抗値や隣接ビット線との容量値等の電気特性を、互いに相補の関係にあるビット線ＢＬ２，／ＢＬ２間でほぼ等しくすることができる。

本実施の形態２に係る発明は、後述する実施の形態３〜９についても適用可能である。

実施の形態３．
図１２は、上記実施の形態１を基礎として、本発明の実施の形態３に係る第４配線層の構造を示す上面図である。複数のシャント配線ＳＬ３〜ＳＬ６は、所定のピッチで等間隔かつ平行に形成されている。最外端のシャント配線ＳＬ３，ＳＬ６の外側には、一対の金属配線３８，３９が、シャント配線ＳＬ３〜ＳＬ６と平行に形成されている。金属配線３８，３９は、シャント配線ＳＬ３〜ＳＬ６と同一の上面形状を有しており、また、シャント配線ＳＬ３〜ＳＬ６のピッチと同一のピッチで形成されている。つまり、シャント配線ＳＬ３とシャント配線ＳＬ４との間隔は、シャント配線ＳＬ３と金属配線３８との間隔に等しく、シャント配線ＳＬ６とシャント配線ＳＬ５との間隔は、シャント配線ＳＬ６と金属配線３９との間隔に等しい。

図１２には一対の金属配線３８，３９のみを示したが、複数対の金属配線が形成されていてもよい。つまり、金属配線３８，３９の外側に、金属配線３８，３９と同一構造の追加の金属配線が、同一ピッチかつ平行に形成されていてもよい。

本実施の形態３に係る半導体記憶装置によれば、シャント配線ＳＬ３〜ＳＬ６を形成する際に金属配線３８，３９を併せて形成することにより、シャント配線ＳＬ３〜ＳＬ６の形成プロセスにおいて、金属配線３８，３９は光学的ダミーパターンとして機能する。その結果、最外端のシャント配線ＳＬ３，ＳＬ６を精度良く形成できるため、仕上がり形状を全てのシャント配線ＳＬ３〜ＳＬ６間で均一にすることができる。

本実施の形態３に係る発明は、後述する実施の形態４〜９についても適用可能である。

実施の形態４．
図１３は、上記実施の形態１を基礎として、本発明の実施の形態４に係る半導体記憶装置の構造の一部を抜き出して示す上面図である。第４配線層内には、シャント配線ＳＬ３〜ＳＬ６と金属配線４０とが形成されている。金属配線４０は、シャント配線ＳＬ３〜ＳＬ６と平行に、行方向に延在して形成されている。金属配線４０には、ＧＮＤ電位、ＶＤＤ電位、ビット線プリチャージ電位、セルプレート電位、又はメモリセルの基板電位が供給されている。

また、第３配線層内には、複数の金属配線４１が形成されている。金属配線４１は、金属配線４０と直行するように、列方向に延在して形成されている。これにより、行方向に延在する金属配線４０と列方向に延在する金属配線４１とによって、金属配線群による網目構造が構成されている。

金属配線４１は、コンタクトプラグ４２を介して、金属配線４０に接続されている。金属配線４１には、金属配線４０の電位と同様に、ＧＮＤ電位、ＶＤＤ電位、ビット線プリチャージ電位、セルプレート電位、又はメモリセルの基板電位が供給されている。

なお、図５に示したように第３配線層内に配線２１を形成する都合上、配線２１とは別の電位が供給される配線４１を第３配線層内に形成できない場合には、配線４１を第５配線層内に形成することもできる。

本実施の形態４に係る半導体記憶装置によれば、所定の電位が供給される金属配線４１，４２をメモリセルアレイの上方において網目状に張り巡らせることにより、電源から電位供給点に至るまでの電圧降下を回避でき、チップ性能の安定化を図ることができる。

また、シャント配線ＳＬ３〜ＳＬ６と平行に延在する金属配線４０を、シャント配線ＳＬ３〜ＳＬ６と同一の配線層（上記の例では第４配線層）内に形成したため、金属配線４０を他の配線層（例えば第５配線層）内に形成する場合と比較すると、必要な配線層の数を削減することができる。

本実施の形態４に係る発明は、後述する実施の形態５〜９についても適用可能である。

実施の形態５．
図１４は、上記実施の形態１を基礎として、本発明の実施の形態５に係る半導体記憶装置の構造の一部を抜き出して示す上面図である。第４配線層内にはシャント配線ＳＬ３〜ＳＬ６が形成されており、第４配線層よりも上層の配線層（この例では第５配線層とする）内には、金属膜４４が形成されている。図１４に示すように、シャント配線ＳＬ３〜ＳＬ６は、平面視上、金属膜４４によって完全に覆われている。また、金属膜４４の電位は、ＧＮＤ電位又はＶＤＤ電位に固定されている。

図１５は、図１４に示したラインXV−XVに沿った位置に関して、第４及び第５配線層の断面構造を示す断面図である。第５配線層は、例えばＵＳＧ膜から成る層間絶縁膜４５と、ダマシンプロセスによって層間絶縁膜４５の上面内に形成された、例えば銅から成る金属膜４４とを有している。

本実施の形態５に係る半導体記憶装置によれば、金属膜４４は外部ノイズからシャント配線ＳＬ３〜ＳＬ６を保護するシールドとして機能するため、半導体記憶装置の動作の安定化を図ることができる。

なお、第２配線層内に形成されているシャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９に関しては、第３配線層内に複数形成されている配線２１（図５参照）がシールドとしても機能することとなる。

本実施の形態５に係る発明は、後述する実施の形態６〜９についても適用可能である。

実施の形態６．
図１６は、本発明の実施の形態６に係る半導体記憶装置の全体構成を示すブロック図である。本実施の形態６に係る半導体記憶装置では、メモリセルアレイを構成する複数のメモリセルのうち、図１に示した交差領域ＴＲ１〜ＴＲ４のいずれかを通る行に属するワード線ＷＬに接続されたメモリセルを、救済用の冗長メモリセルとして割り当てる。図１６において太線で示された合計１２本のシャント配線４９は、図６に示したように第４配線層内に形成されたシャント配線であり、いずれかの交差領域ＴＲを通るシャント配線である。そこで、本実施の形態６では、これらのシャント配線４９に対応する合計１２本のワード線ＷＬに接続されたメモリセルを、冗長メモリセルとして割り当てる。

第２配線層内に形成されたシャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９と、第４配線層内に形成されたシャント配線ＳＬ３〜ＳＬ６とでは、杭打ち部２７においてシャント配線ＳＬとワード線ＷＬとを接続するためのコンタクトプラグの高さが異なる。そのため、厳密には、シャント配線ＳＬ０〜ＳＬ２，ＳＬ７〜ＳＬ９に接続されたワード線ＷＬ０〜ＷＬ２，ＷＬ７〜ＷＬ９と、シャント配線ＳＬ３〜ＳＬ６に接続されたワード線ＷＬ３〜ＷＬ６とでは、実効的な抵抗値がわずかに相違する。

そこで、本実施の形態６に係る半導体記憶装置のようにシャント配線ＳＬ３〜ＳＬ６に対応するメモリセルを冗長メモリセルとして割り当てることにより、冗長メモリセルではない正規のメモリセルに関しては、実効的なワード線ＷＬの抵抗値を均一にすることができる。しかも、従来の半導体記憶装置においてダミーメモリセルとして扱われていたメモリセルを冗長メモリセルとして活用できるため、新たに冗長メモリセルを形成するためにメモリセルアレイの面積が増大するという事態を回避することができる。

本実施の形態６に係る発明は、後述する実施の形態８，９についても適用可能である。

実施の形態７．
図１７〜１９は、本発明の実施の形態７に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。図１７は第１配線層の構造を示しており、図１８は第１配線層を含めて第２配線層の構造を示しており、図１９は第１及び第２配線層を含めて第３配線層の構造を示している。

図１７を参照して、第１配線層内には、複数のビット線ＢＬが形成されている。ビット線ＢＬ２，／ＢＬ２，ＢＬ１，／ＢＬ１，ＢＬ０，／ＢＬ０の構造は、図３に示した構造と同様である。ビット線ＢＬ３は第Ｙ６列に属し、ビット線／ＢＬ３は第Ｙ７列に属する。図示は省略してあるが、各ビット線ＢＬは、所定の箇所に形成されたコンタクトプラグ１５を介して、図２に示した素子形成領域ＡＣにそれぞれ接続されている。

図１８を参照して、第２配線層内には、交差配線１８ａ，１８ｂと配線５０とが形成されている。図４に示した構造と同様に、交差配線１８ａはビット線ＢＬ２ａとビット線ＢＬ２ｂとを接続し、交差配線１８ｂはビット線ＢＬ０ａとビット線ＢＬ０ｂとを接続する。配線５０は、図５に示した配線２１と同様に、ＧＮＤ電位又はＶＤＤ電位を与える電源配線やグローバルＩＯ線等の配線である。配線５０は、交差配線１８ａ，１８ｂとの接触を回避すべく、交差配線１８ａ，１８ｂを迂回するように折れ曲がって形成されている。

図１９を参照して、第３配線層内には、シャント配線ＳＬ０〜ＳＬ９が形成されている。シャント配線ＳＬ０〜ＳＬ９は、それぞれ第Ｘ０〜Ｘ９行に属している。シャント配線ＳＬ０〜ＳＬ９は、図２に示したワード線ＷＬ０〜ＷＬ９に沿ってそれぞれ形成されており、図１０，１６に示した杭打ち領域２７内においてワード線ＷＬ０〜ＷＬ９にそれぞれ接続されている。

図２０は、図１９に示したラインXX−XXに沿った位置に関して、第１〜第３配線層の断面構造を示す断面図である。第１配線層は、層間絶縁膜１４とビット線ＢＬ２ａ，／ＢＬ２とを有している。層間絶縁膜１４の材質は例えばＵＳＧ膜であり、ビット線ＢＬ２ａ，／ＢＬ２の材質は例えば銅又はアルミニウム等の金属である。ビット線ＢＬ２ａ，／ＢＬ２はダマシンプロセスによって層間絶縁膜１４の上面内に形成されており、第１配線層の上面は平坦化されている。

第２配線層は、層間絶縁膜５１、交差配線１８ａ、及び配線５０を有している。層間絶縁膜５１の材質は例えばＵＳＧ膜であり、交差配線１８ａ及び配線５０の材質は例えば銅又はアルミニウム等の金属である。交差配線１８ａ及び配線５０はダマシンプロセスによって層間絶縁膜５１の上面内に形成されており、第２配線層の上面は平坦化されている。

第３配線層は、層間絶縁膜５２とシャント配線ＳＬ０〜ＳＬ９とを有している。層間絶縁膜５２の材質は例えばＵＳＧ膜であり、シャント配線ＳＬ０〜ＳＬ９の材質は例えば銅又はアルミニウム等の金属である。シャント配線ＳＬ０〜ＳＬ９はダマシンプロセスによって層間絶縁膜５２の上面内に形成されており、第３配線層の上面は平坦化されている。

このように本実施の形態７に係る半導体記憶装置によれば、上記実施の形態１に係る半導体記憶装置と同様に、シャント配線ＳＬ３〜ＳＬ６を形成することによってダミーメモリセルが無くなるため、交差配線の存在に起因してメモリセルアレイの面積が増大することを回避することができる。

また、第１配線層内にはビット線ＢＬが形成され、第２配線層内には交差配線１８ａ，１８ｂ及び配線５０が形成され、第３配線層内にはシャント配線ＳＬ０〜ＳＬ９が形成される。従って、多層配線構造が第１〜第４配線層を備える上記実施の形態１に係る半導体記憶装置と比較すると、必要な配線層の数を削減することができる。

図２１は、図１８に示した第２配線層に関する第１の変形例を示す上面図である。図１８に示した配線５０の代わりに、配線５４が形成されている。配線５４は、配線５０と同様に、ＧＮＤ電位又はＶＤＤ電位を与える電源配線やグローバルＩＯ線等の配線である。配線５４は、交差配線１８ａ，１８ｂに隣接しない第１部分５５と、交差配線１８ａ，１８ｂに隣接する第２部分５６とを備えている。第１部分５５の幅Ｗ１は、第２部分５６の幅Ｗ２よりも広い。第２部分５６の幅Ｗ２が第１部分５５の幅Ｗ１よりも狭いことにより、配線５４と交差配線１８ａ，１８ｂとの接触が回避されている。また、第１部分５５の幅Ｗ１が第２部分５６の幅Ｗ２よりも広いことにより、配線５４の抵抗値の低減が図られている。図１８に示した配線５０の代わりに図２１に示した配線５４を採用した場合であっても、上記と同様の効果を得ることができる。

図２２は、図１８に示した第２配線層に関する第２の変形例を示す上面図である。図１８に示した配線５０の代わりに、配線５８が形成されている。配線５８は、配線５０と同様に、ＧＮＤ電位又はＶＤＤ電位を与える電源配線やグローバルＩＯ線等の配線である。配線５８は、交差配線１８ａ，１８ｂに隣接する箇所において、上面形状が枠状の枠状部分５９を有している。枠状部分５９の内側には開口６０が規定されており、平面視上、交差配線１８ａ，１８ｂは枠状部分５９に接触することなく開口６０内に形成されている。換言すれば、交差配線１８ａ，１８ｂは枠状部分５９に内包されている。交差配線１８ａ，１８ｂが枠状部分５９に内包されることにより、配線５８と交差配線１８ａ，１８ｂとの接触が回避されている。図１８に示した配線５０の代わりに図２２に示した配線５８を採用した場合であっても、上記と同様の効果を得ることができる。

実施の形態８．
図２３〜２５は、本発明の実施の形態８に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。図２３は第１配線層の構造を示しており、図２４は第１配線層を含めて第２配線層の構造を示しており、図２５は第１及び第２配線層を含めて第３配線層の構造を示している。

図２３を参照して、第１配線層内には、ビット線／ＢＬ２ａ，ＢＬ２ｂ，ＢＬ１，／ＢＬ０ａ，ＢＬ０ｂ，ＢＬ３が形成されている。ビット線／ＢＬ２ａ，ＢＬ２ｂは、第Ｙ０列に属している。ビット線ＢＬ１は、第Ｙ２列に属している。ビット線／ＢＬ０ａ，ＢＬ０ｂは、第Ｙ４列に属している。ビット線ＢＬ３は、第Ｙ６列に属している。

図２４を参照して、第１配線層内には、ビット線ＢＬ２ａ，／ＢＬ２ｂ，／ＢＬ１，ＢＬ０ａ，／ＢＬ０ｂ，／ＢＬ３が形成されている。ビット線ＢＬ２ａ，／ＢＬ２ｂは、第Ｙ１列に属している。ビット線／ＢＬ１は、第Ｙ３列に属している。ビット線ＢＬ０ａ，／ＢＬ０ｂは、第Ｙ５列に属している。ビット線／ＢＬ３は、第Ｙ７列に属している。

ビット線ＢＬ２ａは、コンタクトプラグ６３ａを介してビット線ＢＬ２ｂに接続されている。ビット線／ＢＬ２ｂは、コンタクトプラグ６３ｂを介してビット線／ＢＬ２ａに接続されている。ビット線ＢＬ０ａは、コンタクトプラグ６３ｃを介してビット線ＢＬ０ｂに接続されている。ビット線／ＢＬ０ｂは、コンタクトプラグ６３ｄを介してビット線／ＢＬ０ａに接続されている。

図２５を参照して、第３配線層内には、シャント配線ＳＬ０〜ＳＬ９が形成されている。シャント配線ＳＬ０〜ＳＬ９は、それぞれ第Ｘ０〜Ｘ９行に属している。シャント配線ＳＬ０〜ＳＬ９は、図２に示したワード線ＷＬ０〜ＷＬ９に沿ってそれぞれ形成されており、図１０，１６に示した杭打ち領域２７内においてワード線ＷＬ０〜ＷＬ９にそれぞれ接続されている。

なお、図示は省略するが、図５に示した電源配線やグローバルＩＯ線等の配線２１は、第２及び第３配線層内には形成できないため、第４配線層内に形成されている。

図２６は、本実施の形態８に係る半導体記憶装置の全体構成を簡略化して示す回路図である。図２６に示したビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２のうち、太線で示した部分は第２配線層内に形成されており、それ以外の部分は第１配線層内に形成されている。

図２７は、図２５に示したラインXXVII−XXVIIに沿った位置に関して、第１〜第３配線層の断面構造を示す断面図である。第１配線層は、層間絶縁膜６４とビット線／ＢＬ２ａ，ＢＬ１，／ＢＬ０ａ，ＢＬ３とを有している。層間絶縁膜６４の材質は例えばＵＳＧ膜であり、ビット線／ＢＬ２ａ，ＢＬ１，／ＢＬ０ａ，ＢＬ３の材質は例えば銅又はアルミニウム等の金属である。ビット線／ＢＬ２ａ，ＢＬ１，／ＢＬ０ａ，ＢＬ３はダマシンプロセスによって層間絶縁膜６４の上面内に形成されており、第１配線層の上面は平坦化されている。

第２配線層は、層間絶縁膜６５とビット線ＢＬ２ａ，／ＢＬ１，ＢＬ０ａ，／ＢＬ３とを有している。層間絶縁膜６５の材質は例えばＵＳＧ膜であり、ビット線ＢＬ２ａ，／ＢＬ１，ＢＬ０ａ，／ＢＬ３の材質は例えば銅又はアルミニウム等の金属である。ビット線ＢＬ２ａ，／ＢＬ１，ＢＬ０ａ，／ＢＬ３はダマシンプロセスによって層間絶縁膜６５の上面内に形成されており、第２配線層の上面は平坦化されている。

第３配線層は、層間絶縁膜６６とシャント配線ＳＬ０とを有している。層間絶縁膜６６の材質は例えばＵＳＧ膜であり、シャント配線ＳＬ０の材質は例えば銅又はアルミニウム等の金属である。シャント配線ＳＬ０はダマシンプロセスによって層間絶縁膜６６の上面内に形成されており、第３配線層の上面は平坦化されている。

図２６，２７から明らかなように、第ｎ（ｎ：自然数）列に属するビット線ＢＬと、第（ｎ＋１）列に属するビット線ＢＬとは、互いに異なる配線層内に形成されている。

図２８は、代表的にビット線ＢＬ１とビット線／ＢＬ１との間の容量を説明するための模式図である。層間絶縁膜６４，６５の材質がＵＳＧ膜である場合、その比誘電率ε１は約４．３である。

ビット線／ＢＬ１がビット線ＢＬ１と同一の配線層内に形成されている場合は、ビット線ＢＬ１，／ＢＬ１間の距離をｄ１、ビット線ＢＬ１，／ＢＬ１の側面の面積をＳとすると、ビット線ＢＬ１，／ＢＬ１間の結合容量Ｃｂ１は、Ｃｂ１＝ε１×Ｓ／ｄ１となる。

一方、ビット線／ＢＬ１がビット線ＢＬ１と異なる配線層内に形成されている場合は、ビット線ＢＬ１，／ＢＬ１間の距離をｄ２とすると、ビット線ＢＬ１，／ＢＬ１間の結合容量Ｃｂ２は、Ｃｂ１＝ε１×Ｓ／ｄ２となる。

図２８から明らかなようにｄ２＞ｄ１であるため、Ｃｂ２＜Ｃｂ１となる。つまり、互いに隣接するビット線ＢＬ同士を異なる配線層内に形成することにより、同一の配線層内に形成されている場合と比較すると、ビット線間の結合容量を低減することができる。

ビット線間の結合容量Ｃｂが低減されると、結合容量Ｃｂとセル容量Ｃｓとの比であるＣｂ／Ｃｓ比を小さくすることができる。その結果、メモリセルからのデータの読み出し時にセンスアンプが認識すべき信号電圧が高くなるため、ＤＲＡＭメモリセルの読み出しマージンを向上することができる。

図２９は、変形例として、図２７に対応させて第１〜第４配線層の断面構造を示す断面図である。第１配線層は層間絶縁膜６７を有しており、層間絶縁膜６７の材質は例えばＵＳＧ膜である。第２配線層は、層間絶縁膜６８とビット線／ＢＬ２ａ，ＢＬ１，／ＢＬ０ａ，ＢＬ３とを有している。層間絶縁膜６８の材質は、第１配線層の層間絶縁膜６７よりも比誘電率が低い材質、例えばＳｉＯＣ膜等のいわゆるＬｏｗ−ｋ材料である。ＵＳＧ膜の比誘電率ε１は約４．３であり、ＳｉＯＣの比誘電率ε２は約２．８である。

第３配線層は、層間絶縁膜６９とビット線ＢＬ２ａ，／ＢＬ１，ＢＬ０ａ，／ＢＬ３とを有している。層間絶縁膜６９の材質は、層間絶縁膜６８と同様に例えばＳｉＯＣ膜である。第４配線層は、層間絶縁膜６６とシャント配線ＳＬ０とを有している。層間絶縁膜６６の材質は、ＵＳＧ膜であってもＳｉＯＣ膜であってもよい。

図３０は、代表的にビット線ＢＬ１とビット線／ＢＬ１との間の容量を説明するための模式図である。ビット線ＢＬ１，／ＢＬ１間の結合容量Ｃｂ３は、Ｃｂ３＝ε２×Ｓ／ｄ２となる。層間絶縁膜６４，６５の材質がＵＳＧ膜である図２７に示した構造と比較すると、ε２＜ε１であるため、Ｃｂ３＜Ｃｂ２となる。つまり、Ｌｏｗ−ｋ材料から成る層間絶縁膜６８，６９を採用することにより、図２７に示した構造よりもビット線間の結合容量を低減することができる。

これにより、Ｃｂ／Ｃｓ比をさらに小さくできるため、ＤＲＡＭメモリセルの読み出しマージンをさらに向上することが可能となる。

なお、図２９に示した構造では、ＳｉＯＣ膜から成る層間絶縁膜６８の下にＵＳＧ膜から成る層間絶縁膜６７を形成しているが、その理由は、ＳｉＯＣ膜をシリコン基板上に直接形成すると、ＳｉＯＣ膜の膜剥がれが生じやすいためである。従って、図７に示したように、シリコン基板上には層間絶縁膜８が形成され、層間絶縁膜８上に第１配線層を形成する場合には、図２９に示した構造から層間絶縁膜６７を省略することもできる。

実施の形態９．
上記実施の形態１〜８では３点交差のビット線交差方式を前提として説明したが、上記実施の形態１〜８に係る発明は、１点交差のビット線交差方式にも適用可能である。以下、代表的に上記実施の形態１に係る発明を１点交差のビット線交差方式に適用した例について説明する。

図３１〜３３は、本発明の実施の形態９に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。図３１は第１配線層の構造を示しており、図３２は第１配線層を含めて第２配線層の構造を示しており、図３３は第１及び第２配線層を含めて第４配線層の構造を示している。なお、図示は省略するが、第３配線層内には、図５と同様に配線２１が形成されている。

図３１を参照して、第１配線層内には、複数のビット線ＢＬが形成されている。ビット線／ＢＬ０は、第Ｙ０列及び第Ｙ１列に属している。ビット線／ＢＬ０のうち第Ｙ０列に属する部分と第Ｙ１列に属する部分とは、第１配線層内で互いに繋がっている。ビット線／ＢＬ１は、第Ｙ１列及び第Ｙ３列に属している。ビット線／ＢＬ１のうち第Ｙ１列に属する部分と第Ｙ３列に属する部分とは、第１配線層内で互いに繋がっている。ビット線ＢＬ１は、第Ｙ２列に属する部分（ビット線ＢＬ１ａ）と、第Ｙ０列に属する部分（ビット線ＢＬ１ｂ）とを有している。ビット線ＢＬ１ａとビット線ＢＬ１ｂとは、第１配線層内では互いに分離されている。ビット線ＢＬ０は、第Ｙ３列に属する部分（ビット線ＢＬ０ａ）と、第Ｙ２列に属する部分（ビット線ＢＬ０ｂ）とを有している。ビット線ＢＬ０ａとビット線ＢＬ０ｂとは、第１配線層内では互いに分離されている。図示は省略するが、各ビット線ＢＬは、所定の箇所に形成されたコンタクトプラグ１５を介して、図２に示した素子形成領域ＡＣにそれぞれ接続されている。

図３２を参照して、第２配線層内には、交差配線７５，７６とシャント配線ＳＬ０，ＳＬ１，ＳＬ６，ＳＬ７とが形成されている。交差配線７５，７６は交差領域ＴＲ内に形成されている。交差領域ＴＲは、第Ｘ２〜Ｘ５行に属している。シャント配線ＳＬ０，ＳＬ１は、交差領域ＴＲが属さない第Ｘ０，Ｘ１，Ｘ６，Ｘ７行にそれぞれ属している。

交差配線７５は、コンタクトプラグ７７を介してビット線ＢＬ１ａに接続された一端と、コンタクトプラグ７８を介してビット線ＢＬ１ｂに接続された他端とを有している。つまり、第１配線層内に形成されたビット線ＢＬ１ａとビット線ＢＬ１ｂとは、第２配線層内に形成された交差配線７５及びコンタクトプラグ７７，７８を介して、互いに接続されている。同様に、第１配線層内に形成されたビット線ＢＬ０ａとビット線ＢＬ０ｂとは、第２配線層内に形成された交差配線７６及びコンタクトプラグ７９，８０を介して、互いに接続されている。

図３３を参照して、第４配線層内には、シャント配線ＳＬ２〜ＳＬ５が形成されている。シャント配線ＳＬ２〜ＳＬ５は、交差領域ＴＲが属する第Ｘ２〜Ｘ５行にそれぞれ属している。

上記実施の形態１〜８に係る発明を１点交差のビット線交差方式に適用した場合であっても、それぞれの実施の形態と同様の効果を得ることができる。

実施の形態１０．
図３４は、３点交差のビット線交差方式が採用された、本発明の実施の形態１０に係る半導体記憶装置の全体構成を簡略化して示す回路図である。図１０，１６に示したように、列方向に関するマットの両側には、センスアンプ帯２５が配設されている。図３４に示したセンスアンプ９０〜９２は、図１０，１６に示したセンスアンプ帯２５の一部を構成するものである。

本実施の形態１０に係る半導体記憶装置では、センスアンプ９０〜９２が形成されているセンスアンプ領域まで延在する部分を含めたビット線ＢＬの全長を４等分することによって、領域ＡＲ１１，ＡＲ２２，ＡＲ３３，ＡＲ４４が規定される。そして、各領域ＡＲ１１，ＡＲ２２，ＡＲ３３，ＡＲ４４の境界において、所定の相補ビット線対が交差されている。例えば、ビット線ＢＬ１とビット線／ＢＬ１とは、領域ＡＲ１１と領域ＡＲ２２との境界に対応する交差領域ＴＲ１と、領域ＡＲ３３と領域ＡＲ４４との境界に対応する交差領域ＴＲ２とにおいて、それぞれ交差している。

本実施の形態１０に係る半導体記憶装置によれば、隣接ビット線間の容量が真に等しくなるため、ビット線交差方式を採用することによるノイズ低減効果を最大限に発揮させることができる。

なお、上記実施の形態１〜１０では、ＤＲＡＭのビット線ＢＬを対象として本発明を適用する例について説明したが、本発明は、ＤＲＡＭ以外のメモリ（例えばＳＲＡＭ）のビット線にも適用することができる。また、本発明は、第１方向に延在して一部に交差領域を含む複数の第１の配線と、第１方向に垂直な第２方向に延在する複数の第２の配線と、第２の配線を低抵抗化するために第２の配線に接続された第３の配線とを備える多層配線構造であれば、どのようなものにも適用することができる。例えば、ビット線以外のＧＩＯ線等の配線にも適用することができる。

３点交差のビット線交差方式が採用された半導体記憶装置の全体構成を簡略化して示す回路図である。 メモリセルアレイのレイアウト構成を示す上面図である。 本発明の実施の形態１に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。 本発明の実施の形態１に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。 本発明の実施の形態１に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。 本発明の実施の形態１に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。 図６に示したラインVII−VIIに沿った位置に関する断面構造を示す断面図である。 図６に示したラインVIII−VIIIに沿った位置に関する断面構造を示す断面図である。 図６に示したラインIX−IXに沿った位置に関する断面構造を示す断面図である。 本発明の実施の形態１に係る半導体記憶装置の全体構成を示すブロック図である。 本発明の実施の形態２に係る半導体記憶装置に関して、図４に示した交差領域の構造を拡大して示す上面図である。 本発明の実施の形態３に係る半導体記憶装置が備える第４配線層の構造を示す上面図である。 本発明の実施の形態４に係る半導体記憶装置の構造の一部を抜き出して示す上面図である。 本発明の実施の形態５に係る半導体記憶装置の構造の一部を抜き出して示す上面図である。 図１４に示したラインXV−XVに沿った位置に関して、第４及び第５配線層の断面構造を示す断面図である。 本発明の実施の形態６に係る半導体記憶装置の全体構成を示すブロック図である。 本発明の実施の形態７に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。 本発明の実施の形態７に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。 本発明の実施の形態７に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。 図１９に示したラインXX−XXに沿った位置に関して、第１〜第３配線層の断面構造を示す断面図である。 図１８に示した第２配線層に関する第１の変形例を示す上面図である。 図１８に示した第２配線層に関する第２の変形例を示す上面図である。 本発明の実施の形態８に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。 本発明の実施の形態８に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。 本発明の実施の形態８に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。 本発明の実施の形態８に係る半導体記憶装置の全体構成を簡略化して示す回路図である。 図２５に示したラインXXVII−XXVIIに沿った位置に関して、第１〜第３配線層の断面構造を示す断面図である。 隣接ビット線間の容量を説明するための模式図である。 本発明の実施の形態８に係る半導体記憶装置が備える多層配線構造の変形例を示す断面図である。 隣接ビット線間の容量を説明するための模式図である。 本発明の実施の形態９に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。 本発明の実施の形態９に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。 本発明の実施の形態９に係る半導体記憶装置が備える多層配線構造の構成を示す上面図である。 本発明の実施の形態１０に係る半導体記憶装置の全体構成を簡略化して示す回路図である。

符号の説明

ＷＬ０〜ＷＬ９ ワード線、ＢＬ０〜ＢＬ３，／ＢＬ０〜／ＢＬ３ ビット線、ＴＲ，ＴＲ１〜ＴＲ４ 交差領域、ＳＬ０〜ＳＬ９ シャント配線、１８ａ，１８ｂ 交差配線、２１，５０，５４，５８ 配線、２５ センスアンプ帯、３０ 第１部分、３１ 第２部分、３２ 第３部分、３３ 第４部分、３４ 第５部分、３５ 中央点、３８，３９，４０，４１ 金属配線、４４ 金属膜、５９ 枠状部分、６８，６９ 層間絶縁膜。

Claims (14)

1. 行列状に配設された複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの行ごとに設けられた複数のワード線と、前記メモリセルアレイの列ごとに設けられた複数のビット線と、複数の配線層が積層された多層配線構造とを備える半導体記憶装置において、
   前記複数のビット線には、ビット線本体部分が形成された配線層とは異なる第１の配線層内に形成された交差配線を用いて互いに交差する第１及び第２のビット線が含まれ、
   前記複数のワード線には、
   前記第１及び第２のビット線が交差する交差領域を通らない行に属する第１のワード線と、
   前記交差領域を通る行に属する第２のワード線と
   が含まれ、
   前記半導体記憶装置は、
   前記第１のワード線に接続され、前記第１のワード線に沿って前記第１の配線層内に形成された第１の金属配線と、
   前記第２のワード線に接続され、前記第２のワード線に沿って第２の配線層内に形成された第２の金属配線と
   をさらに備える、半導体記憶装置。
2. 前記第２のワード線及び前記第２の金属配線はそれぞれ複数であり、
   複数の前記第２の金属配線は、所定ピッチで互いに平行に形成されており、
   前記第２の配線層内において、最外端の前記第２の金属配線に対して前記所定ピッチかつ平行に形成され、前記第２の金属配線と同一の上面形状を有する、少なくとも一対の第３の金属配線をさらに備える、請求項１に記載の半導体記憶装置。
3. 前記第２の配線層内において行方向に延在して形成され、所定電位に固定された複数の第３の金属配線と、
   第３の配線層内において列方向に延在して形成され、前記複数の第３の金属配線と電気的に接続され、前記所定電位に固定された複数の第４の金属配線と
   をさらに備える、請求項１に記載の半導体記憶装置。
4. 平面視上前記第２の金属配線を覆うように、前記第２の配線層よりも上層の配線層内に形成され、所定電位に固定された金属膜をさらに備える、請求項１に記載の半導体記憶装置。
5. 前記複数のメモリセルのうち、前記第２のワード線に接続されたメモリセルは、冗長メモリセルとして割り当てられている、請求項１に記載の半導体記憶装置。
6. 行列状に配設された複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの行ごとに設けられた複数のワード線と、前記メモリセルアレイの列ごとに設けられた複数のビット線と、複数の配線層が積層された多層配線構造とを備える半導体記憶装置において、
   前記複数のビット線には、ビット線本体部分が形成された配線層とは異なる第１の配線層内に形成された交差配線を用いて互いに交差する第１及び第２のビット線が含まれ、
   前記複数のワード線には、
   前記第１及び第２のビット線が交差する交差領域を通らない行に属する第１のワード線と、
   前記交差領域を通る行に属する第２のワード線と
   が含まれ、
   前記半導体記憶装置は、
   前記第１のワード線に接続され、前記第１のワード線に沿って第２の配線層内に形成された第１の金属配線と、
   前記第２のワード線に接続され、前記第２のワード線に沿って前記第２の配線層内に形成された第２の金属配線と
   をさらに備える、半導体記憶装置。
7. 前記第１の配線層内に形成され、前記交差配線とは異なる他の配線をさらに備え、
   前記他の配線は、前記交差配線を迂回して形成されている、請求項６に記載の半導体記憶装置。
8. 前記第１の配線層内に形成され、前記交差配線とは異なる他の配線をさらに備え、
   前記交差配線と隣接する部分の前記他の配線の幅は、前記交差配線と隣接しない部分の前記他の配線の幅よりも狭い、請求項６に記載の半導体記憶装置。
9. 前記第１の配線層内に形成され、前記交差配線とは異なる他の配線をさらに備え、
   前記他の配線は、前記交差配線を内包する枠状の上面形状を部分的に有している、請求項６に記載の半導体記憶装置。
10. 前記第２の金属配線の材質、幅、及び膜厚は、前記第１の金属配線の材質、幅、及び膜厚とそれぞれ同一である、請求項１又は６に記載の半導体記憶装置。
11. 前記交差領域内において、前記第１のビット線は、
    第１の列に属する第１部分と、
    前記第１の列に隣接する第２の列に属する第２部分と、
    前記第１部分と前記第２部分とを接続する第３部分と
    を有し、
    前記交差領域内において、前記第２のビット線は、
    前記第２の列に属して前記第１部分に隣接する第４部分と、
    前記第１の列に属して前記第２部分に隣接し、前記交差配線を介して前記第４部分に接続された第５部分と
    を有し、
    前記第１部分と前記第２部分とは、前記第３部分の上面の中央点を中心として点対称の関係で配設されており、
    前記第４部分と前記第５部分とは、前記中央点を中心として点対称の関係で配設されており、
    前記交差配線は、前記中央点を中心として点対称の上面形状を有している、請求項１又は６に記載の半導体記憶装置。
12. 前記複数のビット線のうち、第ｎ列に属するビット線は、第３の配線層内に形成されており、第（ｎ＋１）列に属するビット線は、第４の配線層内に形成されている、請求項１又は６に記載の半導体記憶装置。
13. 前記第３及び第４の配線層は、低誘電率の層間絶縁膜を有する、請求項１２に記載の半導体記憶装置。
14. 前記メモリセルアレイに隣接して配設されたセンスアンプ領域をさらに備え、
    ３点交差のビット線交差方式において、前記交差領域は、前記センスアンプ領域まで延在する部分を含めたビット線長を４等分することによって規定されている、請求項１〜１３のいずれか一つに記載の半導体記憶装置。

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