JPH10303387A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10303387A JPH10303387A JP9111242A JP11124297A JPH10303387A JP H10303387 A JPH10303387 A JP H10303387A JP 9111242 A JP9111242 A JP 9111242A JP 11124297 A JP11124297 A JP 11124297A JP H10303387 A JPH10303387 A JP H10303387A
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- Japan
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- bit line
- sense amplifier
- main bit
- sub
- memory cell
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Abstract
(57)【要約】
【課題】 センスアンプ回路が形成される領域が占める
平面面積を小さくすることが可能な半導体記憶装置を提
供する。 【解決手段】 センスアンプＳＡ０とメインビット線対
ＭＢＬ０，／ＭＢＬ０との接続には、ワード線が延びる
方向と同じ方向に延びる第１サブビット線ＳＢＬ０と第
２サブビット線／ＳＢＬ０とを含むサブビット線対から
なるサブビット線が用いられる。
平面面積を小さくすることが可能な半導体記憶装置を提
供する。 【解決手段】 センスアンプＳＡ０とメインビット線対
ＭＢＬ０，／ＭＢＬ０との接続には、ワード線が延びる
方向と同じ方向に延びる第１サブビット線ＳＢＬ０と第
２サブビット線／ＳＢＬ０とを含むサブビット線対から
なるサブビット線が用いられる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、半導体記憶装置におけるセン
スアンプ配置のための構造の改良に関するものである。
に関し、より特定的には、半導体記憶装置におけるセン
スアンプ配置のための構造の改良に関するものである。
【０００２】
【従来の技術】近年、ＤＲＡＭ（Dynamic Random Acces
s Memory）に代表される半導体記憶装置は、高集積化が
進むにつれて、その構造が変化している。特に、ＤＲＡ
Ｍの高集積化を１Ｇｂｉｔ（ギガビット）に代表される
Ｇｂｉｔ級へと押し進めた場合、メモリセル領域、周辺
回路領域のサイズの縮小が余儀なくされる。ＤＲＡＭに
おいては、単純にその構造を変えずに、メモリ容量を増
加すると、メモリセルからの信号電圧が低下したり、消
費電力および遅延時間が増大する。そのため、消費電力
および遅延時間の増大を抑制するため、ビット線または
ワード線を多数に分割するという方法が用いられる。
s Memory）に代表される半導体記憶装置は、高集積化が
進むにつれて、その構造が変化している。特に、ＤＲＡ
Ｍの高集積化を１Ｇｂｉｔ（ギガビット）に代表される
Ｇｂｉｔ級へと押し進めた場合、メモリセル領域、周辺
回路領域のサイズの縮小が余儀なくされる。ＤＲＡＭに
おいては、単純にその構造を変えずに、メモリ容量を増
加すると、メモリセルからの信号電圧が低下したり、消
費電力および遅延時間が増大する。そのため、消費電力
および遅延時間の増大を抑制するため、ビット線または
ワード線を多数に分割するという方法が用いられる。
【０００３】具体的には、伊藤清男著（超ＬＳＩメモ
リ）Ｐ．１３２〜Ｐ．１３９に、ワード線の分割方法、
ビット線の分割方法およびセンスアンプ配置方法が開示
されている。
リ）Ｐ．１３２〜Ｐ．１３９に、ワード線の分割方法、
ビット線の分割方法およびセンスアンプ配置方法が開示
されている。
【０００４】ここで、ビット線の分割を例にして、従来
のアレイ制御回路の分割方法と配置方法とについて説明
する。
のアレイ制御回路の分割方法と配置方法とについて説明
する。
【０００５】まず、図７を参照して、ＤＲＡＭにおける
ビット線のレイアウト方式の１種として、オープンビッ
ト線配置の構造について説明する。なお、図７は、オー
プンビット線構成を概念的に示す平面図である。
ビット線のレイアウト方式の１種として、オープンビッ
ト線配置の構造について説明する。なお、図７は、オー
プンビット線構成を概念的に示す平面図である。
【０００６】１つのセンスアンプＳＡｊに接続される１
対のビット線ＢＬｊ、／ＢＬｊがそのセンスアンプを挟
んで対向配置されている。このオープンビット線構成に
よれば、メモリセルＭｉｊは、ワード線ＷＬｉとビット
線ＢＬｊ，／ＢＬｊの各交差点に１個ずつ配置される。
そのため、レイアウトの効率の上では、オープンビット
線構成はメモリセルの高密度化に適している。
対のビット線ＢＬｊ、／ＢＬｊがそのセンスアンプを挟
んで対向配置されている。このオープンビット線構成に
よれば、メモリセルＭｉｊは、ワード線ＷＬｉとビット
線ＢＬｊ，／ＢＬｊの各交差点に１個ずつ配置される。
そのため、レイアウトの効率の上では、オープンビット
線構成はメモリセルの高密度化に適している。
【０００７】しかしながら、オープンビット線構成は，
１本のビット線に対して１個のセンスアンプＳＡｊが対
応するように配置されるため、センスアンプの配置間隔
（ピッチ）はビット線間隔に支配される。すなわち、セ
ンスアンプは１メモリセルピッチ内に配置される必要
上、センスアンプのピッチの緩和は不可能であり、オー
プンビット線構成はセンスアンプの設計レイアウト上不
利である。
１本のビット線に対して１個のセンスアンプＳＡｊが対
応するように配置されるため、センスアンプの配置間隔
（ピッチ）はビット線間隔に支配される。すなわち、セ
ンスアンプは１メモリセルピッチ内に配置される必要
上、センスアンプのピッチの緩和は不可能であり、オー
プンビット線構成はセンスアンプの設計レイアウト上不
利である。
【０００８】次に、図８を参照して、ＤＲＡＭにおける
ビット線のレイアウト方式の１種として折返しビット線
構成について説明する。なお、図８は、折返しビット線
構成を概念的に示す平面図てある。
ビット線のレイアウト方式の１種として折返しビット線
構成について説明する。なお、図８は、折返しビット線
構成を概念的に示す平面図てある。
【０００９】１つのセンスアンプＳＡｊに接続される１
対のビット線ＢＬｊ，／ＢＬｊが平行に配置されてい
る。この折返しビット線構成によれば、ビット線対を構
成する２本のビット線が近接しているので、加工による
ばらつき、電気的なノイズなどの影響を受けにくい。し
たがって、ビット線のバランスやセンスアンプの感度の
面から、図７に示されるオープンビット線構成に比べて
有利である。
対のビット線ＢＬｊ，／ＢＬｊが平行に配置されてい
る。この折返しビット線構成によれば、ビット線対を構
成する２本のビット線が近接しているので、加工による
ばらつき、電気的なノイズなどの影響を受けにくい。し
たがって、ビット線のバランスやセンスアンプの感度の
面から、図７に示されるオープンビット線構成に比べて
有利である。
【００１０】また、この折返しビット線構成によれば、
センスアンプの片側に配置されたメモリセルアレイに隣
り合う２本のビット線からなるビット線対が配置される
ため、センスアンプの配置間隔（ピッチ）は２メモリセ
ルピッチに緩和される。すなわち、オープンビット線構
成に比べて、折返しビット線構成はセンスアンプの設計
レイアウト上、比較的有利な構成である。
センスアンプの片側に配置されたメモリセルアレイに隣
り合う２本のビット線からなるビット線対が配置される
ため、センスアンプの配置間隔（ピッチ）は２メモリセ
ルピッチに緩和される。すなわち、オープンビット線構
成に比べて、折返しビット線構成はセンスアンプの設計
レイアウト上、比較的有利な構成である。
【００１１】
【発明が解決しようとする課題】しかしながら、図８に
示すように、折返しビット線構成によれば、通過ワード
線の処理などの設計レイアウトの制限により、ワード線
ＷＬｉとビット線ＢＬｊ，／ＢＬｊのすべての交点にメ
モリセルＭｉｊを配置することはできない。そのため、
メモリセルアレイの高密度化、すなわちメモリセルアレ
イ領域の面積の縮小が十分に図られない。
示すように、折返しビット線構成によれば、通過ワード
線の処理などの設計レイアウトの制限により、ワード線
ＷＬｉとビット線ＢＬｊ，／ＢＬｊのすべての交点にメ
モリセルＭｉｊを配置することはできない。そのため、
メモリセルアレイの高密度化、すなわちメモリセルアレ
イ領域の面積の縮小が十分に図られない。
【００１２】今後、Ｇｂｉｔ級に対応して半導体記憶装
置の高集積化が進むと、図９に示すように、センスアン
プの配置間隔（ピッチ）が、メモリセルピッチよりも大
きくなり、メモリセルアレイ領域１００よりもセンスア
ンプ領域の方が大きくなってしまう。その結果、センス
アンプの設計レイアウトを行なうことができなくなる。
置の高集積化が進むと、図９に示すように、センスアン
プの配置間隔（ピッチ）が、メモリセルピッチよりも大
きくなり、メモリセルアレイ領域１００よりもセンスア
ンプ領域の方が大きくなってしまう。その結果、センス
アンプの設計レイアウトを行なうことができなくなる。
【００１３】さらに、メモリセル領域１００とセンスア
ンプ領域とをつなぐための余分な配線領域１１０が生じ
るため、半導体記憶装置の面積が増加するという問題が
生じる。
ンプ領域とをつなぐための余分な配線領域１１０が生じ
るため、半導体記憶装置の面積が増加するという問題が
生じる。
【００１４】一方、センスアンプ領域のセンスアンプの
配置間隔（ピッチ）に合せてメモリセルアレイ領域１０
０におけるビット線を配置すると、メモリセル回路領域
１００の面積が増加し、半導体記憶装置の面積が増加す
るという問題が生じる。
配置間隔（ピッチ）に合せてメモリセルアレイ領域１０
０におけるビット線を配置すると、メモリセル回路領域
１００の面積が増加し、半導体記憶装置の面積が増加す
るという問題が生じる。
【００１５】ここで、このような問題点を解決するため
に、特開平２−１６６６９０号公報に、センスアンプの
配置について提案されている。このセンスアンプの配置
について、図１０および図１１を参照して説明する。な
お、図１０は、特開平２−１６６６９０号公報に開示さ
れた折返しビット線構成を概念的に示す平面図であり、
図１５は、センスアンプとビット線との接続を概念的に
示す図である。
に、特開平２−１６６６９０号公報に、センスアンプの
配置について提案されている。このセンスアンプの配置
について、図１０および図１１を参照して説明する。な
お、図１０は、特開平２−１６６６９０号公報に開示さ
れた折返しビット線構成を概念的に示す平面図であり、
図１５は、センスアンプとビット線との接続を概念的に
示す図である。
【００１６】上記公報に開示されたセンスアンプの配置
によれば、ビット線ＢＬ０〜ＢＬ３，／ＢＬ０〜／ＢＬ
３の延びる方向に沿って、センスアンプＳＡ０〜ＳＡ３
が配置されている。このように、センスアンプＳＡ０〜
ＳＡ３を配置することによって、ビット線のピッチ間隔
に影響されることなくセンスアンプＳＡ０〜ＳＡ３を配
置することが可能となっている。
によれば、ビット線ＢＬ０〜ＢＬ３，／ＢＬ０〜／ＢＬ
３の延びる方向に沿って、センスアンプＳＡ０〜ＳＡ３
が配置されている。このように、センスアンプＳＡ０〜
ＳＡ３を配置することによって、ビット線のピッチ間隔
に影響されることなくセンスアンプＳＡ０〜ＳＡ３を配
置することが可能となっている。
【００１７】しかしながら、具体的にセンスアンプＳＡ
０〜ＳＡ３を配置した場合、センスアンプ帯を設けるた
めの必要面積から、センスアンプがワード線ＷＬｉの延
びる方向にそれぞれずれて配置されることになる。その
結果、センスアンプを形成するための領域が、メモリセ
ルアレイ領域からはみ出してしまうという問題が生じ
る。
０〜ＳＡ３を配置した場合、センスアンプ帯を設けるた
めの必要面積から、センスアンプがワード線ＷＬｉの延
びる方向にそれぞれずれて配置されることになる。その
結果、センスアンプを形成するための領域が、メモリセ
ルアレイ領域からはみ出してしまうという問題が生じ
る。
【００１８】したがって、この発明は上記のような問題
点を解消するためになされたもので、メモリセルアレイ
領域を構成するビット線の間隔と無関係にセンスアンプ
を配置することができるとともに、そのセンスアンプ回
路が形成される領域が占める平面面積を効率よく小さく
することが可能な半導体記憶装置を提供することを目的
とする。
点を解消するためになされたもので、メモリセルアレイ
領域を構成するビット線の間隔と無関係にセンスアンプ
を配置することができるとともに、そのセンスアンプ回
路が形成される領域が占める平面面積を効率よく小さく
することが可能な半導体記憶装置を提供することを目的
とする。
【００１９】
【課題を解決するための手段】この発明に従った半導体
記憶装置は、同じ方向に延びる第１メインビット線と第
２メインビット線とからなるメインビット線が複数本配
置され、上記メインビット線に交差するように配列され
る複数本のワード線と、上記メインビット線と上記ワー
ド線との交差点に配置された複数個のメモリセルからな
るメモリセルアレイ領域と、上記メモリセルアレイ領域
から延びる上記メインビット線に対応して接続され、上
記メインビット線の電圧差を感知し、増幅するための複
数個のセンスアンプ手段とを備えている。さらに、上記
センスアンプ手段は、上記メインビット線対の延びる方
向に沿って複数個並ぶように配列され、上記各センスア
ンプと上記各メインビット線との接続には、それぞれ上
記ワード線が延びる方向と同じ方向に延びる第１サブビ
ット線と第２サブビット線とからなるサブビット線が複
数本用いられている。
記憶装置は、同じ方向に延びる第１メインビット線と第
２メインビット線とからなるメインビット線が複数本配
置され、上記メインビット線に交差するように配列され
る複数本のワード線と、上記メインビット線と上記ワー
ド線との交差点に配置された複数個のメモリセルからな
るメモリセルアレイ領域と、上記メモリセルアレイ領域
から延びる上記メインビット線に対応して接続され、上
記メインビット線の電圧差を感知し、増幅するための複
数個のセンスアンプ手段とを備えている。さらに、上記
センスアンプ手段は、上記メインビット線対の延びる方
向に沿って複数個並ぶように配列され、上記各センスア
ンプと上記各メインビット線との接続には、それぞれ上
記ワード線が延びる方向と同じ方向に延びる第１サブビ
ット線と第２サブビット線とからなるサブビット線が複
数本用いられている。
【００２０】また、好ましくは、上記第１メインビット
線と上記第２メインビット線とは、平行に配置されてい
る。
線と上記第２メインビット線とは、平行に配置されてい
る。
【００２１】また、好ましくは、上記第１メインビット
線と上記第２メインビット線とは、同一の直線上に配置
されている。
線と上記第２メインビット線とは、同一の直線上に配置
されている。
【００２２】
（実施の形態１）以下、図１および図２を参照して、こ
の発明に従った実施の形態１における半導体記憶装置に
おいて、折返しビット線構成に適用した場合について説
明する。なお、図１は、折返しビット線構造のレイアウ
トを概念的に示す平面図であり、図２は、センスアンプ
とビット線との接続の関係を概念的に示す平面図であ
る。
の発明に従った実施の形態１における半導体記憶装置に
おいて、折返しビット線構成に適用した場合について説
明する。なお、図１は、折返しビット線構造のレイアウ
トを概念的に示す平面図であり、図２は、センスアンプ
とビット線との接続の関係を概念的に示す平面図であ
る。
【００２３】まず、図１を参照して、４個のセンスアン
プＳＡ０，ＳＡ１，ＳＡ２およびＳＡ３がメインビット
線ＭＢＬ０〜ＭＢＬ３，／ＭＢＬ０〜／ＭＢＬ３の延び
る方向に沿って並んで配置されている。メインビット線
ＭＢＬｊ，／ＭＢＬｊとワード線ＷＬｉとの交差点に
は、通過ワード線の処理等のレイアウトの制限を受けて
１つおきにメモリセルＭｉｊが配置されている。
プＳＡ０，ＳＡ１，ＳＡ２およびＳＡ３がメインビット
線ＭＢＬ０〜ＭＢＬ３，／ＭＢＬ０〜／ＭＢＬ３の延び
る方向に沿って並んで配置されている。メインビット線
ＭＢＬｊ，／ＭＢＬｊとワード線ＷＬｉとの交差点に
は、通過ワード線の処理等のレイアウトの制限を受けて
１つおきにメモリセルＭｉｊが配置されている。
【００２４】メモリセルアレイ領域１００から延びるメ
インビット線は、各センスアンプＳＡ０，ＳＡ１，ＳＡ
２およびＳＡ３に接続される。
インビット線は、各センスアンプＳＡ０，ＳＡ１，ＳＡ
２およびＳＡ３に接続される。
【００２５】ここで、図２を参照して、メインビット線
とセンスアンプとの接続関係について説明する。センス
アンプＳＡ０に着目すると、メインビット線対ＭＢＬ
０，／ＭＢＬ０がメモリセルアレイ領域１００から延
び、センスアンプＳＡ０に接続される。ここで、メイン
ビット線対ＭＢＬ０，／ＭＢＬ０とセンスアンプＳＡ０
との接続には、ワード線方向に延びるサブビット線対Ｓ
ＢＬ０，／ＳＢＬ０が用いられる。
とセンスアンプとの接続関係について説明する。センス
アンプＳＡ０に着目すると、メインビット線対ＭＢＬ
０，／ＭＢＬ０がメモリセルアレイ領域１００から延
び、センスアンプＳＡ０に接続される。ここで、メイン
ビット線対ＭＢＬ０，／ＭＢＬ０とセンスアンプＳＡ０
との接続には、ワード線方向に延びるサブビット線対Ｓ
ＢＬ０，／ＳＢＬ０が用いられる。
【００２６】同様に、メインビット線対ＭＢＬ１，／Ｍ
ＢＬ１とセンスアンプＳＡ１との接続には、ワード線方
向に延びるサブビット線対ＳＢＬ１，／ＳＢＬ１が用い
られる。メインビット線対ＭＢＬ２，／ＭＢＬ２とセン
スアンプＳＡ２との接続には、ワード線方向に延びるサ
ブビット線対ＳＢＬ２，／ＳＢＬ２が用いられる。メイ
ンビット線対ＭＢＬ３，／ＭＢＬ３とセンスアンプＳＡ
３との接続には、ワード線方向に延びるサブビット線対
ＳＢＬ３，／ＳＢＬ３が用いられる。
ＢＬ１とセンスアンプＳＡ１との接続には、ワード線方
向に延びるサブビット線対ＳＢＬ１，／ＳＢＬ１が用い
られる。メインビット線対ＭＢＬ２，／ＭＢＬ２とセン
スアンプＳＡ２との接続には、ワード線方向に延びるサ
ブビット線対ＳＢＬ２，／ＳＢＬ２が用いられる。メイ
ンビット線対ＭＢＬ３，／ＭＢＬ３とセンスアンプＳＡ
３との接続には、ワード線方向に延びるサブビット線対
ＳＢＬ３，／ＳＢＬ３が用いられる。
【００２７】このように、サブビット線対を介在してメ
インビット線対と対応するセンスアンプとを接続するこ
とによって、センスアンプＳＡ０〜ＳＡ３の配置を任意
の配置に設計することが可能となる。その結果、センス
アンプＳＡ０〜ＳＡ３を効率よく配置することが可能と
なる。
インビット線対と対応するセンスアンプとを接続するこ
とによって、センスアンプＳＡ０〜ＳＡ３の配置を任意
の配置に設計することが可能となる。その結果、センス
アンプＳＡ０〜ＳＡ３を効率よく配置することが可能と
なる。
【００２８】また、図３を参照して、図１および図２で
説明したセンスアンプの配置を、実際のＤＲＡＭに適用
した場合のセンスアンプレイアウトを説明する。
説明したセンスアンプの配置を、実際のＤＲＡＭに適用
した場合のセンスアンプレイアウトを説明する。
【００２９】図３においては、８ビットごとに同じパタ
ーンが繰返されるパターンを有し、メインビット線対Ｍ
ＢＬ０，／ＭＢＬ０〜ＭＢＬ７，／ＭＢＬ７の８つのメ
インビット線対を有している。また、これらのメインビ
ット線対に対応する８つのセンスアンプＳＡ０〜ＳＡ７
が設けられている。
ーンが繰返されるパターンを有し、メインビット線対Ｍ
ＢＬ０，／ＭＢＬ０〜ＭＢＬ７，／ＭＢＬ７の８つのメ
インビット線対を有している。また、これらのメインビ
ット線対に対応する８つのセンスアンプＳＡ０〜ＳＡ７
が設けられている。
【００３０】ここで、図４を参照して、代表例として、
センスアンプＳＡ０，ＳＡ１領域の構成について説明す
る。
センスアンプＳＡ０，ＳＡ１領域の構成について説明す
る。
【００３１】メインビット線ＭＢＬ０がサブビット線Ｓ
ＢＬ０に接続され，メインビット線／ＭＢＬ０がサブビ
ット線／ＳＢＬ０に接続されている。サブビット線ＳＢ
Ｌ０は、センスアンプＳＡ０内に設けられたセンスアン
プトランジスタ３００内に設けられるゲート配線１０ｂ
に電気的に接続されている。また、サブビット線／ＳＢ
Ｌ０も同様に、ゲート配線１０ａに電気的に接続されて
いる。
ＢＬ０に接続され，メインビット線／ＭＢＬ０がサブビ
ット線／ＳＢＬ０に接続されている。サブビット線ＳＢ
Ｌ０は、センスアンプＳＡ０内に設けられたセンスアン
プトランジスタ３００内に設けられるゲート配線１０ｂ
に電気的に接続されている。また、サブビット線／ＳＢ
Ｌ０も同様に、ゲート配線１０ａに電気的に接続されて
いる。
【００３２】図４に示すように、ゲート配線１０ａ，１
０ｂは、ともにワード線が延びる方向に沿って十分なゲ
ート長さを有している。したがって、しきい値のばらつ
きが小さいセンスアンプトランジスタを提供することが
可能となる。その結果、ノイズに強い高性能のセンスア
ンプを提供することが可能となる。
０ｂは、ともにワード線が延びる方向に沿って十分なゲ
ート長さを有している。したがって、しきい値のばらつ
きが小さいセンスアンプトランジスタを提供することが
可能となる。その結果、ノイズに強い高性能のセンスア
ンプを提供することが可能となる。
【００３３】センスアンプＳＡ１の領域においても、メ
インビット線ＭＢＬ１がサブビット線ＳＢＬ１に接続さ
れ、メインビット線／ＭＢＬ１がサブビット線／ＳＢＬ
１に接続されている。サブビット線ＳＢＬ１はゲート配
線１０ｄに接続され、サブビット線／ＳＢＬ１はゲート
配線１０ｃに接続されている。
インビット線ＭＢＬ１がサブビット線ＳＢＬ１に接続さ
れ、メインビット線／ＭＢＬ１がサブビット線／ＳＢＬ
１に接続されている。サブビット線ＳＢＬ１はゲート配
線１０ｄに接続され、サブビット線／ＳＢＬ１はゲート
配線１０ｃに接続されている。
【００３４】したがって、センスアンプＳＡ１領域にお
いても、センスアンプＳＡ０領域と同様に、センスアン
プトランジスタのゲート長さに余裕を持たせることがで
きるため、しきい値のばらつきが小さいセンスアンプト
ランジスタを提供することが可能となる。
いても、センスアンプＳＡ０領域と同様に、センスアン
プトランジスタのゲート長さに余裕を持たせることがで
きるため、しきい値のばらつきが小さいセンスアンプト
ランジスタを提供することが可能となる。
【００３５】また、サブビット線を用いてメインビット
線とセンスアンプとを接続することにより、センスアン
プの配置の設計の自由度が向上する。その結果、センス
アンプＳＡ０，ＳＡ１の２つの領域をまたがるように、
１つのセンスアンプ駆動トランジスタ２００を設けるこ
とが可能となる。したがって、２つのセンスアンプ形成
領域に対して１つのセンスアンプ駆動トランジスタを配
置することが可能となり、半導体記憶装置の高速動作を
実現させることが可能となる。
線とセンスアンプとを接続することにより、センスアン
プの配置の設計の自由度が向上する。その結果、センス
アンプＳＡ０，ＳＡ１の２つの領域をまたがるように、
１つのセンスアンプ駆動トランジスタ２００を設けるこ
とが可能となる。したがって、２つのセンスアンプ形成
領域に対して１つのセンスアンプ駆動トランジスタを配
置することが可能となり、半導体記憶装置の高速動作を
実現させることが可能となる。
【００３６】（実施の形態２）次に、図５を参照して、
この発明に従った実施の形態２における半導体記憶装置
において、オープンビット線構成に適用した場合につい
て説明する。図５は、オープンビット線構成のレイアウ
トを概念的に示す平面図である。
この発明に従った実施の形態２における半導体記憶装置
において、オープンビット線構成に適用した場合につい
て説明する。図５は、オープンビット線構成のレイアウ
トを概念的に示す平面図である。
【００３７】メインビット線ＭＢＬ０〜ＭＢＬ３，／Ｍ
ＢＬ０〜／ＭＢＬ３の延びる方向に沿って４個のセンス
アンプＳＡ０〜ＳＡ３が配置されている。これらの４個
のセンスアンプの両側にはメモリセルアレイ領域１０
０，１００が配されている。メインビット線ＢＬｊ，／
ＢＬｊとワード線ＷＬｉの各交差点には、メモリセルＭ
ｉｊが１個ずつ配置されている。
ＢＬ０〜／ＭＢＬ３の延びる方向に沿って４個のセンス
アンプＳＡ０〜ＳＡ３が配置されている。これらの４個
のセンスアンプの両側にはメモリセルアレイ領域１０
０，１００が配されている。メインビット線ＢＬｊ，／
ＢＬｊとワード線ＷＬｉの各交差点には、メモリセルＭ
ｉｊが１個ずつ配置されている。
【００３８】メインビット線とセンスアンプとの接続関
係については、上述した実施の形態１と同様に、メイン
ビット線対ＭＢＬ０，／ＭＢＬ０とセンスアンプＳＡ０
との接続には、ワード線方向に延びるサブビット線対Ｓ
ＢＬ０，／ＳＢＬ０が用いられる。メインビット線対Ｍ
ＢＬ１，／ＭＢＬ１とセンスアンプＳＡ１との接続に
は、ワード線方向に延びるサブビット線対ＳＢＬ１，／
ＳＢＬ１が用いられる。メインビット線対ＭＢＬ２，／
ＭＢＬ２とセンスアンプＳＡ２との接続には、ワード線
方向に延びるサブビット線対ＳＢＬ２，／ＳＢＬ２が用
いられる。メインビット線対ＭＢＬ３，／ＭＢＬ３とセ
ンスアンプＳＡ３との接続には、ワード線方向に延びる
サブビット線対ＳＢＬ３，／ＳＢＬ３が用いられる。
係については、上述した実施の形態１と同様に、メイン
ビット線対ＭＢＬ０，／ＭＢＬ０とセンスアンプＳＡ０
との接続には、ワード線方向に延びるサブビット線対Ｓ
ＢＬ０，／ＳＢＬ０が用いられる。メインビット線対Ｍ
ＢＬ１，／ＭＢＬ１とセンスアンプＳＡ１との接続に
は、ワード線方向に延びるサブビット線対ＳＢＬ１，／
ＳＢＬ１が用いられる。メインビット線対ＭＢＬ２，／
ＭＢＬ２とセンスアンプＳＡ２との接続には、ワード線
方向に延びるサブビット線対ＳＢＬ２，／ＳＢＬ２が用
いられる。メインビット線対ＭＢＬ３，／ＭＢＬ３とセ
ンスアンプＳＡ３との接続には、ワード線方向に延びる
サブビット線対ＳＢＬ３，／ＳＢＬ３が用いられる。
【００３９】したがって、図５に示すオープンビット線
構成において、本願発明の構成を適用した場合において
も、実施の形態１と同様に、メインビット線対とセンス
アンプとをサブビット線を介在して用いることにより、
センスアンプの配置を任意の位置に配置することが可能
となり、センスアンプを効率よく配置し、半導体記憶装
置の高集積化を図ることが可能となる。
構成において、本願発明の構成を適用した場合において
も、実施の形態１と同様に、メインビット線対とセンス
アンプとをサブビット線を介在して用いることにより、
センスアンプの配置を任意の位置に配置することが可能
となり、センスアンプを効率よく配置し、半導体記憶装
置の高集積化を図ることが可能となる。
【００４０】また、本発明に従ったセンスアンプを、図
６に示すように、シェアードの折返し型ビット線方式に
適用した場合においても、同様の作用効果を得ることが
できる。
６に示すように、シェアードの折返し型ビット線方式に
適用した場合においても、同様の作用効果を得ることが
できる。
【００４１】以上、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は上記した説明ではなく、特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は上記した説明ではなく、特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。
【００４２】
【発明の効果】この発明に従った半導体記憶装置によれ
ば、センスアンプとメインビット線との接続において、
サブビット線を用いるこにとより、センスアンプの配置
を任意の位置に設ける設計が可能となる。その結果、セ
ンスアンプを効率よく配置して、半導体記憶装置の高集
積を実現することが可能となる。
ば、センスアンプとメインビット線との接続において、
サブビット線を用いるこにとより、センスアンプの配置
を任意の位置に設ける設計が可能となる。その結果、セ
ンスアンプを効率よく配置して、半導体記憶装置の高集
積を実現することが可能となる。
【００４３】また、センスアンプ内に設けられるトラン
ジスタのゲート長さ（ワード線が延びる方向）に余裕を
持たせることができるため、しきい値のばらつきが小さ
いトランジスタを形成することが可能となる。その結
果、ノイズに強い高性能のセンスアンプを構成すること
が可能となる。
ジスタのゲート長さ（ワード線が延びる方向）に余裕を
持たせることができるため、しきい値のばらつきが小さ
いトランジスタを形成することが可能となる。その結
果、ノイズに強い高性能のセンスアンプを構成すること
が可能となる。
【００４４】また、サブビット線はセンスアンプ形成領
域にのみ配線されるため、たとえばメモリセルアレイ領
域に形成されるＤＲＡＭのキャパシタのセルプレートと
同じ配線層を使ってレイアウトすることが可能となる。
したがって、メモリセル形成領域とセンスアンプ形成領
域との段差が緩和され、セルプレート平坦化のプロセス
工程を削減することが可能となり、半導体記憶装置のプ
ロセス工程の簡略化を図ることが可能となる。
域にのみ配線されるため、たとえばメモリセルアレイ領
域に形成されるＤＲＡＭのキャパシタのセルプレートと
同じ配線層を使ってレイアウトすることが可能となる。
したがって、メモリセル形成領域とセンスアンプ形成領
域との段差が緩和され、セルプレート平坦化のプロセス
工程を削減することが可能となり、半導体記憶装置のプ
ロセス工程の簡略化を図ることが可能となる。
【００４５】また好ましくは、第１メインビット線と第
２メインビット線とが平行に配置されている。これによ
り、上述した本発明における構造を従来のオープン型ビ
ット線方式のＤＲＡＭに適用することが可能となる。
２メインビット線とが平行に配置されている。これによ
り、上述した本発明における構造を従来のオープン型ビ
ット線方式のＤＲＡＭに適用することが可能となる。
【００４６】また、好ましくは、第１メインビット線と
第２メインビット線とが同一の直線上に配置されてい
る。これにより、上述した発明を折返し型ビット線方式
に適用することが可能となる。
第２メインビット線とが同一の直線上に配置されてい
る。これにより、上述した発明を折返し型ビット線方式
に適用することが可能となる。
【図１】 この発明の実施の形態１における折返しビッ
ト線構成のレイアウトを概念的に示す平面図である。
ト線構成のレイアウトを概念的に示す平面図である。
【図２】 図１における、センスアンプとビット線との
接続の関係を概念的に示す平面図である。
接続の関係を概念的に示す平面図である。
【図３】 図１におけるセンスアンプ配置を適用したセ
ンスアンプレイアウトを示す平面図である。
ンスアンプレイアウトを示す平面図である。
【図４】 図３におけるセンスアンプＳＡ０，ＳＡ１の
部分拡大図である。
部分拡大図である。
【図５】 この発明の実施の形態２におけるオープンビ
ット線構成のレイアウトを概念的に示す平面図である。
ット線構成のレイアウトを概念的に示す平面図である。
【図６】 この発明に基づいた実施の形態２におけるシ
ェアード型の折返しビット線構成のレイアウトを概念的
に示す平面図である。
ェアード型の折返しビット線構成のレイアウトを概念的
に示す平面図である。
【図７】 従来技術におけるオープンビット線構成のレ
イアウトを概念的に示す平面図である。
イアウトを概念的に示す平面図である。
【図８】 従来技術における折返しビット線構成のレイ
アウトを概念的に示す平面図である。
アウトを概念的に示す平面図である。
【図９】 従来技術における折返しビット線構成の問題
点を示す第１の図である。
点を示す第１の図である。
【図１０】 従来技術における折返しビット線構成の問
題点を示す第２の図である。
題点を示す第２の図である。
【図１１】 図１０に示すメインビット線とセンスアン
プとの接続関係を概念的に示す平面図である。
プとの接続関係を概念的に示す平面図である。
ＳＡ０〜ＳＡ３ センスアンプ、ＷＬｉ ワード線、Ｍ
ｊｉ メモリセル、ＭＢＬ０〜ＭＢＬ３、／ＭＢＬ０〜
／ＭＢＬ３ メインビット線、ＳＢＬ０〜ＳＢＬ３、／
ＳＢＬ０〜／ＳＢＬ３ サブビット線、１００ メモリ
セルアレイ領域。
ｊｉ メモリセル、ＭＢＬ０〜ＭＢＬ３、／ＭＢＬ０〜
／ＭＢＬ３ メインビット線、ＳＢＬ０〜ＳＢＬ３、／
ＳＢＬ０〜／ＳＢＬ３ サブビット線、１００ メモリ
セルアレイ領域。
Claims (3)
- 【請求項１】 同じ方向に延びる第１メインビット線と
第２メインビット線とからなるメインビット線が複数本
配置され、 前記メインビット線に交差するように配列される複数本
のワード線と、 前記メインビット線と前記ワード線との交差点に配置さ
れた複数個のメモリセルからなるメモリセルアレイ領域
と、 前記メモリセルアレイ領域から延びる前記メインビット
線に対応して接続され、前記メインビット線の電圧差を
感知し、増幅するための複数個のセンスアンプ手段と、
を備え、 前記センスアンプ手段は、前記メインビット線対の延び
る方向に沿って複数個並ぶように配列され、前記各セン
スアンプと前記各メインビット線との接続には、それぞ
れ前記ワード線が延びる方向と同じ方向に延びる第１サ
ブビット線と第２サブビット線とからなるサブビット線
が複数本用いられる、半導体記憶装置。 - 【請求項２】 前記第１メインビット線と前記第２メイ
ンビット線とは、平行に配置された、請求項１に記載の
半導体記憶装置。 - 【請求項３】 前記第１メインビット線と前記第２メイ
ンビット線とは、同一の直線上に配置された、請求項１
に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9111242A JPH10303387A (ja) | 1997-04-28 | 1997-04-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9111242A JPH10303387A (ja) | 1997-04-28 | 1997-04-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303387A true JPH10303387A (ja) | 1998-11-13 |
Family
ID=14556192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9111242A Pending JPH10303387A (ja) | 1997-04-28 | 1997-04-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303387A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6791132B2 (en) | 2001-01-18 | 2004-09-14 | Hitachi, Ltd. | Memory semiconductor device with reduced sense amplifier area |
| JP2011060402A (ja) * | 2009-09-14 | 2011-03-24 | Renesas Electronics Corp | 半導体記憶装置 |
| US9202537B2 (en) | 2012-10-17 | 2015-12-01 | Renesas Electronics Corporation | Semiconductor memory device |
| JP2016213487A (ja) * | 2011-02-02 | 2016-12-15 | 株式会社半導体エネルギー研究所 | 半導体メモリ装置 |
| CN108780842A (zh) * | 2016-03-23 | 2018-11-09 | 于利奇研究中心有限公司 | 用于制造存储器的方法、存储器以及该存储器的应用 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683891A (en) * | 1979-12-13 | 1981-07-08 | Fujitsu Ltd | Semiconductor storage device |
| JPH0684349A (ja) * | 1992-08-31 | 1994-03-25 | Nec Corp | 半導体記憶装置 |
| JPH07254650A (ja) * | 1994-03-15 | 1995-10-03 | Toshiba Corp | ダイナミック型半導体記憶装置 |
-
1997
- 1997-04-28 JP JP9111242A patent/JPH10303387A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683891A (en) * | 1979-12-13 | 1981-07-08 | Fujitsu Ltd | Semiconductor storage device |
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| JP2011060402A (ja) * | 2009-09-14 | 2011-03-24 | Renesas Electronics Corp | 半導体記憶装置 |
| JP2016213487A (ja) * | 2011-02-02 | 2016-12-15 | 株式会社半導体エネルギー研究所 | 半導体メモリ装置 |
| US9202537B2 (en) | 2012-10-17 | 2015-12-01 | Renesas Electronics Corporation | Semiconductor memory device |
| CN108780842A (zh) * | 2016-03-23 | 2018-11-09 | 于利奇研究中心有限公司 | 用于制造存储器的方法、存储器以及该存储器的应用 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040608 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050125 |