JP2006155703A - 半導体集積回路 - Google Patents

Abstract

【課題】 メモリ部とロジック部とが単一の半導体チップ上に形成されて複数のデータ処理を同時におこなう半導体集積回路における、メモリ部とロジック部とのデータのやり取りのタイミングが最適化されて、動作性能及び動作速度が向上されるとともに消費電流が軽減される半導体集積回路を提供する。
【解決手段】 メモリ部２における複数のデータ伝送線１１、１３の間で生じる遅延に係わる情報をモニタするモニタ回路１２と、その遅延に合わせて位相が異なる複数の内部同期クロックを生成する生成回路２１と、を備える。そして、生成回路２１で生成した内部同期クロックを、メモリ部２とロジック部３とのタイミングを調整する信号として用いる。
【選択図】 図１

Description

この発明は、複数のデータ伝送線を有するメモリ部とロジック部とが単一の半導体チップ上に形成されて複数のデータ処理を同時におこなうＳＲＡＭ等の半導体集積回路に関し、特に、画像処理等に用いられるＳＩＭＤ方式の半導体集積回路に関するものである。

従来から、大量のデータを処理する画像処理等では、メモリ部とロジック部（プロセッサ）とを単一の半導体チップ上に搭載して、専用の処理システムとして高速に処理をおこなう半導体集積回路が多く用いられている。このような半導体集積装置として、代表的なＳＩＭＤ（Single Instruction Multiple Data）方式のものは、１つの命令でメモリ部（メモリコア）からの大量のデータを複数の演算回路で並列に同時処理をおこなって、これを繰り返し実行することによって、種々の画像処理を実現している。

このように大量のデータを処理するためには、それに応じた大容量のメモリ回路とそれらのデータを処理する複数の演算回路とが必要になる。そして、大容量のメモリ領域に対応させるために、小容量のメモリ回路を複数用いることも可能である。しかし、その場合には、複数のメモリ回路のそれぞれに制御回路が必要となって、チップサイズが大きくなってしまう。

ＳＩＭＤ方式のように同時に並列処理をおこなう半導体集積回路では、チップサイズを縮小する目的を含めて、ワードラインを共通のドライバで駆動して、複数のデータ伝送線（データ入出力線）を有する単一の大容量メモリ回路（メモリ部）を搭載することが可能になる。その場合、メモリセルアレイにおける１本のワードライン上のデータを並列に読み出して、この読み出されたデータの演算処理を並列に実行することとなる。
ところが、大量のデータを一度に同時処理するためには、メモリコアのデータ入出力線の本数を多くする必要がある。しかし、そのような場合には、ワードライン方向の負荷が増加するとともに、ワードラインの配線抵抗によってドライバの近傍と最遠端とのワードライン選択時間に大きな時間差（遅延）が生じてしまう。これにより、メモリ部からの読出しタイミングや書込みタイミングが、複数のデータ入出力線間で異なってしまう。

このような大容量化による配線遅延は、ロジック部でも同様に生じる可能性がある。すなわち、大量のデータを同時処理するために複数の演算回路を制御する信号に対して、メモリ部のワードラインを駆動する信号ほどではないにしても、配線長及び配線負荷はかなり大きなものとなる。したがって、ロジック部内の各演算回路間でのデータ処理タイミングに遅延が生じてしまう。

一方、特許文献１等には、メモリ回路における動的センスアンプのタイミングを最適化することを目的として、メモリ単体で構成される回路においてワードライン抵抗、ビットライン容量の変化を模擬する技術が開示されている。
また、特許文献２〜特許文献４等には、ＳＲＡＭのセルフタイミング回路において、消費電流を軽減すること等を目的として、メモリ単体で構成される回路にダミーセルを用いる技術が開示されている。

特許平１０−１７７７９２号公報 特開２００２−３６７３７７号公報 特開２００３−７０５５号公報 特開２００３−３６６７８号公報

上述した従来の半導体集積回路は、ＳＩＭＤ方式のものに代表されるように、大量のデータを同時に処理できるものの、メモリ部（メモリコア）と演算回路を含むロジック部とでの入出力タイミングがそれぞれに独立した遅延値を持って入出力信号としてあらわれるために、双方の同期をとるためのタイミング制御が難しくなるという問題があった。

例えば、メモリコアの制御信号（ワードライン信号）におけるドライバ近傍の入出力データとそれに対応する演算回路の入出力データとのタイミングを合わせたとしても、ドライバから遠い側の入出力データはメモリコア及びロジック部の遅延の程度が異なるために、タイミングが合わなくなってしまう。これに対して、すべての演算回路を正常に動作させるためにそれぞれのデータに対してセットアップタイム、ホールドタイムを設けた場合には、動作周波数を低下させることになってしまう。このような動作タイミングのずれは、高速動作の妨げになるだけではなく、消費電流を浪費する原因となっていた。

ここで、メモリコアとロジック部との同期が取り難い原因として、メモリセル特有のレイアウトが挙げられる。通常、演算回路は基本論理ゲートを組み合わせることによって合成されるが、メモリ回路では集積度を上げるために、１ビット当たりのセル形状を特別なデザインルールに従って作成している。そのために、遅延情報をデータベース化して他の論理回路と同様に扱うことが困難となって、メモリコアはそれ自体がブラックボックスとして扱われることが多かった。また、各入出力データのタイミングを予め設定する方策も考えられるが、実際には製造工程におけるばらつき等によってタイミングを正確に設定することが困難であって、それぞれのスペックに動作マージンを加えた形での設定になっていた。

小容量のデータを扱う半導体集積回路であれば同時のタイミングでデータの転送を扱ったとしても大きな問題とはならないが、大容量のデータを扱うＳＩＭＤ方式の半導体集積回路（プロセッサ）においては同時に並列処理をおこなうために、動作タイミングを合致させるように制御しなければならない。ＳＩＭＤ方式の半導体集積回路では、レイアウト上、大容量のメモリ回路の入出力線と演算回路を含むロジック部の入出力線とを、それぞれのピッチを合わせて配置する。しかし、それぞれの制御信号の配線負荷が異なるために、入出力線のタイミングのずれを調整する方法が必要になる。

このような問題を解決するために、メモリ回路におけるワードラインやビットラインの遅延成分をモニタして、メモリ回路のセンスアンプ等の活性化タイミングを制御する技術も開示されている。これらの技術は、実際に使用するワードラインやビットラインを複製したダミー回路を設けて、それらの動作を模擬するものである。具体的には、ワードライン及びビットラインの最遠端にダミーメモリセルを配置することで、クリティカルパスでのメモリセルアクセスを模擬して、メモリ回路の活性化期間を制御する。しかし、このような技術では、最も遅いパスに合わせてタイミングを決定するために、入出力のタイミングを均一に定義する小容量のメモリ回路に対しては問題は生じないが、大容量のメモリ回路に対してはクリティカルパスにのみ対応した回路となってしまう。

一方、上述した特許文献１〜特許文献４等の技術は、いずれも、メモリ単体で構成される回路にダミー回路を設けたものであって、メモリ部とロジック部とが単一の半導体チップ上に形成された半導体集積回路における各入出力データ線間の遅延によるばらつきを制御するものではない。

この発明は、上述のような課題を解決するためになされたもので、メモリ部とロジック部とが単一の半導体チップ上に形成されて複数のデータ処理を同時におこなう半導体集積回路における、メモリ部とロジック部とのデータのやり取りのタイミングが最適化されて、動作性能及び動作速度が向上されるとともに消費電流が軽減される半導体集積回路を提供することにある。

この発明の請求項１記載の発明にかかる半導体集積回路は、複数のデータ伝送線を有するメモリ部とロジック部とが単一の半導体チップ上に形成されて複数のデータ処理を同時におこなう半導体集積回路であって、前記メモリ部における前記複数のデータ伝送線の間で生じる遅延に係わる情報をモニタするモニタ回路と、前記遅延に合わせて位相が異なる複数の内部同期クロックを生成する生成回路と、を備え、前記内部同期クロックを前記メモリ部と前記ロジック部とのタイミングを調整する信号として用いるものである。

また、請求項２記載の発明にかかる半導体集積回路は、前記請求項１に記載の発明において、前記生成回路は、前記メモリ部と前記ロジック部とを接続する複数のデータ伝送線に対して所定間隔ごとに前記内部同期クロックを生成するものである。

また、請求項３記載の発明にかかる半導体集積回路は、前記請求項１又は請求項２に記載の発明において、前記複数のデータ伝送線は、複数のワードライン及びビットラインであって、前記モニタ回路を、前記ワードラインの動作を模擬するように形成されたダミーワードラインとしたものである。

また、請求項４記載の発明にかかる半導体集積回路は、前記請求項３に記載の発明において、前記ワードラインは、複数のメモリセルが接続され、前記ダミーワードラインは、予め固定されたデータを保持するとともに前記メモリセルの動作を模擬するように形成されたダミーメモリセルが接続されたものである。

また、請求項５記載の発明にかかる半導体集積回路は、前記請求項４に記載の発明において、前記生成回路を、前記ダミーメモリセルとしたものである。

また、請求項６記載の発明にかかる半導体集積回路は、前記請求項３〜請求項５のいずれかに記載の発明において、前記ワードラインは、複数のメモリセルが接続され、前記ダミーワードラインは、予め固定されたデータを保持するとともに前記メモリセルの動作を模擬するように形成されたダミーメモリセルが接続され、前記ダミーワードラインに対して逆相で動作するように形成された第２のダミーワードラインと、前記第２のダミーワードラインに接続された第２のダミーメモリセルと、前記ダミーメモリセルの出力ノードに接続されるとともに、前記第２のダミーメモリセルからの出力信号が入力されるプリチャージ回路と、前記第２のダミーメモリセルの出力ノードに接続されるとともに、前記ダミーメモリセルからの出力信号が入力される第２のプリチャージ回路と、を備えたものである。

また、請求項７記載の発明にかかる半導体集積回路は、前記請求項６に記載の発明において、前記生成回路は、前記ワードラインの立ち上がり又は立ち下がりの変化に合わせて前記内部同期クロックを生成するものである。

また、請求項８記載の発明にかかる半導体集積回路は、前記請求項１〜請求項７のいずれかに記載の発明において、前記複数のデータ伝送線は、複数のメモリセルが接続された複数のワードライン及びビットラインであって、前記ビットラインの動作を模擬するように形成されたダミービットラインを備え、前記ダミービットラインは、予め固定されたデータを保持するとともに前記メモリセルの動作を模擬するように形成されたダミーメモリセルが接続されるとともに、当該ダミービットラインの信号を増幅するダミーのセンスアンプが接続され、前記モニタ回路を、前記ダミービットラインとしたものである。

また、請求項９記載の発明にかかる半導体集積回路は、前記請求項８に記載の発明において、前記ダミービットラインで生成される内部同期クロックを前記メモリ部のセンスアンプ又は／及びライトバッファを制御する同期クロックとして用いるものである。

また、請求項１０記載の発明にかかる半導体集積回路は、前記請求項１〜請求項９のいずれかに記載の発明において、前記ロジック部は、当該ロジック部におけるワードライン方向の遅延に係わる情報をモニタする第２のモニタ回路を備えたものである。

また、請求項１１記載の発明にかかる半導体集積回路は、前記請求項１〜請求項１０のいずれかに記載の発明において、前記内部同期クロックは、前記メモリ部へのアクセスがおこなわれているときに前記メモリ部と前記ロジック部とのタイミングを調整する信号として用いられるものである。

また、請求項１２記載の発明にかかる半導体集積回路は、前記請求項１１に記載の発明において、前記メモリ部へのアクセスがおこなわれていないときに、前記ロジック部における遅延に係わる情報のみで生成される内部同期信号を用いて当該ロジック部におけるタイミングの調整をおこなうものである。

本発明は、メモリ部とロジック部とが単一の半導体チップ上に形成されて複数のデータ処理を同時におこなう半導体集積回路において、メモリ部におけるデータ伝送線間の遅延情報をモニタして、遅延に合わせて位相が異なる内部同期クロックを生成して、これをタイミング調整するための信号としている。これにより、メモリ部とロジック部とのデータのやり取りのタイミングが最適化されて、動作性能及び動作速度が向上されるとともに消費電流が軽減される半導体集積回路を提供することができる。

以下、この発明を実施するための最良の形態について、図面を参照して詳細に説明する。なお、各図中、同一又は相当する部分には同一の符号を付しており、その重複説明は適宜に簡略化ないし省略する。

実施の形態１．
図１〜図３にて、この発明の実施の形態１について詳細に説明する。なお、本実施の形態１の説明にあたり、従来の半導体集積回路に係わる図７及び図８を適宜に参照する。
図１は、実施の形態１におけるＳＩＭＤ方式の半導体集積回路を示す回路図である。これに対して、図７は、従来のＳＩＭＤ方式の半導体集積回路を示す回路図である。本実施の形態１の半導体集積回路１は、複数のダミーメモリセル２１が接続されたダミーワードライン１２が設けられている点が、従来のものに対して構成上大きく相違する。
また、図２は実施の形態１の半導体集集積回路における動作タイミングを示すタイミングチャートであり、図３は特にロジック部のみが動作する際の動作タイミングを示すタイミングチャートである。これに対して、図８は従来の半導体集集積回路における動作タイミングを示すタイミングチャートである。

図１（又は図７）を参照して、ＳＩＭＤ方式の半導体集積回路１は、主として、複数のデータ伝送線１１、１３を有するメモリ部２（メモリコア）及びロジック部３で構成される。メモリ部２及びロジック部３は、デコーダ６に接続されている。
ＳＩＭＤ方式の半導体集積回路１は、大容量のデータを同時に並列処理するために、１本のデータ伝送線（制御信号線）で複数の回路を駆動することになる。具体的に、メモリ部２のワードライン１１上には、複数のメモリセル２０が接続されている。

まず、本実施の形態１における半導体集積回路１の構成・動作を理解する上で、図７及び図８を用いて従来の半導体集積回路１の問題点を以下に整理する。
半導体集積回路１を画像プロセッサとして用いる場合に、例えば、８ビットのデータを５１２ＰＥ（プロセッサエレメント）分処理することとする。このような場合には、一度に４０９６個のメモリセルを選択する必要がある。すなわち、１つのワードライン１１で４０９６個ものメモリセルを駆動しなければならない。そのため、ワードライン１１に対する配線負荷は非常に重く、配線長もかなり長くなる。
したがって、図７に示す従来の半導体集積回路１では、ワードライン１１の近傍と最遠端とでは配線遅延による時間差が生じて、それにともないメモリ部２とロジック部３との転送をおこなうデータにも場所によってデータのあらわれるタイミングが異なってしまうという問題が生じていた。

ここで、ワードライン１１の配線負荷を軽減する方法として、グローバル配線とローカル配線とに分割して、ローカル配線をバッファリングする方法が考えられる。この方法を用いれば、グローバル配線の配線負荷が軽減されるため、配線遅延をある程度低減することができる。しかし、１ビット当たりのメモリセル２０のレイアウトサイズが小さくなるために、そのピッチに合わせてワードライン１１ごとにバッファを挿入した場合にはレイアウトサイズがかなり大きくなってしまう。さらに、近年の微細化された半導体プロセスにおいては、メモリ部２中にロジックレイアウトを挿入するとなると、境界領域の仕上がりを安定させるために、レイアウト用ダミーパターンが必要となる。このようなダミーパターンをワードライン１１のバッファごとに挿入するとなると、ワードライン１１の単一駆動の場合と比べて、レイアウトサイズがかなり大きくなってしまう。
このようにワードライン１１の配線負荷を軽減させるためには、チップサイズの小面積化が達成できないという問題が生じる。小面積かつ高性能を実現するためには、メモリ部２における入出力データの場所による遅延成分はそのままにして、ロジック部３でのデータ入出力タイミングを合わせ込むことが必要になる。

図８に示すように、従来の半導体集積回路１では、メモリ部２でのワードライン１１の遅延成分と、ロジック部３での制御信号（ＣＴＲＥＧ）の遅延成分とが異なってしまうという問題があった。
詳しくは、メモリ部２におけるワードライン１１（ＷＬ０（０）、ＷＬ０（ｍ）、ＷＬ０（ｎ））の場所的な遅延によって、ビットライン１３（ＢＬ（０）、ＢＬ（ｍ）、ＢＬ（ｎ））を介した後のメモリ部２からの出力信号（ＤＯ（０）、ＤＯ（ｍ）、ＤＯ（ｎ））が異なったタイミングで出力される。この出力信号をロジック部３のレジスタ回路３１で受信する場合、レジスタ回路３１側でメモリ部２からの出力タイミングに合わせて取り込まなければならない。すなわち、レジスタ回路３１においてＣＴＲＥＧ信号が立ち上がるまでにメモリ部２の出力を確定させる必要がある。しかし、ロジック部３での制御信号（ＣＴＲＥＧ）の立ち上がりが速すぎると、場所によってデータの取り込みができなくなってしまう。

図８を参照して、デコーダ６近傍のＤＯ（０）から出力されるデータは、メモリ部２からの出力されるアクセスタイムが速いため、レジスタ回路３１でのデータ取り込みに余裕がある。しかし、デコーダ６から最遠端のＤＯ（ｎ）になるとワードライン１１の遅延によりデータの出力が遅れているにもかかわらず、レジスタ回路３１の制御信号が速くなっているために、メモリ部２からのデータを取り込めなくなってしまう。
このように、メモリ部２とロジック部３との制御信号によるタイミングが合わずに、ロジック部２の信号が速くなってしまった場合等には、データのセットアップが不足してロジック部３が誤動作を起こしてしまう。また、ロジック部３の制御信号が遅くなってしまった場合には、メモリ部２からのデータがホールドできずにロジック部３への誤書き込みとなる。

本実施の形態１の半導体集積回路１は、上述したような誤動作を防ぐために、ロジック部３の制御信号とメモリ部２のワードライン１１とを同様の遅延成分を持たせて動作させている。
具体的に、図１を参照して、本実施の形態１の半導体集積回路１は、メモリ部２にワードライン１１の動作を模擬するためのダミーワードライン１２を設けている。このダミーワードライン１２には、複数のダミーメモリセル２１が接続されている。ダミーメモリセル２１は、１対のビットライン１３における一方（ＤＢＬ）に「Ｌ（ロー）」が出力されるようにデータが予め固定されている。また、このＤＢＬの出力ノードには、その出力が予め「Ｈ（ハイ）」に固定されるようにプリチャージ回路２２が接続されている。

このように本実施の形態１の半導体集積回路１は、従来のもの（図７を参照できる。）に対して、メモリ部２中にワードライン（ダミーワードライン１２）を１ライン分追加したものである。このような追加は、メモリセルの１ビット分の追加に相当するものであって、全体のチップサイズに及ぼす影響はほとんどない。

このダミーワードライン１２により出力された信号（内部同期クロック）は、内部同期信号としてメモリ部２からロジック部３へと供給される。ロジック部３には、ロジック部３における制御信号（ＣＴＲＥＧ、ＣＴＡＬＵ）を用いるか、メモリ部２からの同期信号（ＣＫＩ）を用いるかの選択回路３５、３６が設けられていて、その用途に応じて信号を使い分けることができる。なお、本実施の形態１では、選択回路３５、３６としてＯＲゲートを用いていずれかの信号を静止させる方法としているが、選択回路としてマルチプレクサを用いていずれかの信号を選択させる方法とすることもできる。

図２を用いて、上述のように構成された本実施の形態１の半導体集積回路１の動作について説明する。
ワードライン１１（ＷＬ０（０）、ＷＬ０（ｍ）、ＷＬ０（ｎ））は、従来のものと同様に、デコーダ６に近い側は速く、遠い側は遅れて選択される。また、ダミーワードライン１２（ＷＬｄ）も、ワードライン１１の動作を模擬してワードライン１１と同様の動作をおこなう。

ダミーワードライン１２によってダミーメモリセル２１が選択されると、「Ｌ」がＤＢＬへ出力される。ＤＢＬはプリチャージ回路２２によって予め「Ｈ」に固定されているために、ダミーメモリセル２１からの出力に合わせてＣＫＩ（ダミーワードライン１２から出力される内部同期クロックである。）が「Ｌ」から「Ｈ」へと変化する。これが内部同期信号としてロジック部３へと伝わる。
その後、ロジック部３へ同期信号が伝えられると、その同期タイミングに合わせてロジック部３でメモリ部２からのデータが取り込まれる。

ここで、内部同期信号の立ち下がりのエッジは、ダミーワードライン１２が立ち下がって、プリチャージ回路２２におけるプリチャージ信号（ＰＲＣ）がイネーブルになることによって得られる。このとき、プリチャージ信号のタイミングをワードライン１１の変化に同期させてもよい（これについては、別の実施の形態で説明する。）。

このように、メモリ部２におけるワードライン１１の遅延をモニタしたダミーワードライン１２によって生成される同期信号をロジック部３においても使用するために、上述した入出力線の場所によってデータのセットアップタイムが異なるという従来の問題は解消される。すなわち、タイミングマージンが最小限に抑えられて、動作周波数を向上させることが可能となる。また、タイミングを合わせることによって、半導体集積回路１における不要な動作が軽減されて消費電流が低減される。
また、ロジック部３へ供給される同期信号は、レジスタ回路（ＲＥＧ）とのタイミング調整だけではなくて，演算回路３２（ＡＬＵ）とのタイミング調整にも用いられるために、メモリ部２とのアクセス中に演算回路３２等を動作させることが可能になる。

なお、図２では、メモリ部２からデータが読み出される動作とその際の効果について説明したが、ロジック部３からメモリ部２への書き込み動作がおこなわれる際にも同様の効果を得ることができる。すなわち、メモリ部２のワードライン１１の選択期間とロジック部３からの入力データのタイミングを合わせて、データの正常な書き込みをおこなうことができる。

このように本実施の形態１では、ダミーワードライン１２がワードライン１１で生じる遅延に係わる情報をモニタするモニタ回路として機能して、ダミーワードライン１２に接続された複数のダミーメモリセル２１がその遅延に合わせて位相が異なる複数の内部同期クロックを生成する生成回路として機能する。

すなわち、本実施の形態１の半導体集積回路１は、ＳＩＭＤプロセッサのように同時に大量のデータを扱う半導体集積回路であって、メモリ部２とロジック部３とでのデータ転送時に生じるタイミングのずれを補正して、入出力タイミングを合わせ込むことで動作周波数の向上が達成されている。
これはメモリセル２０に特有のレイアウト形状を利用して、内部同期クロックを生成することで実現させたものである。この半導体集積回路１を用いることで、メモリ部２とロジック部３とのタイミング調整が容易になって、動作周波数を向上させることができる。また、動作タイミングを安定させることで、不要な消費電流を軽減させることができる。さらに、メモリ部２を分割せずに１つの塊として扱うために、チップサイズを比較的縮小することができる。

次に、図３にて、メモリ部２を動作させずにロジック部３のみを動作させる際の半導体集積回路１の動作タイミングについて説明する。
ロジック部３のみを動作させる場合には、ワードライン１１で生じる遅延に合わせて、プロセッサエレメント（ＰＥ）方向に回路の動作タイミングをずらす必要がない。そのため、メモリ部２から供給される内部同期信号（ＣＫＩ）は使用されない。ロジック部３は、その内部に予めデータベース化された論理回路が設置されているために、レジスタ回路３１（ＲＥＧ）や演算回路３２（ＡＬＵ）の同期をとることは容易である。図３に示すように、ロジック部３のみを動作させる場合には、ロジック部３内でその動作タイミングが調整される。すなわち、制御信号（ＣＴＲＥＧ、ＣＴＡＬＵ）の負荷を軽くして、ロジック部３内の遅延を軽減している。これにより、ロジック部３だけの動作時において、メモリ部２を含めて動作する場合に比べて、高速動作を可能としている。

以上説明したように、本実施の形態１では、メモリ部２とロジック部３とが単一の半導体チップ上に形成されて複数のデータ処理を同時におこなう半導体集積回路１において、メモリ部２におけるワードライン１１間の遅延情報をモニタして、遅延に合わせて位相が異なる内部同期クロックを生成して、これをタイミング調整するための信号としている。これにより、メモリ部２とロジック部３とのデータのやり取りのタイミングが最適化されて、動作性能及び動作速度が向上されるとともに消費電流が軽減される。

なお、本実施の形態１では、ダミーワードライン１２に対して、ワードライン１１に接続されたメモリセル２０と同数のダミーメモリセル２１を接続した。これに対して、ダミーワードライン１２に対して、数ビットごと（所定間隔ごと）にダミーメモリセル２１を接続することもできる。これによって、メモリ部２では、数ビットごとに同期信号が生成されることになる。このような場合であっても、数ビット間であればそこに生じる遅延の程度も大きくないために、本実施の形態１と同様の効果を得ることができる。

実施の形態２．
図４にて、この発明の実施の形態２について詳細に説明する。
図４は、実施の形態２における半導体集積回路１を示す回路図である。本実施の形態２の半導体集積回路１は、ロジック部３に第２のモニタ回路としてのダミーワードライン４１が設けられている点が、前記実施の形態１のものとは相違する。

図４に示すように、本実施の形態２では、ロジック部３においてもメモリ部２との同期をとるために、ロジック部３に複数のダミーメモリセル４４が接続されたダミーワードライン４１が形成されている。
そして、ダミーワードライン４１により出力された信号は、内部同期信号として、レジスタ回路３１に接続された選択回路４２と、演算回路３２に接続された選択回路４３と、に供給される。選択回路４２、４３では、それぞれ、制御信号（ＣＴＲＥＧ、ＣＴＡＬＵ）を用いるか、ダミーメモリセル４４で生成された内部同期信号を用いるかが選択される。

なお、プロセスを安定させるために、ダミーワードライン４１に接続されたダミーメモリセル４４の周囲には、レイアウトのダミーパターンを形成することが好ましい。本実施の形態２では、メモリ部２にダミーワードパターンを形成する場合（前記実施の形態１の場合である。）に比べて面積は大きくなるが、チップサイズが大きくてメモリ部２から同期信号を引き回すには距離が遠くなってしまう半導体集積回路に対して有効である。

以上説明したように、本実施の形態２では、メモリ部２とロジック部３とのデータのやり取りのタイミングが最適化されるとともに、ロジック部３内でのタイミング調整も最適化されるので、動作性能及び動作速度が向上されるとともに消費電流が軽減される。

実施の形態３．
図５にて、この発明の実施の形態３について詳細に説明する。
図５は、実施の形態３における半導体集積回路１を示す回路図である。本実施の形態３の半導体集積回路１は、ダミーワードライン１２の替わりにダミービットライン２３が形成されている点が、前記実施の形態１のものとは相違する。

図５に示すように、本実施の形態３では、ダミーワードラインは設置せずに、各ワードライン１１に対して均等な間隔をおいてダミーメモリセル２８を挿入している。具体的には、ｍビットごとにダミーメモリセル２８を設置している。ダミーメモリセル２８は、必ずいずれかのダミーメモリセル２８が選択されるように、ワードライン１１の数と同数存在する。また、ダミーメモリセル２８は、一対のダミービットライン２３に接続されている。ここで、ダミービットライン２３（ＤＢＬ）は、ビットライン１３（ＢＬ）の動作を模擬するように形成されたものである。また、ダミービットライン２３には、ビットライン１３に接続されたセンスアンプ１４を複製したダミーセンスアンプ１８が接続されている。

以上のように構成された半導体集積回路１において、まず、ワードライン１１が選択されると、メモリセル２０が選択されて一対のビットライン１３にデータがあらわれる。これと同時に、ダミーメモリセル２８も選択されて、一対のダミービットライン２３にデータがあらわれる。
そして、ビットライン１３のデータは、センスアンプ１４で増幅されて出力される。これに同期して、ダミーセンスアンプ１８から出力信号の検出信号が生成される。これを内部同期信号とすることで、ワードライン１１で生じる遅延成分だけではなく、ビットライン１３で生じる遅延成分もモニタできることになる。したがって、メモリ部２からの出力信号に一層近いタイミングで、内部同期信号を生成することができる。

なお、本実施の形態３では、ｍビット目の次にダミー回路１８、２３、２８を形成していて、このダミー回路１８、２３、２８が０ビットからｍビットまでのデータをまとめて同期信号として扱っている。
ここで、ｍの数が小さくなれば精度が高まることになるが、ダミー回路の挿入数が増えるためにその分だけチップサイズが大きくなってしまう。これに対して、ｍの数が大きくなれば、ロジック部３とのタイミングが調整しにくくなってしまう。分割数（ｍ）は容易に変更できるために、上述の関係を理解した上で、半導体集積回路１の用途に応じて分割数（ｍ）を適宜に変更することが好ましい。

以上説明したように、本実施の形態３では、ビットライン１３で生じる遅延に係わる情報をモニタしてそれに合わせた内部同期クロックを生成しているので、メモリ部２とロジック部３とのデータのやり取りのタイミングが最適化されて、動作性能及び動作速度が向上されるとともに消費電流が軽減される。

なお、本実施の形態３では、ダミービットライン２３にダミーセンスアンプ１８を接続して、メモリセル２０からの読み出し時におけるタイミング信号の生成をおこなっている。これに対して、ビットライン１３に接続されたライトバッファ１５を複製したダミーライトバッファを、ダミービットライン２３に接続することで、メモリセル２０へのライト時の書き込みタイミングに同期させる信号も容易に生成することができる。

実施の形態４．
図６にて、この発明の実施の形態３について詳細に説明する。
図６は、実施の形態４における半導体集積回路１を示す回路図である。本実施の形態４の半導体集積回路１は、ダミーワードライン１２に加えて第２のダミーワードライン５１が形成されている点が、前記実施の形態１のものとは相違する。

図６に示すように、本実施の形態４では、ワードライン１１を模擬したダミーワードライン１２（ＷＬｄ）に加えて、ダミーワードライン１２の動作に対して逆相で動作する第２のダミーワードラインとしての逆相ワードライン５１（ＷＬｂ）が形成されている。逆相ワードライン５１には、ダミーワードライン１２と同様に、予め固定されたデータを持つダミーメモリセル５４が接続されている。そして、それぞれのダミーメモリセル５４の出力ノードには、第２のプリチャージ回路５２が接続されている。プリチャージ回路２２と第２のプリチャージ回路５２とは、それぞれの出力信号がお互いのプリチャージ回路の入力信号となるように接続されている。このような構成によって、ダミーワードライン１２からの信号が内部同期信号として、逆相ワードライン５１からの信号がプリチャージ信号（ＰＲＣ）として用いられることになる。

以上のように構成された半導体集積回路１において、ワードライン１１が選択されないときには逆相ワードライン５１が選択されて、プリチャージ信号がイネーブルとなる。
ワードライン１１が立ち上がると、それと同時に逆相ワードライン５１が立ち下がって、プリチャージが終了するのに合わせて内部同期信号（ＣＫＩ）が立ち上がる。これに対して、ワードライン１１が立ち下がると、ダミーワードライン１２に接続されたダミーメモリセル２１が非選択になって、それに合わせて逆相ワードライン５１が選択されて、プリチャージ信号が生成される。そして、内部同期信号は、「Ｈ」から「Ｌ」へと変化する。このように，本実施の形態４の半導体集積回路１では、ワードライン１１の立ち上がりや立ち下りに同期して、内部クロックを生成することができる。

以上説明したように、本実施の形態４では、ワードライン１１の立ち上がりや立ち下りの変化に合わせて内部同期クロックを生成しているので、メモリ部２とロジック部３とのデータのやり取りのタイミングが最適化されて、動作性能及び動作速度が向上されるとともに消費電流が軽減される。

なお、前記各実施の形態では、半導体集積回路としての１ポートＳＲＡＭに対して本発明を適用したが、デュアルポートＳＲＡＭ等のマルチポートの半導体集積回路に対しても当然に本発明を適用することができる。さらに、ＤＲＡＭ等のメモリ回路に対しても、データ伝送線で生じる遅延をモニタしてそれに合わせた内部同期クロックを生成することで、ロジック部とのタイミング調整をおこなうことが可能になる。

なお、本発明が前記各実施の形態に限定されず、本発明の技術思想の範囲内において、前記各実施の形態の中で示唆した以外にも、前記各実施の形態は適宜変更され得ることは明らかである。また、前記構成部材の数、位置、形状等は前記各実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。

この発明の実施の形態１における半導体集積回路を示す回路図である。 図１の半導体集積回路における動作タイミングを示す図である。 図１の半導体集積回路においてロジック部のみが動作する際の動作タイミングを示す図である。 この発明の実施の形態２における半導体集積回路を示す回路図である。 この発明の実施の形態３における半導体集積回路を示す回路図である。 この発明の実施の形態４における半導体集積回路を示す回路図である。 従来の半導体集積回路を示す回路図である。 図７の半導体集積回路における動作タイミングを示す図である。

符号の説明

１ 半導体集積回路、
２ メモリ部（メモリコア）、
３ ロジック部、 ６ デコーダ、
１１ ワードライン、
１２、４１、５１ ダミーワードライン、
１３ ビットライン、 １４ センスアンプ、
１５ ライトバッファ、 １８ ダミーセンスアンプ、
２０ メモリセル、
２１、２８、４４、５４ ダミーメモリセル、
２３ ダミービットライン、
２２、４５、５２ プリチャージ回路、
３１ レジスタ回路、 ３２ 演算回路、
３５、３６、４２、４３ 選択回路。

Claims (12)

1. 複数のデータ伝送線を有するメモリ部とロジック部とが単一の半導体チップ上に形成されて複数のデータ処理を同時におこなう半導体集積回路であって、
   前記メモリ部における前記複数のデータ伝送線の間で生じる遅延に係わる情報をモニタするモニタ回路と、
   前記遅延に合わせて位相が異なる複数の内部同期クロックを生成する生成回路と、を備え、
   前記内部同期クロックを前記メモリ部と前記ロジック部とのタイミングを調整する信号として用いることを特徴とする半導体集積回路。
2. 前記生成回路は、前記メモリ部と前記ロジック部とを接続する複数のデータ伝送線に対して所定間隔ごとに前記内部同期クロックを生成することを特徴とする請求項１に記載の半導体集積回路。
3. 前記複数のデータ伝送線は、複数のワードライン及びビットラインであって、
   前記モニタ回路は、前記ワードラインの動作を模擬するように形成されたダミーワードラインであることを特徴とする請求項１又は請求項２に記載の半導体集積回路。
4. 前記ワードラインは、複数のメモリセルが接続され、
   前記ダミーワードラインは、予め固定されたデータを保持するとともに前記メモリセルの動作を模擬するように形成されたダミーメモリセルが接続されたことを特徴とする請求項３に記載の半導体集積回路。
5. 前記生成回路は、前記ダミーメモリセルであることを特徴とする請求項４に記載の半導体集積回路。
6. 前記ワードラインは、複数のメモリセルが接続され、
   前記ダミーワードラインは、予め固定されたデータを保持するとともに前記メモリセルの動作を模擬するように形成されたダミーメモリセルが接続され、
   前記ダミーワードラインに対して逆相で動作するように形成された第２のダミーワードラインと、
   前記第２のダミーワードラインに接続された第２のダミーメモリセルと、
   前記ダミーメモリセルの出力ノードに接続されるとともに、前記第２のダミーメモリセルからの出力信号が入力されるプリチャージ回路と、
   前記第２のダミーメモリセルの出力ノードに接続されるとともに、前記ダミーメモリセルからの出力信号が入力される第２のプリチャージ回路と、を備えたことを特徴とする請求項３〜請求項５のいずれかに記載の半導体集積回路。
7. 前記生成回路は、前記ワードラインの立ち上がり又は立ち下がりの変化に合わせて前記内部同期クロックを生成することを特徴とする請求項６に記載の半導体集積回路。
8. 前記複数のデータ伝送線は、複数のメモリセルが接続された複数のワードライン及びビットラインであって、
   前記ビットラインの動作を模擬するように形成されたダミービットラインを備え、
   前記ダミービットラインは、予め固定されたデータを保持するとともに前記メモリセルの動作を模擬するように形成されたダミーメモリセルが接続されるとともに、当該ダミービットラインの信号を増幅するダミーのセンスアンプが接続され、
   前記モニタ回路は、前記ダミービットラインであることを特徴とする請求項１〜請求項７のいずれかに記載の半導体集積回路。
9. 前記ダミービットラインで生成される内部同期クロックを前記メモリ部のセンスアンプ又は／及びライトバッファを制御する同期クロックとして用いることを特徴とする請求項８に記載の半導体集積回路。
10. 前記ロジック部は、当該ロジック部におけるワードライン方向の遅延に係わる情報をモニタする第２のモニタ回路を備えたことを特徴とする請求項１〜請求項９のいずれかに記載の半導体集積回路。
11. 前記内部同期クロックは、前記メモリ部へのアクセスがおこなわれているときに前記メモリ部と前記ロジック部とのタイミングを調整する信号として用いられることを特徴とする請求項１〜請求項１０のいずれかに記載の半導体集積回路。
12. 前記メモリ部へのアクセスがおこなわれていないときに、前記ロジック部における遅延に係わる情報のみで生成される内部同期信号を用いて当該ロジック部におけるタイミングの調整をおこなうことを特徴とする請求項１１に記載の半導体集積回路。
    

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