JPH09128958A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】面積増加や制御の煩雑化を防ぎ、サイズ構成可
変のパラメトリック型ＲＡＭにも対応可能で、制御が容
易かつ正確にでき、また、書き込み動作時の消費電流を
小さくできる半導体メモリ装置を実現する。 【解決手段】制御回路１ａにおいて、読み出し時には、
セルアレイ中に配置したダミーメモリセルＤＭＣのデー
タの読み出しを検知して、イネーブル信号ＥＮを非アク
ティブにして読み出し動作の終了制御を行い、同様に、
書き込み時にも、ダミーメモリセルＤＭＣの出力に基づ
きイネーブル信号ＥＮを非アクティブにして書き込み動
作の終了制御を行う。これにより、書き込み専用のパス
ル発生器を設ける必要がなく、面積増加や制御の煩雑化
を防げ、また、サイズ構成可変のパラメトリック型ＲＡ
Ｍでもその遅延に追従した活性化パルスを生成できるの
で、制御が容易かつ正確にできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルが接続
されるビット線に対する充放電によりデータの読み出し
／書き込みを行うスタティックＲＡＭ（ＳＲＡＭ）等の
半導体メモリ装置に係り、特に、書き込み系回路の改良
に関する。

【０００２】

【従来の技術】従来より、ダミーメモリセルを利用して
読み出しデータが出力されたことを検知し、センスアン
プを活性化させたり、またはセンス完了を検知してセン
スアンプを不活性化させ、読み出し動作を終了させたり
するメモリ装置が知られている。また、書き込み動作に
関しては、内部に書き込みパスルを発生させるタイミン
グ回路を設け、一定時間後に書き込み動作を終了させる
メモリ装置や、ＡＳＩＣ等で広く用いられている同期型
でクロックの前半でメモリセルが接続されるビット線を
プリチャージし、後半でワード線をアクティブにして書
き込みを行うメモリ装置が知られている。

【０００３】図１１は、ダミーメモリセルを利用して読
み出しデータが出力されたことを検知し、読み出し動作
を終了させる回路と、内部に書き込みパスルを発生させ
るタイミング回路を持ち、一定時間後に書き込み動作を
終了させるメモリ装置の従来例の概念図である。また、
図１２は、図１１の装置の読み出しおよび書き込み時の
タイミングチャートである。

【０００４】このメモリ装置は、行列状にメモリセル、
たとえばＳＲＡＭセルが配列され、図１１に示すよう
に、同一列に属すメモリセルＭＣ1k，ＭＣ2k，ＭＣ3k，
ＭＣ4k（図１１では４行としている）が一対のビット線
ＢＬｋ，ＢＬＢｋに接続され、これらビット線ＢＬｋ、
ＢＬＢｋはｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタ
からなるカラムゲートＣＧｋ，ＣＧＢｋを介してセンス
アンプＳＡｋに接続されている。そして、通常のメモリ
セルアレイに加えて１列のダミーメモリセルＤＭＣ１，
ＤＭＣ２，ＤＭＣ３，ＤＭＣ４が各行毎に設けられてい
る。これらダミーメモリセルＤＭＣ１，ＤＭＣ２，ＤＭ
Ｃ３，ＤＭＣ４は一対のダミービット線ＤＢＬ，ＤＢＬ
Ｂに接続され、これらダミービット線ＤＢＬ，ＤＢＬＢ
はカラムゲートＤＣＧ，ＤＣＧＢを介してダミー用出力
判定器および制御回路１に接続されている。そして、各
行のメモリセルおよびダミーメモリセルは共通のワード
線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に接続され、これら
ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４はバッファＢ
Ｆ１，ＢＦ２，ＢＦ３，ＢＦ４を介してロウデコーダＲ
ＤＣにより駆動される。また、カラムゲートＣＧｋ，Ｃ
ＧＢｋ，ＤＣＧ，ＤＣＧＢの各ゲート電極はカラムデコ
ーダＣＤＣの共通の出力ラインに接続されている。

【０００５】また、書き込みパルス発生器２で発生され
る書き込みイネーブル信号ＷＥＮはロウデコーダＲＤ
Ｃ、カラムデコーダＣＤＣおよび書き込み回路３に供給
される。また、制御回路１の出力制御信号である読み出
しイネーブル信号ＲＥＮはセンスアンプＳＡｋ、ロウデ
コーダＲＤＣおよびカラムデコーダＣＤＣに供給され
る。また、センスアンプＳＡｋは出力回路４に接続され
ている。

【０００６】このような構成において、読み出しおよび
書き込み動作の終了手順は次のように行われる。まず、
読み出し時は、図１２（ａ）に示すように、読み出しサ
イクルの始めにハイレベルとなった読み出しイネーブル
信号ＲＥＮが、セルアレイ中に配置されたダミーメモリ
セルからの読み出しデータが制御回路１で検知された結
果、ローレベルに切り替えられてセンスアンプＳＡｋ、
ロウデコーダＲＤＣおよびカラムデコーダＣＤＣに供給
される。これにより、センスアンプＳＡｋ、ロウデコー
ダＲＤＣおよびカラムデコーダＣＤＣはディセイブル状
態となり、内部読み出し動作が終了され、次サイクルの
ためのプリチャージが開始される。

【０００７】書き込み時は、図１２（ｂ）に示すよう
に、書き込みパルス発生器２によりハイレベルの書き込
みイネーブル信号ＷＥＮが発生され、ロウデコーダＲＤ
Ｃ、カラムデコーダＣＤＣおよび書き込み回路３に供給
される。これにより、書き込み回路３により書き込み動
作が行われ、その終了の制御も書き込みイネーブル信号
ＷＥＮにレベルの切り替えに基づいて行われる。

【０００８】図１３は、同期型でクロックの前半でメモ
リセルが接続されるビット線をプリチャージし、後半で
ワード線をアクティブにして書き込みを行う従来のメモ
リ装置の回路図である。また、図１４は、図１３の装置
の読み出しおよび書き込み時のタイミングチャートであ
る。

【０００９】この回路では、メモリセルＭＣ1k，ＭＣ1m
等は，インバータＩ１，Ｉ２の入出力同士を接続したフ
リップフロップからなるＳＲＡＭセルを例に示してお
り、同一行に配置されたメモリセルＭＣ1k，ＭＣ1mのア
クセストランジスタＡ１，Ａ２のゲート電極が共通のワ
ード線ＷＬ１等に接続されている。

【００１０】そして、書き込み時、ロウデコーダＲＤＣ
において、ローアドレスＲＡＤから選択すべきワード線
ＷＬが１本選ばれる。その選択信号は所定の２入力アン
ドゲートＡＤ１，ＡＤ２，…の一方の入力端子に供給さ
れる。そして、２入力アンドゲートＡＤ１等の他方の入
力端子には、インバータＩＮＶ１を介したクロック信号
ＣＬＫが供給される。したがって、クロック信号ＣＬＫ
がローレベルのときのみ、被選択ワード線ＷＬがハイレ
ベルになるように駆動される。ビット線対ＢＬｋ，ＢＬ
Ｂｋ、ＢＬｍ，ＢＬＢｍは、カラムゲートＣＧｋ，ＣＧ
Ｂｋ、ＣＧｍ，ＣＧＢｍを介してデータ線Ｄ、ＤＢに接
続されている。カラムゲートＣＧｋ，ＣＧＢｋ、ＣＧ
ｍ，ＣＧＢｍはカラムアドレスＣＡＤからカラムデコー
ダＣＤＣにおいて、１対のみオン状態に制御され、残り
はオフ状態に制御される。

【００１１】書き込みデータＤｉｎはバッファＢＵＦ２
を介してクロック信号ＣＬＫの立ち下がりのタイミング
でラッチ回路ＬＴＣにラッチされるようになっている。
そして、ラッチ回路ＬＴＣの出力データはバッファＢＵ
Ｆ３，ＢＵＦ４を介してデータ線Ｄに伝搬され、バッフ
ァＢＵＦ３，ＢＵＦ５，ＩＮＶ２を介して反転用データ
線ＤＢに伝搬される。また、ＰＴｋ，ＰＴＢｋ、ＰＴ
ｍ，ＰＴＢｍはビット線のプリチャージ用トランジスタ
であり、ゲート電極にバッファＢＵＦ１を介したクロッ
ク信号ＣＬＫが入力されて、オン、オフ制御される。

【００１２】このような構成において、書き込み時は、
図１４に示すように、クロック信号ＣＬＫがハイレベル
の期間、全ワード線ＷＬのレベルはローレベルに保持さ
れ、全ビット線ＢＬｋ，ＢＬＢｋ、ＢＬｍ，ＢＬＢｍは
電源電圧Ｖ_CCレベル（ハイレベル）にプリチャージされ
る。そして、クロック信号ＣＬＫがローレベルの切り換
わると、選択されたワード線（ＷＬ_i ）がハイレベルに
なり、選択されたカラム信号ＣＬＭがハイレベルに保持
される。このときに、ビット線ＢＬｋとＢＬＢｋは書き
込みデータＤｉｎの値に応じて、いずれかはハイレベル
のままに保持され、もう一方はローレベルの遷移し、メ
モリセルＭＣ1k等にそのデータが書き込まれる。

【００１３】選択されなかったビット線ＢＬ_m ，ＢＬＢ
_m 等はメモリセルＭＣ1m等のデータに応じて、メモリセ
ルを通じて、どちらか一方がローレベルに放電される。
このスピードはメモリセルの能力によるが、通常は書き
込みのスピードより遅い。この電荷の放電は書き込み動
作そのものには不要なものであり、無駄な電力消費であ
る。しかし、このプリチャージを行わないと非選択ビッ
ト線では予期しないメモリセルへの書き込みが発生する
ため、少なくとも通常はメモリセルのアクセストランジ
スタがオフなる程度の電位へのプリチャージが必要であ
る。

【００１４】

【発明が解決しようとする課題】しかしながら、上述し
た図１１のメモリ装置では、読み出し系のタイミング回
路と書き込み系のタイミング回路は、その片方もしくは
両方であるが別々に設けられていることから、チップ面
積の増加や制御の煩雑化等の無駄が生じていた。また、
構成サイズ可変のパラメトリック型では読み出し時間は
ダミーメモリセルを使ってその構成に応じてフレキシブ
ルにタイミングを発生させることができるが、書き込み
時間のタイミング生成は難しかった。

【００１５】また、図１３のメモリ装置の同期型プリチ
ャージ方式の書き込みでは、サイクルの後半はワード線
はずっとアクティブで、その間書き込み状態が続く。こ
れはプリチャージタイプであるため、書き込み時ビット
線の負荷はオフのためＤＣ電流は流れないが、非選択カ
ラムのビット線ではビット線対のどちらか一方はメモリ
セルによって放電が行われる。この電流は書き込みの点
からは無駄なものである。特にサイクル時間の半分がこ
の放電時間と同等以上のとき、最大となる。

【００１６】こののように、同期型ＳＲＡＭでＤＣ電流
はないものの、ビット線充放電電流がＡＣ電流の大半で
ある。通常カラム数は２〜１６程度が用いられ、そのう
ち１本のみが書き込みに使われ、残るビット線での充放
電は書き込みの観点からは無駄なものである。

【００１７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、面積増加や制御の煩雑化を防
ぎ、サイズ構成可変のパラメトリック型ＲＡＭにも対応
可能で、制御が容易かつ正確にでき、また、書き込み動
作時の消費電流を小さくできる半導体メモリ装置を提供
することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、ダミーメモリセルの出力に基づいてメ
モリ動作を制御する半導体メモリ装置であって、読み出
し時に、上記ダミーメモリセルからのデータ出力を受け
ると、読み出し動作を終了させ、かつ、書き込み時に、
上記ダミーメモリセルからのデータ出力を受けると、書
き込み動作を終了させる制御手段を有する。

【００１９】また、本発明の半導体メモリ装置では、上
記制御手段は、書き込み動作を終了させ、次サイクルの
ためのビット線のプリチャージ動作を行う。

【００２０】また、本発明は、同期型でクロックの前半
でメモリセルが接続されるビット線をプリチャージし、
後半でワード線をアクティブにして書き込みを行う半導
体メモリ装置であって、書き込み時間を、メモリセルが
反転するのに必要な時間より長く、１／２サイクル時間
より短い時間およびビット線が放電してしまう時間より
短い時間に設定し、その時間のみワード線をアクティブ
にする手段を有する。

【００２１】また、本発明は、同期型でクロックの前半
でメモリセルが接続されるビット線をプリチャージし、
後半でワード線をアクティブにして書き込みを行う半導
体メモリ装置であって、ダミーメモリセルを備え、上記
ダミーメモリセルへの書き込み完了を検知して、ワード
線のアクティブ時間を制御する手段を有する。

【００２２】本発明の半導体メモリ装置によれば、読み
出し時には、セルアレイ中に配置したダミーメモリセル
の読み出し遅延が検知され読み出し動作の終了制御が行
われる。同様に、書き込み時にも、ダミーメモリセルの
出力に基づき書き込み動作の終了制御が行われる。した
がって、書き込み専用のパスル発生器を設ける必要がな
く、面積増加や制御の煩雑化を防げ、また、サイズ構成
可変のパラメトリック型ＲＡＭでもその遅延に追従した
活性化パルスを生成できるので、制御が容易かつ正確に
できる。

【００２３】また、本発明の半導体メモリ装置によれ
ば、ワード線をアクティブにする時間をメモリセル時間
より長く、１／２サイクルより短く設定される。これに
より、非選択カラムのビット線の放電量が小さくなり、
書き込み時の消費電流を小さくできる。

【００２４】また、本発明の半導体メモリ装置によれ
ば、ダミーメモリセルへの書き込み完了が検知され、そ
の結果に基づきワード線のアクティブ時間が制御され
る。これにより、ワード線およびビット線遅延、あるい
はプロセスバラツキなどがあっても、メモリセルへの書
き込みを保証することができ、同時に消費電流を小さく
することができる。

【００２５】

【発明の実施の形態】第１実施形態 図１は、本発明に係る半導体メモリ装置の第１の実施形
態を示すブロック図である。本装置は、ダミーメモリセ
ルを利用して読み出しデータが出力されたことを検知
し、メモリ動作を制御する半導体メモリ装置において、
ダミーメモリセルからの読み出しデータ出力検知による
制御信号を読み出しだけでなく、書き込み動作の制御に
も利用するような構成となっている。

【００２６】図１においては、従来例を示す図１２と同
一構成部分は同一符号をもって表している。すなわち、
このメモリ装置は、行列状にメモリセル、たとえばＳＲ
ＡＭセルが配列され、同一列に属すメモリセルＭＣ1k，
ＭＣ2k，ＭＣ3k，ＭＣ4k（図１では４行）が一対のビッ
ト線ＢＬｋ，ＢＬＢｋに接続され、これらビット線ＢＬ
ｋ、ＢＬＢｋはｎチャネルＭＯＳ（ＮＭＯＳ）トランジ
スタからなるカラムゲートＣＧｋ，ＣＧＢｋを介してセ
ンスアンプＳＡｋに接続されている。そして、通常のメ
モリセルアレイに加えて１列のダミーメモリセルＤＭＣ
１，ＤＭＣ２，ＤＭＣ３，ＤＭＣ４が各行毎に設けられ
ている。これらダミーメモリセルＤＭＣ１，ＤＭＣ２，
ＤＭＣ３，ＤＭＣ４は一対のダミービット線ＤＢＬ，Ｄ
ＢＬＢに接続され、これらダミービット線ＤＢＬ，ＤＢ
ＬＢはカラムゲートＤＣＧ，ＤＣＧＢを介してダミー用
出力判定器および制御回路（以下、制御回路という）１
ａに接続されている。そして、各行のメモリセルおよび
ダミーメモリセルは共通のワード線ＷＬ１，ＷＬ２，Ｗ
Ｌ３，ＷＬ４に接続され、これらワード線ＷＬ１，ＷＬ
２，ＷＬ３，ＷＬ４はバッファＢＦ１，ＢＦ２，ＢＦ
３，ＢＦ４を介してロウデコーダＲＤＣにより駆動され
る。また、カラムゲートＣＧｋ，ＣＧＢｋ，ＤＣＧ，Ｄ
ＣＧＢの各ゲート電極はカラムデコーダＣＤＣの共通の
出力ラインに接続されている。

【００２７】制御回路１ａは、読み出し時および書き込
み時に、アクセスが開始されると、イネーブル信号ＥＮ
をハイレベルでセンスアンプＳＡｋ、ロウデコーダＲＤ
Ｃ、カラムデコーダＣＤＣおよび書き込み回路３に供給
し、これら回路をアクティブ状態とし、ダミーメモリセ
ルが読み出されダミービット線ＤＢＬ，ＤＢＬＢに現れ
た信号を受けると、イネーブル信号ＥＮをローレベルに
切り換えてセンスアンプＳＡｋ、ロウデコーダＲＤＣ、
カラムデコーダＣＤＣ、書き込み回路３を非アクティブ
状態に制御する。

【００２８】次に、上記構成による動作を、図２のタイ
ミングチャートを参照しつつ説明する。読み出し時は、
クロックが変わるかアドレスが変わりアクセスが開始さ
れると、図２（ａ）に示すように、制御回路１ａからハ
イレベルのイネーブル信号ＥＮがセンスアンプＳＡｋ、
ロウデコーダＲＤＣおよびカラムデコーダＣＤＣに供給
される。これにより、センスアンプＳＡｋ、ロウデコー
ダＲＤＣおよびカラムデコーダＣＤＣはアクティブ状態
に制御される。そして、ロウデコーダＲＤＣにおいて、
ローアドレスＲＡＤから選択すべきワード線ＷＬが１本
選ばれ、被選択ワード線ＷＬがハイレベルになるように
駆動される。同時に、カラムデコーダＣＤＣにおいて、
カラムアドレスに基づきカラムゲートＣＧｋ，ＣＧＢ
ｋ、ＤＣＧ，ＤＣＧＢが導通状態に制御される。これに
より、アドレス指定されたメモリセル、たとえばＭＣ1k
に記憶されているデータに応じたレベルの信号がビット
線ＢＬｋ，ＢＬＢｋに現れ、この信号がセンスアンプＳ
Ａｋで増幅されて出力回路４から出力データＤout とし
て出力される。

【００２９】また、ワード線ＷＬが駆動されると、所定
のダミーメモリセルのデータがダミービット線ＤＢＬ／
ＤＢＬＢに信号として現れ、制御回路１ａに入力され
る。制御回路１ａでは、ダミービット線ＤＢＬ／ＤＢＬ
Ｂの信号入力に基づき、データが出力されたことが検知
され、その結果、イネーブル信号ＥＮがハイレベルから
ローレベルに切り換えられる。これに伴い、センスアン
プＳＡｋ、ロウデコーダＲＤＣおよびカラムデコーダＣ
ＤＣが非アクティブ状態に制御されて、内部の読み出し
動作が終了し、次のサイクルのためにプリチャージ動作
に入る。

【００３０】書き込み時は、図２（ｂ）に示すように、
読み出しと同様の機構によりアクセス開始時にイネーブ
ル信号ＥＮがハイレベルに設定されて、書き込み回路
３、センスアンプＳＡｋ、ロウデコーダＲＤＣおよびカ
ラムデコーダＣＤＣはアクティブ状態に制御される。そ
して、ロウデコーダＲＤＣにおいて、ローアドレスＲＡ
Ｄから選択すべきワード線ＷＬが１本選ばれ、被選択ワ
ード線ＷＬがハイレベルになるように駆動される。同時
に、カラムデコーダＣＤＣにおいて、カラムアドレスに
基づきカラムゲートＣＧｋ，ＣＧＢｋ、ＤＣＧ，ＤＣＧ
Ｂが導通状態に制御される。これにより、アドレス指定
されたメモリセルに対して、書き込み回路３により書き
込みデータＤｉｎがビット線ＢＬｋ，ＢＬＢｋに伝搬さ
れ、アドレス信号のメモリセルに書き込まれる。

【００３１】また、ワード線ＷＬが駆動されると、所定
のダミーメモリセルのデータがダミービット線ＤＢＬ／
ＤＢＬＢに信号として現れ、制御回路１ａに入力され
る。制御回路１ａでは、ダミービット線ＤＢＬ／ＤＢＬ
Ｂの信号入力に基づき、データが出力されたことが検知
され、その結果、イネーブル信号ＥＮがハイレベルから
ローレベルに切り換えられる。これに伴い、書き込み回
路３、センスアンプＳＡｋ、ロウデコーダＲＤＣおよび
カラムデコーダＣＤＣが非アクティブ状態に制御され
て、内部の書き込み動作が終了し、上述した読み出し動
作と同様に、次のサイクルのためにプリチャージ動作に
入る。

【００３２】なお、ダミーメモリセルの読み出し遅延で
書き込みタイミングを制御できる理由は、書き込み時間
より読み出し時間の方が長いからである。読み出しはメ
モリセルの小さなトランジスタよりビット線が放電され
る動作となるが、書き込みは大きなサイズのトランジス
タ（ライトバッファ）により同じビット線が放電される
動作となるからである。

【００３３】以上説明したように、本第１の実施形態に
よれば、セルアレイ中に配置したダミーメモリセルの読
み出し遅延を検知して読み出し制御だけでなく、書き込
み動作の制御も行うようにしたので、書き込み専用のパ
スル発生器を設ける必要がなく、面積増加や制御の煩雑
化を防げる。また、サイズ構成可変のパラメトリック型
ＲＡＭでもその遅延に追従した活性化パルスを生成でき
るので、制御が容易かつ正確にできる。

【００３４】第２実施形態 図３は、本発明に係る半導体メモリ装置の第２の実施形
態を示す回路図である。図３の装置は、図１に示す概念
的なメモリ装置の具体的な回路例を示すものであって、
アドレス入力にフリップフロップを持った同期型メモリ
装置である。

【００３５】この装置では、通常のメモリセルＭＣｋ
は、ＴＦＴ負荷型のＣＭＯＳインバータＩ１，Ｉ２の入
出力同士を交差結合したＳＲＡＭセルにより構成され、
その結合ノードがアクセストランジスタＡ１，Ａ２を介
してビット線ＢＬｋ，ＢＬＢｋにそれぞれ接続されてい
る。また、ダミーメモリセルＤＭＣは、ダミービット線
ＤＢＬと接地ラインとの間に直列に接続されたＮＭＯＳ
トランジスタＤＴ１，ＤＴ２、およびダミービット線Ｄ
ＢＬＢと電源電圧Ｖ_CCの供給ラインとの間に接続された
ＮＭＯＳトランジスタＤＴ３により構成されている。そ
して、ＮＭＯＳトランジスタＤＴ１，ＤＴ３のゲートが
ワード線ＷＬに接続され、ＮＭＯＳトランジスタＤＴ２
のゲートが電源電圧Ｖ_CCの供給ラインに接続されてい
る。

【００３６】ビット線対ＢＬｋ，ＢＬＢｋ間には、ｐチ
ャネルＭＯＳ（ＰＭＯＳ）トランジスタからなるイコラ
イズ用トランジスタＥ１が接続されている。さらに、Ｐ
ＭＯＳトランジスタからなプリチャージ／プルアップ用
トランジスタＰ１が電源電圧Ｖ_CCの供給ラインとビット
線ＢＬｋとの間に接続され、プリチャージ／プルアップ
用トランジスタＰ２が電源電圧Ｖ_CCの供給ラインとビッ
ト線ＢＬＢｋとの間に接続されている。そして、トラン
ジスタＥ１，Ｐ１，Ｐ２のゲート電極は、カラムゲート
ＣＧｋ，ＣＧＢｋのゲート電極と同様に、カラムデコー
ダＣＤＣのカラム選択信号ＣＯＬの出力ラインに接続さ
れている。

【００３７】同様に、ダミービット線対ＤＢＬ，ＤＢＬ
Ｂ間には、ＰＭＯＳトランジスタからなるイコライズ用
トランジスタＤＥ１が接続されている。さらに、ＰＭＯ
Ｓトランジスタからなプリチャージ／プルアップ用トラ
ンジスタＤＰ１が電源電圧Ｖ _CCの供給ラインとビット線
ＤＢＬとの間に接続され、プリチャージ／プルアップ用
トランジスタＤＰ２が電源電圧Ｖ_CCの供給ラインとビッ
ト線ＤＢＬＢとの間に接続されている。そして、トラン
ジスタＤＥ１，ＤＰ１，ＤＰ２のゲート電極は、カラム
ゲートＤＣＧ，ＤＣＧＢのゲート電極と同様に、カラム
デコーダＣＤＣのカラム選択信号ＣＯＬの出力ラインに
接続されている。

【００３８】センスアンプＳＡｋは、ＰＭＯＳトランジ
スタＰＳ１，ＰＳ２，ＰＳ３、およびインバータＩＮＶ
Ｓ１により構成されている。ＰＭＯＳトランジスタＰＳ
１がビット線対ＢＬｋ，ＢＬＢｋ間に接続され、ＰＭＯ
ＳトランジスタＰＳ２が電源電圧Ｖ_CCの供給ラインとビ
ット線ＢＬｋとの間に接続され、ＰＭＯＳトランジスタ
ＰＳ３が電源電圧Ｖ_CCの供給ラインとビット線ＢＬＢｋ
との間に接続されている。そして、トランジスタＰＳ１
〜ＰＳ３のゲート電極は、カラムゲートＣＧｋ，ＣＧＢ
ｋのゲート電極と同様に、カラムデコーダＣＤＣのカラ
ム選択信号ＣＯＬの出力ラインに接続されている。そし
て、インバータＩＮＶＳ１の入力がビット線ＢＬｋに接
続されている。

【００３９】制御回路１ａは、ＰＭＯＳトランジスタＰ
Ｄ１，ＰＤ２，ＰＤ３、インバータＩＮＶＤ１、および
ＲＳ型フリップフロップＦＦＤ１により構成されてい
る。ＰＭＯＳトランジスタＰＤ１がダミービット線対Ｄ
ＢＬ，ＤＢＬＢ間に接続され、ＰＭＯＳトランジスタＰ
Ｄ２が電源電圧Ｖ_CCの供給ラインとダミービット線ＤＢ
Ｌとの間に接続され、ＰＭＯＳトランジスタＰＤ３が電
源電圧Ｖ_CCの供給ラインとダミービット線ＤＢＬＢとの
間に接続されている。そして、トランジスタＰＤ１〜Ｐ
Ｄ３のゲート電極は、カラムゲートＤＣＧ，ＤＣＧＢの
ゲート電極と同様に、カラムデコーダＣＤＣのカラム選
択信号ＣＯＬの出力ラインに接続されている。そして、
インバータＩＮＶＳ１の入力がダミービット線ＤＢＬに
接続され，出力がフリップフロップＦＦＤ１のリセット
端子Ｒに接続されている。フリップフロップＦＦＤ１の
セット端子Ｓがクロック信号ＣＬＫの入力ラインに接続
され、出力端子Ｑからイネーブル信号ＥＮを、書き込み
回路３、ゲート回路５、ロウデコーダＲＤＣ、およびカ
ラムデコーダＣＤＣに出力する。

【００４０】書き込み回路３は、ディレイ回路ＤＬ３
１，３入力アンドゲートＡＤ３１、インバータＩＮＶ３
１，ＩＮＶ３２，ＩＮＶ３３、およびバッファＢＵＦ３
１により構成されている。ディレイ回路ＤＬ３１は、そ
の入力がイネーブル信号ＥＮの供給ラインに接続され、
イネーブル信号ＥＮを所定時間遅延させて３入力アンド
ゲート３１の一入力に入力させる。３入力アンドゲート
ＡＤ３１の他の２入力端子は、イネーブル信号ＥＮの供
給ラインおよび、書き込みイネーブル信号ＷＥＮをクロ
ック信号ＣＬＫに同期してラッチしたフリップフロップ
７の出力端子Ｑに接続されている。アンドゲートＡＤ３
１の出力はバッファＢＵＦ３１およびインバータＩＮＶ
３３の正側制御端子に接続されるとともに、インバータ
ＩＮＶ３２を介して負側制御端子に接続されている。そ
して、バッファＢＵＦ３１およびインバータＩＮＶ３３
の入力は書き込みデータＤｉｎの入力ラインに接続さ
れ、バッファＢＵＦ３１の出力がビット線ＢＬｋに接続
され、インバータＩＮＶ３３の出力がビット線ＢＬＢｋ
に接続されている。また、インバータＩＮＶ３２の入力
はフリップフロップ７の出力端子Ｑに接続され、出力が
ゲート回路５に接続されている。

【００４１】ゲート回路５は、転送ゲートＴＧ５１、２
入力アンドゲートＡＤ５１、およびインバータＩＮＶ５
１により構成されている。転送ゲートＴＧ５１の一方の
入出力端子がセンスアンプＳＡｋのインバータＩＮＶＳ
１の出力に接続され、他方の入出力端子が出力回路４に
接続されている。そして、２入力アンドゲートＡＤ５１
の一方の入力端子が書き込み回路３のインバータＩＮＶ
３２の出力に接続され、他方の入力端子がイネーブル信
号ＥＮの供給ラインに接続されている。アンドゲートＡ
Ｄ５１の出力は転送ゲートＴＧ５１を構成するＮＭＯＳ
トランジスタのゲート電極に接続されているとともに、
インバータＩＮＶ５１を介して転送ゲートＴＧ５１を構
成するＰＭＯＳトランジスタのゲート電極に接続されて
いる。

【００４２】アドレスバッファ６は、クロック信号ＣＬ
Ｋに同期してアドレスＡＤＲをラッチするフリップフロ
ップＦＦ６１，ＦＦ６２、およびインバータＩＮＶ６
１，ＩＮＶ６２により構成されている。フリップフロッ
プＦＦ６１の出力端子ＱがインバータＩＮＶ６１の入力
に接続され、フリップフロップＦＦ６２の出力端子Ｑが
インバータＩＮＶ６２の入力に接続されている。

【００４３】ロウデコーダＲＤＣは、ロウアドレスデコ
ード線ＲＡＤ１〜４、および複数の３入力アンドゲート
ＡＤＲ１，ＡＤＲ２，…により構成されている。ロウア
ドレスデコード線ＲＡＤ１はアドレスバッファ６のフリ
ップフロップＦＦ６１の出力に接続され、ロウアドレス
デコード線ＲＡＤ２はインバータＩＮＶ６１の出力に接
続され、ロウアドレスデコード線ＲＡＤ３はアドレスバ
ッファ６のフリップフロップＦＦ６３の出力に接続さ
れ、ロウアドレスデコード線ＲＡＤ４はインバータＩＮ
Ｖ６２の出力に接続されている。アンドゲートＡＤＲ１
の入力端子はアドレスデコード線ＲＡＤ１、ＲＡＤ３お
よびイネーブル信号ＥＮの供給ラインに接続され、アン
ドゲートＡＤＲ２の入力端子はアドレスデコード線ＲＡ
Ｄ２、ＲＡＤ３およびイネーブル信号ＥＮの供給ライン
に接続されている。

【００４４】カラムデコーダＣＤＣは、２入力アンドゲ
ートＡＤＣ、およびバッファＢＵＦＣにより構成されて
いる。２入力アンドゲートＡＤＣの一方の入力端子はイ
ネーブル信号ＥＮの供給ラインに接続され、他方の入力
端子がバッファＢＵＦＣを介してクロック信号ＣＬＫの
入力ラインに接続されている。そして、アンドゲートＡ
ＤＣの出力がカラム選択信号ＣＯＬの供給ラインとして
カラムゲートＣＧｋ，ＣＧＢｋ、ＤＣＧ，ＤＣＧＢのゲ
ート電極に接続されている。

【００４５】次に、図３の装置の動作を、図４および図
５のタイミングチャートを参照しつつ説明する。読み出
し時は、図４に示すように、クロック信号ＣＬＫがハイ
レベルに立ち上がるとダミー用制御回路１のフリップフ
ロップＦＦＤ１がセットされ、イネーブル信号ＥＮがハ
イレベルで書き込み回路３、ゲート回路５、ロウデコー
ダＲＤＣ、およびカラムデコーダＣＤＣに出力される。
このとき、書き込みイネーブル信号ＥＮはローレベルで
あるから書き込み回路３のアンドゲートＡＤ３１の出力
はローレベルに保持され、バッファＢＵ３１およびイン
バータＩＮＶ３３は非導通状態に保持される。そして、
インバータＩＮＶ３２の出力はハイレベルになることか
ら、ゲート回路５のアンドゲートＡＤ５の出力はハイレ
ベルに保持され、転送ゲートＴＧ５１は導通状態の保持
され、センサアンプＳＡｋと出力回路４との信号転送路
が確立される。

【００４６】この状態で、ロウデコーダＲＤＣにおい
て、ローアドレスＲＡＤから選択すべきワード線ＷＬが
１本選ばれ、被選択ワード線ＷＬがハイレベルになるよ
うに駆動される。同時に、カラムデコーダＣＤＣにおい
て、クロック信号ＣＬＫの入力に基づき、カラム選択信
号ＣＯＬがハイレベルになり、カラムゲートＣＧｋ，Ｃ
ＧＢｋ、ＤＣＧ，ＤＣＧＢが導通状態に制御される。こ
れにより、アドレス指定されたメモリセル、たとえばＭ
Ｃ1kに記憶されているデータに応じたレベルの信号がビ
ット線ＢＬｋ，ＢＬＢｋに現れ、この信号がセンスアン
プＳＡｋで増幅されて出力回路４から出力データＤout
として出力される。

【００４７】また、ワード線ＷＬが駆動されると、所定
のダミーメモリセルのデータがダミービット線ＤＢＬ／
ＤＢＬＢに信号として現れ、制御回路１ａに入力され
る。ここで、ダミーメモリセルＤＭＣは，ローレベルの
データが出力されるようになっている。そのため、ダミ
ーデータが読み出されると、制御回路１ａのインバータ
ＩＮＶＤ１の出力信号ＤＳはハイレベルに遷移し、その
結果、フリップフロップＦＦＤ１はリセットされ、イネ
ーブル信号ＥＮがローレベルに切り換わる。これによ
り、ロウデコーダＲＤＣのアンドゲートＡＤＲ１，ＡＤ
Ｒ２，…、カラムデコーダＣＤＣのアンドゲートＡＤ
Ｃ、およびゲート回路５のアンドゲートＡＤ５１がオフ
状態となり内部の読み出し動作が終了し、次のサイクル
のためにプリチャージ動作に入る。

【００４８】書き込み時は、図５に示すように、読み出
しと同様の機構によりクロック信号ＣＬＫが立ち上がる
とダミー用制御回路１のフリップフロップＦＦＤ１がセ
ットされ、イネーブル信号ＥＮがハイレベルで書き込み
回路３、ゲート回路５、ロウデコーダＲＤＣ、およびカ
ラムデコーダＣＤＣに出力される。このとき、書き込み
イネーブル信号ＥＮはハイレベルであるから書き込み回
路３のアンドゲートＡＤ３１の出力はハイレベルに保持
され、バッファＢＵ３１およびインバータＩＮＶ３３は
導通状態に保持される。これにより、書き込みデータＤ
ｉｎがビット線ＢＬｋ，ＢＬＢｋに伝搬される。そし
て、インバータＩＮＶ３２の出力はローレベルになるこ
とから、ゲート回路５のアンドゲートＡＤ５の出力はロ
ーレベルに保持され、転送ゲートＴＧ５１は非導通状態
の保持され、センサアンプＳＡｋと出力回路４との信号
転送路は確立されない。

【００４９】この状態で、ロウデコーダＲＤＣにおい
て、ローアドレスＲＡＤから選択すべきワード線ＷＬが
１本選ばれ、被選択ワード線ＷＬがハイレベルになるよ
うに駆動される。同時に、カラムデコーダＣＤＣにおい
て、クロック信号ＣＬＫの入力に基づきカラム選択信号
ＣＯＬがハイレベルになり、カラムゲートＣＧｋ，ＣＧ
Ｂｋ、ＤＣＧ，ＤＣＧＢが導通状態に制御される。これ
により、アドレス指定されたメモリセルに対して、書き
込み回路３により書き込みデータＤｉｎがビット線ＢＬ
ｋ，ＢＬＢｋに伝搬され、アドレス信号のメモリセルに
書き込まれる。

【００５０】また、ワード線ＷＬが駆動されると、所定
のダミーメモリセルのデータがダミービット線ＤＢＬ／
ＤＢＬＢに信号として現れ、制御回路１ａに入力され
る。ダミーデータが読み出されると、制御回路１ａのイ
ンバータＩＮＶＤ１の出力信号ＤＳはハイレベルに遷移
し、その結果、フリップフロップＦＦＤ１はリセットさ
れ、イネーブル信号ＥＮがローレベルに切り換わる。こ
れにより、ロウデコーダＲＤＣのアンドゲートＡＤＲ
１，ＡＤＲ２，…、カラムデコーダＣＤＣのアンドゲー
トＡＤＣ、および書き込み回路５のアンドゲートＡＤ３
１がオフ状態となり内部の書き込み動作が終了し、次の
サイクルのためにプリチャージ動作に入る。

【００５１】ここで、前述したように読み出し遅延より
書き込み遅延の方が短いため、このようにダミーメモリ
セルの読み出し遅延を利用してセルフタイム回路を構成
してもマージンが増えるだけで動作には影響ない。

【００５２】実際のセルアレイ中のダミーメモリセルを
使っているため、サイズ可変のパラメトリック型ＲＡＭ
でもそのサイズにあった遅延を再現できる。また、ダミ
ーメモリセルはセルアレイ中のロウデコーダから一番遠
い位置に配置して最悪のアクセスがエミュレート可能な
ようにすることが望ましい。

【００５３】本第２の実施形態においても、上述した第
１の実施形態と同様の効果を得ることができる。

【００５４】第３実施形態 図６は、同期型でクロックの前半でメモリセルが接続さ
れるビット線をプリチャージし、後半でワード線をアク
ティブにして書き込みを行うメモリ装置の回路図でっ
て、従来例を示す図１３と同一構成部分は同一符号をも
って表している。すなわち、この回路では、メモリセル
ＭＣ1k，ＭＣ1m等は，インバータＩ１，Ｉ２の入出力同
士を接続したフリップフロップからなるＳＲＡＭセルを
例に示しており、同一行に配置されたメモリセルメモリ
セルＭＣ1k，ＭＣ1mのアクセストランジスタＡ１，Ａ２
のゲート電極が共通のワード線ＷＬ１等に接続されてい
る。

【００５５】そして、書き込み時、ロウデコーダＲＤＣ
において、ローアドレスＲＡＤから選択すべきワード線
ＷＬが１本選ばれる。その選択信号は所定の２入力アン
ドゲートＡＤ１，ＡＤ２，…の一方の入力端子に供給さ
れる。そして、２入力アンドゲートＡＤ１等の他方の入
力端子には、クロック信号ＣＬＫに基づくタイミング調
整回路１０の出力信号Ｓ１０が供給される。そして、被
選択ワード線ＷＬの駆動をクロック信号ＣＬＫの立ち下
がりから幅Ｄのパルスで行う。この幅はメモリセルへの
書き込みが完了するためには十分長く、使用される最小
サイクルの１／２より短い時間およびビット線が放電し
てしまう時間より短い時間に設定なるように調整され、
設定される。

【００５６】また、ビット線対ＢＬｋ，ＢＬＢｋ、ＢＬ
ｍ，ＢＬＢｍは、カラムゲートＣＧｋ，ＣＧＢｋ、ＣＧ
ｍ，ＣＧＢｍを介してデータ線Ｄ、ＤＢに接続されてい
る。カラムゲートＣＧｋ，ＣＧＢｋ、ＣＧｍ，ＣＧＢｍ
はカラムアドレスＣＡＤからカラムデコーダＣＤＣにお
いて、１対のみオン状態に制御され、残りはオフ状態に
制御される。書き込みデータＤｉｎはバッファＢＵＦ２
を介してクロック信号ＣＬＫの立ち下がりのタイミング
でラッチ回路ＬＴＣにラッチされるようになっている。
そして、ラッチ回路ＬＴＣの出力データはバッファＢＵ
Ｆ３，ＢＵＦ４を介してデータ線Ｄに伝搬され、バッフ
ァＢＵＦ３，ＢＵＦ５，ＩＮＶ２を介して反転用データ
線ＤＢに伝搬される。また、ＰＴｋ，ＰＴＢｋ、ＰＴ
ｍ，ＰＴＢｍはビット線のプリチャージ用トランジスタ
であり、ゲート電極にバッファＢＵＦ１を介したクロッ
ク信号ＣＬＫが入力されて、オン、オフ制御される。

【００５７】図７は、タイミング調整回路１０の構成例
を示す回路図である。このタイミング調整回路１０は、
遅延回路１０１，インバータ１０２，１０３、およびノ
アゲート１０４により構成されている。遅延回路１０１
とインバータ１０２が直列に接続され、遅延回路１０１
の入力がクロック信ＣＬＫの入力ラインに接続され、イ
ンバータ１０２の出力がノアゲート１０４の一方の入力
端子に接続され、ノアゲート１０４の他方の入力端子が
クロック信号の入力ラインに接続されている。そして、
ノアゲート１０４の出力がインバータ１０３の入力に接
続されている。ここで、遅延回路１０の遅延時間は、上
述したように、ワード線をアクティブにする期間を書き
込みに必要な時間（ｔｗ）より短くし、１／２サイクル
時間より短くなるように設定される。

【００５８】次に、上記構成による書き込み動作を、図
８のタイミングチャートを参照しつつ説明する。このよ
うな構成において、書き込み時は、図１４に示すよう
に、クロック信号ＣＬＫがハイレベルの期間、全ワード
線ＷＬのレベルはローレベルに保持され、全ビット線Ｂ
Ｌｋ，ＢＬＢｋ、ＢＬｍ，ＢＬＢｍは電源電圧Ｖ_CCレベ
ル（ハイレベル）にプリチャージされる。そして、クロ
ック信号ＣＬＫがローレベルに切り換わると、タイミン
グ調整回路１０においてクロック信号ＣＬＫに基づきワ
ード線駆動時間が調整され、信号Ｓ１０に基づき、被選
択ワード線ＷＬがクロック信号ＣＬＫの立ち下がりから
幅Ｄのパルスで駆動される。

【００５９】このとき、選択されたワード線（ＷＬ_i ）
がハイレベルになり、選択されたカラム信号ＣＬＭがハ
イレベルに保持される。このときに、ビット線ＢＬｋと
ＢＬＢｋは書き込みデータＤｉｎの値に応じて、いずれ
かはハイレベルのままに保持され、もう一方はローレベ
ルの遷移し、メモリセルＭＣ1k等にそのデータが書き込
まれる。

【００６０】選択されなかった非選択ビット線ＢＬ_m ，
ＢＬＢ_m 等の波形は、図８に示すようになる。すなわ
ち、ワード線ＷＬが遅延Ｄのあとローレベルになる非選
択ビット線は、フローティングとなり、放電が止まり、
ビット線振幅ΔＶが小さくなり、消費電流が抑えられ
る。なお、図８中、破線で示す波形は図１３の従来装置
の場合を示している。セルＭＣ1m等のデータに応じて、
メモリセルを通じて、どちらか一方がローレベルに放電
される。

【００６１】以上説明したように、本第３の実施形態に
よれば、同期型ＳＲＡＭにおいて、ワード線をアクティ
ブにする時間をメモリセル時間より長く、１／２サイク
ルより短くするようにしたので、非選択カラムのビット
線の放電量を小さくし、書き込み時の消費電流を小さく
することが可能になる。

【００６２】第４実施形態 図９は、本発明に係る半導体メモリ装置の第４の実施形
態を示す回路図である。本装置は、図１３に示す回路
に、ダミーワード線ＤＷＬ、ダミービット線ＤＢＬ，Ｄ
ＢＬＢ、ダミーメモリセルＤＭＣＭを設け、ダミーメモ
リセルＤＭＣＭへに書き込み完了を検知して、ワード線
ＷＬ１等のアクティブ時間を制御するように構成されて
いる。なお、図９においては、通常のメモリセル等は簡
単化のため省略し、要部のみを示している。

【００６３】ダミーメモリセルＤＭＣＭは、通常のメモ
リセルと同様に、インバータＩ１１，Ｉ１２の入出力同
士を接続したフリップフロップからなるＳＲＡＭセルで
あり、アクセストランジスタＡ１１，Ａ１２のゲート電
極がダミーワード線ＤＷＬに接続されている。そして、
このセルのノードは、そのレベルがインバータＩＮＶ１
３，ＩＮＶ１４により外部に取り出せるようになってい
る。また、ダミーメモリセルＤＭＣＭは、ＮＭＯＳトラ
ンジスタＮＴ１１とインバータＩＮＶ１４を介したクロ
ック信号ＣＬＫによりリセットがかけられるように構成
されている。また、ＮＭＯＳトランジスタＮＴ１２は、
対称性を保証するためのダミートランジスタである。

【００６４】また、ダミービット線ＤＢＬ，ＤＢＬＢに
はカラムゲートＣＧＭ，ＣＧＢＭが接続され、カラムゲ
ートＣＧＭはバッファＢＵＦ１１を介して電源電圧Ｖ_CC
の供給ラインに接続され、カラムゲートＣＧＢＭはイン
バータＩＮＶ１６を介して電源電圧Ｖ_CCの供給ラインに
接続されている。カラムゲートＣＧＭ，ＣＧＢＭのゲー
ト電極が２入力アンドゲートＡＤ１２の出力に接続され
ている。２入力アンドゲートＡＤ１２の一方の入力端子
は電源電圧Ｖ_CCの供給ラインに接続され、他方の入力端
子がクロック信号ＣＬＫの入力端子に接続されている。

【００６５】そして、インバータＩＮＶ１４の出力がイ
ンバータＩＮＶ１７を介して、ダミーワード線ＤＷＬ駆
動用のアンドゲートＡＤ１２および通常のワード線ＷＬ
駆動用のアンドゲートＡＤ１，…の一入力端子に接続さ
れている。すなわち、ダミーメモリセルＤＭＣＭのトラ
ンジスタのダミートランジスタＮＴ１２が接続されたノ
ードから取り出し信号がＷＭＡＳＫとしてワード線のア
クティブ時間を制御できるように構成されている。

【００６６】次に、図９の装置の書き込み時の動作を、
図１０のタイミングチャートを参照しつつ説明する。図
１０に示すように、クロック信号ＣＬＫがローレベルに
切り換わると、ダミーメモリセルＤＭＣＭがリセットさ
れ、信号ＷＭＡＳＫがハイレベルとなり、被選択ワード
線ＷＬがアクティブのハイレベルになると同時に、ダミ
ーワード線ＤＷＬもハイレベルになる。このとき、カラ
ムゲートＣＧＭ，ＣＧＢＭが導通状態になり、その結
果、ダミービット線ＤＢＬはハイレベルに、ダミービッ
ト線ＤＢＬＢはローレベルにドライブされる。これによ
り、ダミーメモリセルＤＭＣＭのアクセストランジスタ
Ａ１１を介してデータ「１」が書き込まれて、書き込み
が完了し、書き込みが完了すると信号ＷＭＡＳＫがロー
レベルとなり、被選択ワード線ＷＬが非アクティブのロ
ーレベルになると同時に、ダミーワード線ＤＷＬもロー
レベルになる。

【００６７】この場合、ダミーメモリセルＤＭＣＭのノ
ードは、通常のメモリセルよりトランジスタＮＴ１１，
ＮＴ１２、インバータ１３，ＩＮＶ１４が接続されてい
ることから負荷が大きく、書き込み時間は通常のメモリ
セルより大きくなり、確実に書き込み時間ｔｗがワード
線遅延やビット線遅延があっても保証されることにな
る。このことは、メモリアレイ構成を変えることが必要
となるパラメトリックＳＲＡＭモジュールやプロセス等
のバラツキにより書き込み時間ｔｗが変化する場合に有
利である。

【００６８】以上説明したように、本第４の実施形態に
よれば、書き込み制御をダミーワード線、ダミービット
線、ダミーメモリセルを用いるようにしたので、ワード
線およびビット線遅延、あるいはプロセスバラツキなど
があっても、メモリセルへの書き込みを保証することが
でき、同時に消費電流を小さくすることが可能になる。

【００６９】

【発明の効果】以上説明したように、本発明によれば、
書き込み専用のパスル発生器を設ける必要がないので、
面積増加や制御の煩雑化を防げる。また、サイズ構成可
変のパラメトリック型ＲＡＭでもその遅延に追従した活
性化パルスを生成できるので、制御が容易かつ正確にで
きる。

【００７０】また、同期型メモリ装置において、ワード
線をアクティブにする時間をメモリセル時間より長く、
１／２サイクルより短くすることで、非選択カラムのビ
ット線の放電量を小さくし、書き込み時の消費電流を小
さくすることが可能になる。ダミーメモリセルを用いる
ことにより、ワード線およびビット線遅延、あるいはプ
ロセスバラツキなどがあっても、メモリセルへの書き込
みを保証することができ、同時に消費電流を小さくする
ことが可能になる。

【図面の簡単な説明】

【図１】本発明に係る半導体メモリ装置の第１の実施形
態を示すブロック図である。

【図２】図１の装置のタイミングチャートである。

【図３】本発明に係る半導体メモリ装置の第２の実施形
態を示すブロック図である。

【図４】図３の装置の読み出し時のタイミングチャート
である。

【図５】図３の装置の書き込み時のタイミングチャート
である。

【図６】本発明に係る半導体メモリ装置の第３の実施形
態を示す回路図である。

【図７】図６の装置のタイミング調整回路の具体例を示
す回路図である。

【図８】図６の装置の書き込み時のタイミングチャート
である。

【図９】本発明に係る半導体メモリ装置の第４の実施形
態を示す回路図である。

【図１０】図９の装置の書き込み時のタイミングチャー
トである。

【図１１】ダミーメモリセルを利用して読み出しデータ
が出力されたことを検知し、読み出し動作を終了させる
回路と、内部に書き込みパスルを発生させるタイミング
回路を持ち、一定時間後に書き込み動作を終了させるメ
モリ装置の従来例の概念図である。

【図１２】図１１の装置の読み出しおよび書き込み時の
タイミングチャートである。

【図１３】同期型でクロックの前半でメモリセルが接続
されるビット線をプリチャージし、後半でワード線をア
クティブにして書き込みを行う従来のメモリ装置の回路
図である。

【図１４】図１３の装置の書き込み時のタイミングチャ
ートである。

【符号の説明】

ＲＤＣ…ロウデコーダ ＣＤＣ…カラムデコーダ ＷＬ１〜ＷＬ４…ワード線 ＤＷＬ…ダミーワード線 ＢＬｋ，ＢＬＢｋ、ＢＬｍ，ＢＬＢｍ…ビット線 ＤＢＬ，ＤＢＬＢ…ダミービット線 ＭＣ1k〜ＭＣ4k…メモリセル ＤＭＣ１〜ＤＭＣ４，ＤＭＣＭ…ダミーメモリセル ＳＡｋ…センスアンプ １ａ…ダミー用判定器および制御回路 ３…書き込み回路 ４…出力回路 ５…ゲート回路 ６…アドレスバッファ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ダミーメモリセルの出力に基づいてメモ
   リ動作を制御する半導体メモリ装置であって、 読み出し時に、上記ダミーメモリセルからのデータ出力
   を受けると、読み出し動作を終了させ、かつ、書き込み
   時に、上記ダミーメモリセルからのデータ出力を受ける
   と、書き込み動作を終了させる制御手段を有する半導体
   メモリ装置。
2. 【請求項２】 上記制御手段は、書き込み動作を終了さ
   せ、次サイクルのためのビット線のプリチャージ動作を
   行う請求項１記載の半導体メモリ装置。
3. 【請求項３】 クロックの前半でメモリセルが接続され
   るビット線をプリチャージし、後半でワード線をアクテ
   ィブにして書き込みを行う半導体メモリ装置であって、 書き込み時間を、メモリセルが反転するのに必要な時間
   より長く、１／２サイクル時間より短い時間に設定し、
   その時間のみワード線をアクティブにする手段を有する
   半導体メモリ装置。
4. 【請求項４】 クロックの前半でメモリセルが接続され
   るビット線をプリチャージし、後半でワード線をアクテ
   ィブにして書き込みを行う半導体メモリ装置であって、 ダミーメモリセルを備え、 上記ダミーメモリセルへの書き込み完了を検知して、ワ
   ード線のアクティブ時間を制御する手段半導体メモリ装
   置。