JP2006190732A - 自動設計方法及び半導体集積回路 - Google Patents

Abstract

【課題】 低誘電率絶縁膜を用いた半導体集積回路においても機械的強度を高くでき、微細化及び高密度化が可能な半導体集積回路を設計可能な自動設計方法及び半導体集積回路を提供する。
【解決手段】 配置配線部１３が、第１配線層上に第１電源配線を配置し、第１電源配線の配置結果を配置配線記憶部２３に記憶させるステップと、ダミー配置部１４が、第１電源配線の配置結果を読み出して、第１電源配線の延伸方向に平行な長軸を有するダミーパターンを、第１電源配線の直上の第２配線層上に配置し、ダミーパターンの配置結果をダミー記憶部２４に記憶させるステップと、電位固定部１５が、第１電源配線及びダミーパターンの配置結果を読み出して、第１電源配線とダミーパターンとを電気的に接続し、ダミーパターンを第１電源配線と同電位に固定するステップとを含む。
【選択図】 図１

Description

本発明は、半導体集積回路に係り、特に多層配線構造の半導体集積回路内にダミーパターンを挿入可能な自動設計方法及び半導体集積回路に関する。

半導体集積回路の微細化要求に伴い、層間絶縁膜に低誘電率絶縁膜（low-k膜）を採用する技術が実用化されている。近年は、低誘電率絶縁膜の比誘電率をより低減させるべく、絶縁膜中に数ｎｍの微細な空孔を持つ多孔質絶縁膜（porous-low-k膜）の実用化要求も強まっている。

しかしながら、低誘電率絶縁膜は、機械的強度及び界面における密着力が極めて弱いため、化学的機械研磨（ＣＭＰ）等の製造工程で加わる機械的応力により、クラックや剥離等が発生する場合がある。低誘電率絶縁膜の比誘電率が低くなる程、機械的強度の低下の問題は顕在化するため、低誘電率絶縁膜の材料開発だけでなく各種製造プロセスに耐え得る機械的強度を備えた半導体集積回路の構築が必要である。

現在、低誘電率絶縁膜を採用しつつ機械的強度を一定以上に維持可能な半導体集積回路としては、配線層内にダミー配線を配置し、ダミー配線により機械的強度を補強する半導体集積回路が知られている（例えば、特許文献１参照）。しかしながら、ダミー配線を配線層の一部の領域に多量に配置することにより配線密度が高くなる。このため、隣接する配線間のクロストークにより、半導体集積回路が誤作動する場合があり、集積回路の微細化、高密度化の実現が困難になる。

特開２００４−１５３０１５号公報

本発明は、低誘電率絶縁膜を用いた半導体集積回路においても機械的強度を高くでき、微細化及び高密度化が可能な半導体集積回路を設計可能な自動設計方法及び半導体集積回路を提供する。

本発明の第１の特徴は、（イ）配置配線部が、第１配線層上に第１電源配線を配置し、第１電源配線の配置結果を配置配線記憶部に記憶させるステップと、（ロ）ダミー配置部が、第１電源配線の配置結果を読み出して、第１電源配線の延伸方向に平行な長軸を有するダミーパターンを、第１電源配線の直上の第２配線層上に配置し、ダミーパターンの配置結果をダミー記憶部に記憶させるステップと、（ハ）電位固定部が、第１電源配線及びダミーパターンの配置結果を読み出して、第１電源配線とダミーパターンとを電気的に接続し、ダミーパターンを第１電源配線と同電位に固定するステップとを含む自動設計方法であることを要旨とする。

第２の特徴は、（イ）半導体基板と、（ロ）半導体基板の上層の第１電源配線と、（ハ）第１電源配線上の第１低誘電率絶縁膜と、（ニ）第１低誘電率絶縁膜に埋め込まれ、第１電源配線の延伸方向に平行な長軸を有するダミー配線と、（ホ）第１低誘電率絶縁膜に埋め込まれ、第１電源配線及びダミー配線に接続された第１ダミービアとを備える半導体集積回路であることを要旨とする。

本発明によれば、低誘電率絶縁膜を用いた半導体集積回路においても機械的強度を高くでき、微細化及び高密度化が可能な半導体集積回路を設計可能な自動設計方法及び半導体集積回路が提供できる。

次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平均寸法の関係、各層の厚みの比率等は、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。

（第１の実施の形態）
本発明の第１の実施の形態に係る自動設計装置は、図１に示すように、操作者からのデータや命令等の入力を受け付ける入力装置４と、レイアウト設計等の種々の演算を処理する演算処理部（ＣＰＵ）１ａと、ＣＰＵ１ａの演算処理結果等を記憶するデータ記憶装置２ａと、レイアウト結果等を出力する出力装置５と、レイアウト用プログラムなどを記憶したプログラム記憶装置６ａと、半導体集積回路のレイアウト設計に必要な設計情報、設計制約情報等を記憶した設計情報記憶装置７ａとを備える。入力装置４及び出力装置５は、入出力制御装置３を介してＣＰＵ１ａに接続されている。

ＣＰＵ１ａは、フロアプラン部１１、論理合成部１２、配置配線部１３、ダミー配置部１４、電位固定部１５及び解析部１６を備える。フロアプラン部１１は、レイアウト対象となるＬＳＩの回路情報や設計制約情報、回路ブロックの大きさの情報等に基づいて、フロアプランを作成する。論理合成部１２は、回路情報及びフロアプランに基づいて、論理回路を合成する。配置配線部１３は、論理合成部１２により合成された論理回路の情報に基づいて、マクロセル等の回路素子、電源配線、信号配線等をチップ領域上に自動的に配置配線する。

図２は、配置配線部１３が配置する電源配線の配置例を示している。多層配線層の各層に配置される電源配線は、下層の電源配線の延伸方向に対してそれぞれ直交するように、縦、横、縦、横、・・・と交互に配置されている。図２に示す例においては、それぞれ平行に延伸する第１電源配線３０ａ，３０ｂが配置された第１配線層の上層となる第２配線層上に、第１電源配線３０ａ，３０ｂの延伸方向にそれぞれ直交して延伸する第２電源配線４０ａ，４０ｂ，４０ｃが配置されている。

図２において、第１電源配線３０ａは、第１高位電源配線３１ａ及び第１高位電源配線３１ａに隣接する第１低位電源配線３２ａとを含む。第１電源配線３０ｂは、第１高位電源配線３１ｂ及び第１高位電源配線３１ｂに隣接する第１低位電源配線３２ｂとを含む。第２電源配線４０ａは、第２高位電源配線４１ａ及び第２高位電源配線４１ａに隣接する第２低位電源配線４２ａとを含む。第２電源配線４０ｂは、第２高位電源配線４１ａ及び第２高位電源配線４１ｂに隣接する第２低位電源配線４２ｂとを含む。第２電源配線４０ｃは、第２高位電源配線４１ｃ及び第２高位電源配線４１ｃに隣接する第２低位電源配線４２ｃとを含む。

図１のダミー配置部１４は、配置配線部１３が配置した多層配線層内の配線密度の疎な領域に、ダミーパターンを自動配置する。好ましくは、例えば、図３に示すように、ダミー配置部１４は、第１電源配線３０ａ，３０ｂの直上に位置する第２配線層上に、第１電源配線３０ａ，３０ｂの延伸方向に長軸を有するダミーパターン４５ａ，４５ｂ，４５ｃ，４５ｄを優先的に配置する。ここで、「第１電源配線３０ａ，３０ｂの延伸方向に長軸を有するダミーパターン４５ａ，４５ｂ，４５ｃ，４５ｄ」とは、第１電源配線３０ａ，３０ｂの延伸方向に長い帯状のパターンを指し、例えば長方形、楕円形状のパターン等が採用可能である。

ダミー配置部１４はさらに、図３に示すように、第１電源配線３０ａ，３０ｂと同一配線層上に、第１電源配線３０ａ，３０ｂの延伸方向に長軸を有する矩形のダミーパターン３３ａ，３３ｂも配置可能である。ダミー配置部１４は、第２電源配線４０ａ，４０ｂ，４０ｃと同一配線層上に、矩形のダミーパターン４３ａ，４３ｂ、４４ａ，４４ｂ，４４ｃも配置可能である。

電位固定部１５は、電源配線抽出部１５ａ及び固定部１５ｂを備える。電源配線抽出部１５ａは、多層配線層の各層にある電源配線の情報をそれぞれ抽出する。固定部１５ｂは、電源配線抽出部１５ａが抽出した電源配線の情報に基づいて、電源配線の上層又は下層にダミーパターンが存在する場合に、電源配線とダミーパターンとをダミービアにより接続し、ダミーパターンの電位を電源配線と同電位に固定する。

図４に示すように、電位固定部１５は、第１高位電源配線３１ｂの直上に位置するダミーパターン４５ｃを、ダミービア４５１ｃ，４５２ｄを用いて接続し、ダミーパターン４５ｃを第１高位電源配線３１ｂと同電位に固定する。電位固定部１５は、ダミーパターン３３ｂを第２低位電源配線４２ａとダミービア４３３ｃを用いて同電位に固定する。電位固定部１５は、ダミービア４３３ｂを用いてダミーパターン４３ｂを第１低位電源配線３２ｂと同電位に固定する。なお、電位固定部１５は、下層のダミーパターン３３ａを上層のダミーパターン４３ａとダミービア４３３ａにより同電位に固定することもできる。

図５は、図４の領域Ａに示すダミーパターン４５ａ，４５ｂ周辺の詳細な配置配線状況を例示する平面図である。第１低位電源配線３２ｂの上層となる第２配線層上には、第１低位電源配線３２ｂに比べて配線幅の狭い信号配線４６ａ，４６ｂ，４６ｃ，４６ｄが、第１低位電源配線３２ｂの延伸方向にそれぞれ直交するように延伸している。信号配線４６ａ，４６ｂ，４６ｃ，４６ｄの配線幅は、例えば、第１低位電源配線３２ｂの配線幅の２０〜３０分の１程度とすることができる。電位固定部１５の電源配線抽出部１５ａは、第１低位電源配線３２ｂの情報を抽出する。固定部１５ｂは、第１低位電源配線３２ｂの上層に配置されたダミーパターン４５ａを、第１低位電源配線３２ｂの延伸方向に長軸を有する矩形のダミービア４５１ａ，４５２ａを用いて接続し、ダミーパターン４５ａの電位を第１低位電源配線３２ｂと同電位となるように固定する。この結果、半導体チップ領域上には、図６に示すように、ダミーパターン４５ａ、ダミービア４５１ａ，４５１ｂ及び第１低位電源配線３２ｂによる「金属の壁」が、層間絶縁膜２００の中に形成される。

図７に示すように、第１低位電源配線３２ｂの上層（第３配線層）に、第１低位電源配線３２ｂと同一方向に延伸し、第１低位電源配線３２ｂとを電気的に接続しても動作上問題のない第３低位電源配線５２ｂが存在する場合は、固定部１５ｂは、ダミービア５５１ａ，５５２ａを用いて第１低位電源配線３２ｂ、ダミーパターン４５ａ及び第３低位電源配線５２ｂを接続することもできる。ダミービア４５１ａ，４５２ａ，５５１ａ，５５２ａの形状は、第１低位電源配線３２ｂの延伸方向に対して細長い形状、具体的には長方形、楕円形等が好ましい。

なお、ダミービア４５１ａ，４５２ａの数はいくつあってもよい。例えば、図５に示すように、ダミーパターン４５ｂの平面全体に均等に離間して配置された矩形のダミービア４５１ｂ，４５２ｂ，４５３ｂ，・・・により第１低位電源配線３２ｂとダミーパターン４５ｂが接続されてもよい。

解析部１６は、配置配線部１３が配置した多層配線層及びダミー配置部１４が配置したダミーパターンの配置情報に基づいて、半導体集積回路のタイミング解析を行う。解析部１６が実行するタイミング解析としては、静的遅延解析（ＳＴＡ）等が利用可能である。なお、解析部１６は、必要に応じて電源ノイズの解析、クロストークの解析、回路動作の検証等を行ってもよい。

データ記憶装置２ａは、フロアプラン記憶部２１、論理合成記憶部２２、配置配線記憶部２３、ダミー記憶部２４、電位固定記憶部２５及び解析結果記憶部２６を備える。フロアプラン記憶部２１は、フロアプラン部１１が作成したフロアプランの情報を記憶する。論理合成記憶部２２は、論理合成部１２が作成した論理回路の情報を記憶する。配置配線記憶部２３は、配置配線部１３が実行した多層配線層の配置結果の情報を記憶する。ダミー記憶部２４は、ダミー配置部１４が配置したダミーパターンの配置情報を記憶する。

電位固定記憶部２５は、電源配線記憶部２５ａ及び固定結果記憶部２５ｂを備える。電源配線記憶部２５ａは、電源配線抽出部１５ａが抽出した電源配線の情報を記憶する。固定結果記憶部２５ｂは、固定部が固定したダミーパターン及び電源配線の固定結果の情報を記憶する。解析結果記憶部２６は、解析部１６が解析したタイミング解析結果等を記憶する。

図１において入力装置４は、キーボード、マウス、ライトペン又はフレキシブルディスク装置などを含む。操作者は、入力装置４により入出力データを指定したり自動設計に必要な数値等の設定が可能である。入力装置４により、出力データの形態等のレイアウトパラメータの設定、或いはタイミング解析等の演算の実行及び中止等の指示も入力可能である。出力装置５は、ディスプレイやプリンタ、或いはコンピュータ読み取り可能な記録媒体に保存する記録装置等が使用可能である。「コンピュータ読みとり可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、カセットテープ、オープンリールテープ等を含む。

次に、実施の形態に係る自動設計方法ついて、図８のフローチャート及び図２〜図７を用いて説明する。

（ａ）図８のステップＳ１０において、半導体集積回路の設計に必要な各種情報が、図１の入力装置４及び入出力制御装置３を介して設計情報記憶装置７ａに記憶される。設計情報記憶装置７ａに記憶される情報としては、例えば、半導体集積回路の設計に必要な基本回路情報や設計制約情報の他に、半導体チップ領域上に電源配線、信号配線等を配置する際の各配線の設計ルールや、配線層内に配置するダミーパターンを電源配線上に優先的に発生させるための配置制約情報等が記憶される。

（ｂ）ステップＳ１１において、図１に示すフロアプラン部１１は、設計情報記憶装置７ａに記憶された回路情報、設計情報、回路ブロックの大きさの情報等を読み出して、フロアプランニングを実行する。フロアプランの情報は、フロアプラン記憶部２１に記憶させる。なお、フロアプランニングは操作者が行い、入力装置４を介してフロアプラン記憶部２１に記憶させてもよい。ステップＳ１２において、論理合成部１２は、フロアプラン記憶部２１に記憶されたフロアプラン及び設計情報記憶装置７ａに記憶された設計情報を読み出して、論理回路を合成する。合成した論理回路の情報は、論理合成記憶部２２に記憶させる。

（ｃ）ステップＳ１３において、配置配線部１３は、論理合成記憶部２２に記憶された論理合成の情報及び設計情報記憶装置７ａに記憶された設計情報を読み出して、図３に示すように、電源配線３０ａ，３０ｂ，４０ａ，４０ｂ，４０ｃ、マクロセル等の回路素子及び信号配線（図示省略）等をチップ領域上に配置配線する。配置配線後の情報は、配置配線記憶部２３に記憶させる。この時、配置配線部１３は、後述するダミー配置部１４が電源配線３０ａ，３０ｂ，４０ａ，４０ｂ，４０ｃ上にダミーパターンを発生し易くするために、設計情報記憶装置７ａに記憶された配置制約情報に基づいて電源配線の直上層に配置する信号配線の数を制限してもよい。

（ｄ）ステップＳ１４において、ダミー配置部１４は、配置配線記憶部２３に記憶された配置配線情報を読み出して、図３に示すように、配線密度の疎な領域にダミーパターン３３ａ，３３ｂ，４３ａ，４３ｂ，４４ａ，４４ｂ，４４ｃ，４５ａ，４５ｂ、４５ｃ、４５ｄを配置する。図４に示すように、ダミー配置部１４は、設計情報記憶装置７ａに記憶された配置制約情報に基づいて、ダミーパターン４５ａ，４５ｂ，４５ｃ，４５ｄを平面パターン上、第１低位電源配線３２ｂの直上に位置する第２配線層上に、第１低位電源配線３２ｂの延伸方向に対して水平に長手方向を有するように配置するのが好ましい。ダミーパターン３３ａ〜４５ｄの情報は、ダミー記憶部２４に記憶させる。

（ｅ）ステップＳ１５において、電位固定部１５は、配置配線記憶部２３及びダミー記憶部２４に記憶された多層配線層及びダミーパターンの配置情報を読み出す。電源配線抽出部１５ａは、図５に示すように、多層配線層の中から第１低位電源配線３２ｂを抽出し、抽出した第１低位電源配線３２ｂの情報を電源配線記憶部２５ａに記憶させる。固定部１５ｂは、電源配線記憶部２５ａに記憶された第１低位電源配線３２ｂの情報を読み出して、平面パターン上、第１低位電源配線３２ｂの直上層又は直下層にダミーパターン４５ａ，４５ｂが存在するか判断する。ダミーパターン４５ａ，４５ｂが存在する場合は、固定部１５ｂは、第１低位電源配線３２ｂとダミーパターン４５ａ，４５ｂとをダミービア４５１ａ，４５２ａ，４５１ｂ，４５２，４５３ｂ，・・・により接続し、ダミーパターン４５ａ，４５ｂの電位と第１低位電源配線３２ｂとを同電位に固定する。

（ｆ）ステップＳ１６において、解析部１６は、固定結果記憶部２５ｂに記憶された多層配線層の電位の固定結果を読み出す。そして、解析部１６は、設計情報記憶装置７ａに記憶されたタイミング解析情報に基づいて、多層配線層の回路のタイミングを解析する。解析後の情報は、解析結果記憶部２６に記憶させる。ステップＳ１７において、解析部１６は、設計情報記憶装置７ａに記憶された設計情報を読み出して、解析結果記憶部２６に記憶された解析情報が、予め設計情報記憶装置７ａに記憶されたタイミング制約条件に適合するか否かを判断する。タイミング制約条件に適合しない場合は、ステップＳ１３に進み、配置配線部１３により配置配線をやりなおす。タイミング制約条件に適合する場合は、作業を終了する。

第１の実施の形態に係る自動設計装置によれば、ダミー配置部１４が、配線密度の疎な領域にダミーパターン３３ａ〜４５ｄを配置する。このため、多層配線層内に金属層を均一に配置することができ、ＣＭＰ等の製造プロセスに加わる応力に対して強い半導体集積回路を設計できる。

なお、図４に示すダミーパターン４４ａ，４４ｂ，４４ｃのように、他の配線と接続しない、いわゆるフローティングの状態でダミーパターン４４ａ，４４ｂ，４４ｃを配置した場合は、配置する位置によっては、隣接する信号配線がクロストークノイズの影響を受ける場合がある。第１の実施の形態においては、電位固定部１５が、図５に示すように、ダミーパターン４５ａ，４５ｂの電位をダミービア４５１ａ，４５２ａ，４５１ｂ，４５２ｂ，４５３ｂ，・・・により第１低位電源配線３２ｂに接続する。この結果、ダミーパターン４５ａ，４５ｂは、第１低位電源配線３２ｂと同電位に固定されるため、隣接する信号配線間で生じるクロストークノイズをシールドすることができる。

ダミーパターン４５ａ，４５ｂを、配線幅が大きく電位が明確な第１低位電源配線３２ｂと同電位に固定することにより、配線幅が狭く電位の明らかでない信号配線に固定する場合に比べて、電位固定が容易で半導体集積回路の容量及び抵抗の計算が容易になる。この結果、解析部１６によるタイミング解析を容易にすることができる。さらに、ダミー配置部１４が、第１低位電源配線３２ｂの延伸方向に長軸を有するダミーパターン４５ａ，４５ｂを配置することにより、第１低位電源配線３２ｂとダミーパターン４５ａ，４５ｂとの間により多くのダミービア４５１ａ〜４５３ｂを配置することができる。この結果、図６に示すように、第１低位電源配線３２ｂ、ダミービア４５１ａ，４５２ａにより、層間絶縁膜２００内に「金属の壁」を形成することができるので、半導体集積回路の機械的強度をより強くできる。図５に示すように、ダミービア４５１ａ，４５１ｂの形状を、第１低位電源配線３２ｂの延伸方向に平行な方向に長軸を有する細長い形状にすることにより、機械的強度を更に向上することもできる。

第１の実施の形態に係る自動設計装置及び自動設計方法により設計可能な半導体集積回路の一例を図９及び図１０に示す。

第１の実施の形態に係る半導体集積回路は、図９の平面図及び図１０の断面図に示すように、半導体基板１００と、半導体基板１００の上層の第１電源配線１３２と、第１電源配線１３２上の低誘電率絶縁膜（第３層間絶縁膜１４０）と、第１電源配線１３２の直上に位置する第３層間絶縁膜１４０の表面に埋め込まれ、第１電源配線１３２の延伸方向に平行な長軸を有するダミー配線１４５と、第３層間絶縁膜１４０に埋め込まれ、第１電源配線１３２及びダミー配線１４５に接続された第１ダミービア１４５１，１４５２を備える。

図９は、ダミー配線１４５の上層にある第３電源配線１５２の上面からみた平面図を示す。第３電源配線１５２の下層には、第３電源配線１５２の延伸方向に直交する第２電源配線１４１が延伸している。第２電源配線１４１と同一配線層上には、第２電源配線１４１と平行に信号配線１４６ｃ，１４６ｄが延伸している。第２電源配線１４１の下層には、第２電源配線１４１の延伸方向に直交し、第３電源配線１５２と平面パターン上で重なりあう第１電源配線１３２が延伸している。第２電源配線１４１と同一層上の第１電源配線１３２と第３電源配線１５２との間には、第１電源配線１３２の延伸方向に長軸を有する長方形のダミー配線１４５が配置されている。ダミー配線１４５は、第１ダミービア１４５１，１４５２を介して下層の第１電源配線１３２に接続されている。ダミー配線１４５は、第２ダミービア１５５１，１５５２を介して上層の第３電源配線１５２に接続されている。

図１０に示すように、半導体基板１００上には第１層間絶縁膜１１０が配置されている。第１層間絶縁膜１１０上には、第２層間絶縁膜１３０が配置されている。第２層間絶縁膜１３０の表面には、バリアメタル１３１を介して第１電源配線１３２が配置されている。第２層間絶縁膜１３０及び第１電源配線１３２上には、第２層間絶縁膜１３０より比誘電率の高い第１拡散防止膜１３３が配置されている。第１拡散防止膜１３３上には、第３層間絶縁膜１４０が配置されている。第３層間絶縁膜１４０には、バリアメタル１４１ａを介して第１ダミービア１４５１，１４５２及び第１電源配線１３２が埋め込まれている。バリアメタル１４１ｄを介して第３層間絶縁膜１４０に埋め込まれた信号配線１４６ｄは、第１電源配線１３２から離間して配置されている。

第３層間絶縁膜１４０，信号配線１４６ｄ及びダミー配線１４５上には、第３層間絶縁膜１４０より比誘電率の高い第２拡散防止膜１４３が配置されている。第２拡散防止膜１４３上には、第４層間絶縁膜１５０が配置されている。第４層間絶縁膜１５０には、バリアメタル１５１を介してダミー配線１４５に接続された第２ダミービア１５５１，１５５２及び第２ダミービア１５５１，１５５２に接続された第３電源配線１５２が配置されている。第３電源配線１５２及び第４層間絶縁膜１５０上には、第４層間絶縁膜１５０より比誘電率の高い第３拡散防止膜１５３が配置されている。第３拡散防止膜１５３上には、第５層間絶縁膜１６０が配置されている。第５層間絶縁膜１６０には、バリアメタル１６１を介して第３電源配線に接続された信号配線１６２が配置されている。信号配線１６２及び第５層間絶縁膜１６０上には、第５層間絶縁膜１６０より比誘電率の高い第４拡散防止膜１６３が配置されている。

第１〜第５層間絶縁膜１３０，１４０，１５０，１６０としては、半導体集積回路の世代と半導体基板１００上に配置する位置により異なるが、比誘電率がシリコン酸化膜（ＳｉＯ₂）より小さい低誘電率絶縁膜を用いるのが好ましい。好ましくは、比誘電率が３．０以下、更には２．３以下の膜が好ましい。低誘電率絶縁膜としては、例えば、メチルシルセスオキサンポリマー（ＭＳＱ：ＣＨ₃ＳｉＯ_1.5（比誘電率２．７−３．０））、水シルセスオキサンポリマー（ＨＳＱ：Ｈ−ＳｉＯ_1.5（比誘電率３．５−３．８））、ポーラスＨＳＱ（Ｈ−ＳｉＯ_x（比誘電率３．５−３．８））、ポーラスＭＳＱ（ＣＨ₃−ＳｉＯ_1.5（比誘電率２．０−２．５）、有機シリカ（ＣＨ₃−ＳｉＯ_x（比誘電率２．５−３．０））、ポリテトラフルオロエチレン（ＰＴＦＥ（比誘電率２．１））、ポリアリルエーテル（ＰＡＥ（比誘電率２．７−２．９））、ポーラスＰＡＥ（比誘電率２．０−２．２））ベンゾシクロブテン（ＢＣＢ：（比誘電率２．６−３．３））等が採用可能である。第１〜第４拡散防止膜１６３としては、炭化珪素（ＳｉＣ）、炭素ドープ窒化珪素（ＳｉＣＮ）、ＳｉＮ、炭素ドープ酸化珪素（ＳｉＯＣ）等が好適である。

バリアメタル１３１，１４１ａ，１４１ｄ，１５１，１６１の材料としては、チタン（Ｔｉ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ルビジウム（Ｒｕ）、タングステン（Ｗ）、又はこれら２種以上からなる合金、及びこれらの窒化物、酸化物、炭化物等の化合物等が好適である。第１電源配線１３２、第１ダミービア１４５１，１４５２，ダミー配線１４５，第２ダミービア１５５１，１５５２、第２電源配線１４１，第３電源配線１５２，信号配線１４６ｄ，１６２としては、銅（Ｃｕ）等を用いることができる。

さらに、第１の実施の形態に係る半導体集積回路は、図１１に示すように、第１〜第５層間絶縁膜１３０，１４０，１５０，１６０の上層に、第１〜第５層間絶縁膜１３０，１４０，１５０，１６０より比誘電率の高いエッチストップ膜１３４，１４４，１５４，１６４を配置してもよい。また、図１２に示すように、第１〜第５層間絶縁膜１３０，１４０，１５０，１６０が、それぞれ比誘電率の異なる複数の膜１４０ａ，１４０ｂ，１５０ａ，１５０ｂ，１６０ａ，１６０ｂを含んでいてもよい。

比較例として、図１３及び図１４に第１の実施の形態に係るダミー配線１４５を配置しない半導体集積回路の例を示す。図１３に示すように、第２電源配線１４１と同一配線層上には、第１及び第３電源配線１４２，１５２の延伸方向と平行な長軸を有する長方形のダミー配線は配置されない。図１２のＣ−Ｃ線からみた断面である図１３では、第１電源配線１３２と第３電源配線１５２との間の第３層間絶縁膜１４０及び第４層間絶縁膜１５０内には、金属材料が存在しない。このため、図１３に示す半導体集積回路においては、信号配線１６２の上層に配線等を形成する際の製造プロセスにおける応力により、第３層間絶縁膜１４０及び第４層間絶縁膜１５０内にクラック等が生じる場合がある。

一方、図９〜図１２に示す半導体集積回路においては、第１ダミービア１４５１，１４５２、ダミー配線１４５及び第２ダミービア１５５１，１５５２により第３層間絶縁膜１４０及び第４層間絶縁膜１５０内に金属層が配置される。このため、信号配線１６２の上層に多層配線層を形成して第３層間絶縁膜１４０及び第４層間絶縁膜１５０中にクラック等が発生せず、機械的強度の高い半導体集積回路が提供できる。さらに、ダミー配線１４５は、第１電源配線１３２及び第３電源配線１５２に接続されているので、シールドとしての機能を果たし、隣接する信号配線間で生じるクロストークノイズを防止することもできる。

図９〜図１２に示す半導体集積回路においては、ダミー配線１４５及び第１及び第２ダミービア１４５１，１４５２，１５５１，１５５２の形状は、第１電源配線１３２及び第３電源配線１５２の延伸方向に長軸を有する略長方形状或いは略楕円形状とすることにより、第１電源配線１３２の延伸方向に加わる応力に対して強い耐性を有する半導体集積回路を提供できる。図示した第１〜第３電源配線１３２，１４１，１５２の他にも、電源配線は多層配線層内の各層に配置されるため、各電源配線層の直上又は直下層にダミー配線を接続することにより、いずれの方向から加わる応力に対しても強い機械的強度を有する半導体集積回路が提供できる。

（第２の実施の形態）
本発明の第２の実施の形態に係る自動設計装置は、図１５に示すように、操作者からのデータや命令等の入力を受け付ける入力装置４と、レイアウト設計等の種々の演算を実行する演算処理部（ＣＰＵ）１ｂと、ＣＰＵ１ｂの演算処理結果等を記憶するデータ記憶装置２ｂと、出力装置５と、プログラム記憶装置６ｂと、設計情報記憶装置７ｂとを備える。入力装置４及び出力装置５は、入出力制御装置３を介してＣＰＵ１ｂに接続されている。

ＣＰＵ１ｂは、フロアプラン部１１、論理合成部１２、配置配線部１３、ダミー配置部１４、電位固定部１５、解析部１６及び最適化部１７を備える。フロアプラン部１１、論理合成部１２、配置配線部１３、ダミー配置部１４、電位固定部１５、解析部１６及び最適化部１７を備える。

最適化部１７は、平面パターン上、電源配線の直上に位置しない位置に配置されたダミーパターンを抽出し、ダミーパターンの形状を電源配線と平面パターン上で重なる面積が大きくなるように最適化する。このため、最適化部１７は、図１６に示すように、情報抽出部１７１、ダミー最適化部１７２、配線迂回部１７３、電位固定部１７４及び削除部１７５を有する。

情報抽出部１７１は、配置配線部１３及びダミー配置部１４が配置した多層配線層及びダミーパターンの情報を抽出する。ダミー最適化部１７２は、情報抽出部１７１の抽出した情報を読み出して、例えば図１７に示すように、第１高位電源配線３１ａに隣接するダミーパターン４４ｄを、図１８に示すように、第１高位電源配線３１ａ上に位置するように移動させ、第１高位電源配線３１ａの延伸方向に長軸を有する形状に最適化する。第１高位電源配線３１ａの直上に位置しない領域に、小さなダミーパターンが隣接して存在する場合は、ダミー最適化部１７２は、隣接する小さいダミーパターンを結合し、ダミーパターンの形状をできるだけ大きくするように最適化することもできる。

迂回配線部１７３は、解析部１６によるタイミング解析結果に基づいて、クリティカルパスとなる配線及びこれに隣接する配線を動かさずに、パスの長さに余裕のある迂回可能な配線を延長し、ダミーパターンを避けるように迂回させる。例えば、図１７に示す例においては、第１高位電源配線３１ａ上にそれぞれ直交して配置された信号配線４６ｉ，４６ｊ，４６ｋ，４６ｌのうち信号配線４６ｊが迂回可能である場合、迂回配線部１７３は、図１８に示すように、ダミーパターン４４ｄを避けるように信号配線４６ｊを迂回させる。

電位固定部１７４は、ダミー最適化部１７２に形状及び位置が最適化されたダミーパターン４４ｄと第１高位電源配線３１ａとをダミービア４４１ｄ，４４２ｄ，・・・により接続し、同電位となるように固定する。削除部１７５は、ダミーパターンの最適化処理の後のレイアウトに基づいて、解析部１６が再度タイミング解析を行い、タイミング解析の結果が適正値でなかった場合に、図１７及び図１８に示すような最適化処理データを削除し、最適化処理を行う前の状態に戻す。

データ記憶装置２ｂは、フロアプラン記憶部２１、論理合成記憶部２２、配置配線記憶部２３、ダミー記憶部２４、電位固定記憶部２５、解析結果記憶部２６及び最適化記憶部２７を備える。最適化記憶部２７は、最適化部１７が実行したダミーパターンの最適化処理の結果を記憶する。他は、図１に示す自動設計装置と同様であるので説明を省略する。

次に、第２の実施の形態に係る自動設計方法ついて、図１９及び２０のフローチャートを用いて説明する。なお、ステップＳ２０〜Ｓ２７までの工程は、図８のステップＳ１０〜Ｓ１７に示す自動設計方法と同様であるので説明を省略する。

ステップＳ２７において、タイミング解析結果が既定のタイミング制約条件を満たす場合は、ステップＳ２８に進む。ステップＳ２８において、図１５の最適化部１７は、配置配線記憶部２３、ダミー記憶部２４、解析結果記憶部２６に記憶された多層配線層の配置配線情報、ダミーパターンの配置情報、及びタイミング解析結果等をそれぞれ読み出す。そして、最適化部１７は、図２０のステップＳ２８０〜Ｓ２８７に示す工程にしたがって、多層配線層内に挿入されたダミーパターンの配置位置の最適化処理を行う。

（ａ）図２０のステップＳ２８０において、図１６の情報抽出部１７１は、設計情報記憶棒値７ｂに記憶されたダミーパターンの最適化処理に必要な情報を抽出する。抽出した情報は、最適化記憶部２７に記憶させる。ステップＳ２８１において、情報抽出部１７１は、最適化記憶部２７に記憶された最適化情報及び最適化記憶部２６に記憶された情報を読み出す。この結果、既に最適化処理が行われており、最適化処理を行う必要がない場合は、作業を終了する。最適化処理を行う場合は、ステップＳ２８２へ進む。

（ｂ）ステップＳ２８２において、ダミー最適化部１７２は、最適化情報及び多層配線層内のダミーパターンの情報を読み出して、図１７に示すように、第１高位電源配線３１ａの上層において平面パターン上、第１高位電源配線３１ａ上に隣接するダミーパターン４４ｄを選択する。図１８に示すように、ダミー最適化部１７２は、平面パターン上、第１高位電源配線３１ａの直上に位置しない位置に配置されたダミーパターン４４ｄを抽出し、ダミーパターン４４ｄの形状を第１高位電源配線３１ａと平面パターン上で重なる面積が大きくなるように最適化する。さらに、ダミー最適化部１７２は、ダミーパターン４４ｄの形状を、第１高位電源配線３１ａの延伸方向に長軸を有する長方形状等に最適化する。なお、ダミー最適化部１７２は、ダミーパターン４４ｄに隣接するダミーパターンが存在する場合は、そのダミーパターンとダミーパターン４４ｄとを結合させた大きなダミーパターンを形成してもよい。最適化後のダミーパターン４４ｄの情報は、最適化記憶部２７に記憶させる。

（ｃ）ステップＳ２８３において、配線迂回部１７３は、最適化記憶部２７から最適化後のダミーパターン４４ｄの情報及び解析結果記憶部２６に記憶された多層配線層の回路のタイミング解析結果を読み出す。配線迂回部１７３は、図１７に示すように、読み出したタイミング解析結果に基づいて、ダミーパターン４４ｄに隣接する配線のうち迂回可能な配線を抽出し、迂回させる。例えば、図１７に示す信号配線４６ｉ〜４６ｌのうち、信号配線４６ｉがクリティカルパスとなる配線、信号配線４６ｋ，４６ｌがタイミング的に余裕のある配線と仮定する。配線迂回部１７３は、ダミーパターン４４ｄが第１高位電源配線３１ａ上に位置するように、信号配線４６ｋを迂回させて、迂回させた信号配線４６ｉの情報を、最適化記憶部２７に記憶させる。

（ｄ）ステップＳ２８４において、電位固定部１７４は、最適化記憶部２７に記憶された最適化後のダミーパターン４４ｄの情報及び配置配線記憶部２３の多層配線層の情報を読み出して、図１８に示すように、第１高位電源配線３１ａとダミーパターン４４ｄとをダミービア４４１ｄ，４４２ｄ，・・・により接続し、ダミーパターン４４ｄと第１高位電源配線３１ａとを同電位に固定する。電位固定後のダミーパターン４４ｄ及びダミービア４４１ｄ，４４２ｄ，・・・の情報は、最適化記憶部２７に記憶させる。

（ｅ）ステップＳ２８５において、解析部１６は、最適化記憶部２７に記憶された電位固定後のダミーパターン４４ｄ及びダミービア４４１ｄ，４４２ｄ，・・・の情報及び配置配線記憶部２３の多層配線の情報を読み出す。そして、解析部１６は、設計情報記憶装置７ｂに記憶されたタイミング解析情報に基づいて、多層配線層の回路のタイミングをＳＴＡ等を用いて解析する。解析後の情報は、解析結果記憶部２６に記憶させる。ステップＳ２８６において、解析部１６は、設計情報記憶装置７ｂに記憶された設計情報を読み出して、解析結果記憶部２６に記憶された解析情報が、設計情報記憶装置７ｂに記憶されたタイミング制約条件に適合するか否かを判断する。タイミング制約条件に適合する場合は、処理を終了する。タイミング制約条件に適合しない場合は、ステップＳ２８７に進む。

（ｆ）ステップＳ２８７において、削除部１７５は、最適化記憶部２７に記憶されたダミーパターン４４ｄ及びダミービア４４１ｄ，４４２ｄ，・・・の情報を読み出して、ステップＳ２８１〜Ｓ２８６に示す最適化処理の一連の処理データを削除し、再びステップＳ２８１へ進む。

第２の実施の形態に係る自動設計方法によれば、ダミーパターンの自動配置後、半導体集積回路内に挿入するダミーパターンの形状及び位置を更に最適化することにより、ダミーパターンに固定された電源配線の割合が多くなる。電源配線とダミーパターン及びこれらを接続するダミービアにより、多層配線層内に強固な「金属の壁」を形成することができるので、機械的応力に強い半導体集積回路が提供できる。迂回配線部１７３が、タイミング的に余裕のある配線を迂回させることにより、電源配線上にダミーパターンを多く配置できるので、機械的強度を更に向上させることができる。電源配線は、多層配線構造の各層にそれぞれ配置されるため、ダミーパターンを半導体集積回路中の至る所に点在させて配置することもできる。電位固定部１７４は、図１８に示すように、最適化後のダミーパターン４４ｄを第１高位電源配線３１ａと同電位となるように固定するため、隣接する信号配線間で生じるクロストークノイズもシールドできる。

（その他の実施の形態）
本発明は、第１及び第２実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

第１及び第２の実施の形態においては、ダミー配置部１４が配置可能なダミーパターン例として、図４に示すように、多層配線層内にダミーパターン４５ａ，４５ｂ，４５ｃ，４５ｄを新たに配置する例を示した。しかし、図２１（ａ）に示すように、ダミー配置部１４は、既に多層配線層内にあるトランジスタや基板に繋がる配線４７ａを抽出し、この配線４７ａと第１高位電源配線３１ａとを、図２１（ｂ）に示すように、複数のビア４５１ｅ，４５２ｅ，・・・により接続してもよい。

本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められる。

本発明の第１実施の形態に係る設計装置の一例を示すブロック図である。 第１の実施の形態に係る設計装置により設計可能な配線層のレイアウトを示す平面図である。 第１の実施の形態に係る設計装置により設計可能な配線層のレイアウトを示す平面図である。 第１の実施の形態に係る設計装置により設計可能な配線層のレイアウトを示す平面図である。 図４に示すレイアウトの一部の領域の詳細配線状況を示す平面図である。 第１の実施の形態に係る設計装置により設計可能なレイアウトの一例であり、図５のＡ−Ａ方向からみた断面図である。 第１の実施の形態に係る設計装置により設計可能なレイアウトの一例であり、図５のＡ−Ａ方向からみた断面図である。 第１の実施の形態に係る自動設計方法を示すフローチャートである。 第１の実施の形態に係る自動設計方法により設計可能な半導体集積回路の一例を示す平面図である。 第１の実施の形態に係る自動設計方法により設計可能な半導体集積回路の一例（その１）を示し、図９のＢ−Ｂ方向からみた断面図である。 第１の実施の形態に係る自動設計方法により設計可能な半導体集積回路の一例（その２）を示し、図９のＢ−Ｂ方向からみた断面図である。 第１の実施の形態に係る自動設計方法により設計可能な半導体集積回路の一例（その３）を示し、図９のＢ−Ｂ方向からみた断面図である。 第１の実施の形態に係る半導体集積回路の比較例を示す平面図である。 第１の実施の形態に係る半導体集積回路の比較例を示し、図１３のＣ−Ｃ方向からみた断面図である。 第２の実施の形態に係る自動設計装置の一例を示すブロック図である。 第２の実施の形態に係る自動設計装置の最適化部の詳細を示すブロック図である。 第２の実施の形態に係る自動設計方法を示す平面図である。 第２の実施の形態に係る自動設計方法を示す平面図である。 第２の実施の形態に係る自動設計方法を示すフローチャートである。 図１９のステップＳ２８に示すダミーパターンの最適化方法の一例を示すフローチャートである。 その他の実施の形態に係る自動設計方法の一例を示す平面図であり、図２１（ａ）は、ダミー配置前、図２１（ｂ）はダミー配置後のレイアウト例である。

符号の説明

７ａ，７ｂ…設計情報記憶装置
１３…配置配線部
１４…ダミー配置部
１５…電位固定部
１５ａ…電源配線抽出部
１５ｂ…固定部
１６…解析部
１７…最適化部
２３…配置配線記憶部
２４…ダミー記憶部
２５…電位固定記憶部
２５ａ…電源配線記憶部
２５ｂ…固定結果記憶部
２６…解析結果記憶部
２７…最適化記憶部
３３ａ，３３ｂ，４３ａ，４３ｂ，４４ａ，４４ｂ，４４ｃ，４５ａ，４５ｂ…ダミーパターン
３０ａ，３０ｂ…第１電源配線
４０ａ，４０ｂ，４０ｃ…第２電源配線
４６ａ，４６ｂ，４６ｃ，４６ｄ…信号配線
１００…半導体基板
１１０…第１層間絶縁膜
１３０…第２層間絶縁膜
１３２…第１電源配線
１３３…第１拡散防止膜
１４１…第２電源配線
１４２…第３電源配線
１４５…ダミー配線
１４６ｄ，１６２…信号配線
１５２…第３電源配線
１７１…情報抽出部
１７２…ダミー最適化部
１７３…迂回配線部
１７３…配線迂回部
１７４…電位固定部
１７５…削除部
４３３ａ，４３３ｂ，４３３ｃ，４４１ｄ，４４２ｄ，４５１ａ，４５２ａ，４５１ｂ，４５２，４５３ｂ，４５１ａ，４５２ａ，５５１ａ，５５２ａ…ダミービア
１４５１…第１ダミービア
１５５１…第２ダミービア

Claims (5)

1. 配置配線部が、第１配線層上に第１電源配線を配置し、前記第１電源配線の配置結果を配置配線記憶部に記憶させるステップと、
   ダミー配置部が、前記第１電源配線の配置結果を読み出して、前記第１電源配線の延伸方向に平行な長軸を有するダミーパターンを、前記第１電源配線の直上の第２配線層上に配置し、前記ダミーパターンの配置結果をダミー記憶部に記憶させるステップと、
   電位固定部が、前記第１電源配線及び前記ダミーパターンの配置結果を読み出して、前記第１電源配線と前記ダミーパターンとを電気的に接続し、前記ダミーパターンを前記第１電源配線と同電位に固定するステップ
   とを含むことを特徴とする自動設計方法。
2. 前記電位固定部が前記第１電源配線と前記ダミーパターンを電気的に接続するステップは、前記第１電源配線の延伸方向に長軸を有するダミービアを前記第１電源配線と前記ダミーパターンとの間に配置することを特徴とする請求項１に記載の自動設計方法。
3. 前記電位固定部が、前記ダミーパターンの直上の第３配線層上において前記第１電源配線と同一方向に延伸する第２電源配線と前記ダミーパターンとを電気的に接続し、前記ダミーパターンを前記第１及び第２電源配線と同電位に固定するステップを更に含むことを特徴とする請求項１又は２に記載の自動設計方法。
4. 半導体基板と、
   前記半導体基板の上層の第１電源配線と、
   第１電源配線上の第１低誘電率絶縁膜と、
   前記第１低誘電率絶縁膜に埋め込まれ、前記第１電源配線の延伸方向に平行な長軸を有するダミー配線と、
   前記第１低誘電率絶縁膜に埋め込まれ、前記第１電源配線及び前記ダミー配線に接続された第１ダミービア
   とを備えることを特徴とする半導体集積回路。
5. 前記第１ダミービアは、前記第１電源配線の延伸方向に長軸を有する形状であることを特徴とする請求項４に記載の半導体集積回路。

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