JP2006190822A

JP2006190822A - 絶縁ゲート電界効果トランジスタの製造方法および絶縁ゲート電界効果トランジスタ

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Publication number: JP2006190822A
Application number: JP2005001609A
Authority: JP
Inventors: Tsutomu Imoto; 努井本
Original assignee: Sony Corp
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Priority date: 2005-01-06
Filing date: 2005-01-06
Publication date: 2006-07-20
Anticipated expiration: 2025-01-06
Also published as: JP5007488B2

Abstract

【課題】ゲート長の短縮に対応して最適な接合深さのエクステンション部を形成できなくなってきている。
【解決手段】ゲートスタック７と側壁絶縁膜９からなる所定の幅のスペーサをマスクとする不純物のイオン注入と活性化アニールにより、２つのソース・ドレイン領域１０をＰウェル３に形成する。側壁絶縁膜９を除去し、これより薄い隔壁絶縁膜１１を形成することによって、このスペーサの幅方向両側を後退させる。これによりスペーサのエッジと２つのソース・ドレイン領域１０のエッジとを幅方向両側で離す。この状態で、後退したスペーサの幅方向両側に露出し２つのソース・ドレイン領域１０を含むウェル領域に選択的なエピタキシャル成長により半導体材料を成長させ、後退したスペーサにより分離する２つのエクステンション部１２を形成する。この製法においては、イオン注入の活性化アニールによりエクステンション部１２内の不純物がＰウェル３内に熱拡散しない。
【選択図】図３

Description

本発明は、ゲート電極を形成する箇所両側の各々にエクステンション部とソース・ドレイン領域を有する絶縁ゲート電界効果トランジスタの製造方法と、当該トランジスタとに関するものである。

ＭＯＳ集積回路において、回路の動作速度を決める主要因は、ＭＯＳＦＥＴのオン電流と、オン電流によって充放電される負荷容量の大きさである。オン電流は、一般的には、ゲート長の短縮にともないチャネル抵抗が下がることによって増加する。したがって、ゲート長を短縮すればオン電流が増加し、集積回路の動作速度を上げることができる。
しかし、ゲート長が１００ｎｍを切るあたりから、ゲート長の短縮に見合うオン電流の増加を得ることが容易ではなくなってきている。その原因の１つを、以下に図１１を用いて説明する。

図１１（Ａ）は、従来のプレーナー型ＭＯＳＦＥＴの断面構造の模式図である。
図１１（Ａ）の構造において、ソース領域およびドレイン領域は、外部配線との接続孔を設けるための領域であり、基板（ウェルがある場合はウェル）と逆導電型の不純物を高濃度に導入して形成された低抵抗の半導体領域である。この半導体領域と接続孔の電極プラグ（図示しない）との間の接触抵抗を下げるため、通常、ソース領域およびドレイン領域の表面にＣｏやＮｉと基板材料（Ｓｉ）との合金層（シリサイド層）が設けられる。合金層は基板内部に向かって成長するが、これが基板とのＰＮ接合に近づき過ぎると接合耐圧が低下し、基板リーク電流が増加する。そのため、ソース領域およびドレイン領域は、通常、合金層の厚さに対して十分に厚く形成される。たとえば、ＣｏＳｉ_２を形成する場合、接合深さは６０ｎｍ以上、好ましくは、１００ｎｍ以上が必要である。

ソース領域またはドレイン領域とゲートとの間には、エクステンション部が設けられる。エクステンション部の一部はゲート絶縁膜を挟んでゲート電極と重なり、オーバーラップ領域を形成する。チャネルの反転層は、ソース側とドレイン側の２つのエクステンション部間に形成される。

図１１（Ａ）に示す構造において、ゲート長を短縮した場合、いわゆるショートチャネル効果（ＳＣＥ）が顕在化し、ソース領域、ドレイン領域あるいはエクステンション部からチャネルに向かって伸びる空乏層によって、しきい値電圧の低下や、サブスレッショルド傾斜の減少、ＤＩＢＬ(Drain Induced Barrier Lowering)の増加が起こる。

ショートチャネル効果を抑制するには、チャネル長の短縮にともなって、ソース領域およびドレイン領域の接合深さ、およびエクステンション部の接合深さ（図では、Ｘｊ）を十分浅くする必要がある。ところが、このような浅い拡散層において、不純物濃度を固溶限まで高めたとしても、電流断面積が小さいために高抵抗であり、これがオン電流を制限する要因の１つとなる。
この問題に対し、ソース領域およびドレイン領域、または、エクステンション部を、チャネルの反転層と同じ深さか、あるいはそれよりも上方に位置させる構造が提案されている。それらの構造を図１１（Ｂ）および図１１（Ｃ）に模式的に示す。

図１１（Ｂ）は、「グルーブゲート」あるいは「リセスゲート」と呼ばれる構造の模式図である。
基板に形成されたトレンチあるいはリセス（以下、凹部という）の底部にチャネルが形成されるゲート電極構造にすることによって、エクステンション部と反転層との前述した位置関係を実現している（たとえば、特許文献１の第１〜第３および第７実施形態ならびに非特許文献１および２参照）。

ここで特許文献１においては、ゲートに隣接する凹部の内壁を斜めに形成し、凹部のゲート側部分に第１のソース・ドレイン領域を形成し、それより深い第２のソース・ドレイン領域をゲートから離れた位置に形成している。この第１のソース・ドレイン領域が、いわゆるエクステンション部に該当すると考えられる。
なお、特許文献１の他の実施形態、たとえば第４および第５実施形態において、これら第１および第２のソース・ドレイン領域をエピタキシャル成長層に形成したものが開示されている。

一方、図１１（Ｃ）は、持ち上げエクステンション(Raised Extension)構造を示す模式図である。
この構造に関し、基板表面にチャネルの反転層が形成され、ゲートの両側に絶縁層を挟んで位置し、基板上のエピタキシャル成長層によりエクステンション部を形成し、このエクステンション部のゲート側端から反ゲート側に離れた部分およびその下の基板表面部に、エクステンション部の上方からイオン注入を行うことによりソース・ドレイン領域を形成する技術が知られている（たとえば、非特許文献３参照）。
特開２０００−８２８１３号公報特開２００１−１４４２９０号公報西松、他：Groove Gate MOSFET, 8th Conf. on Solid State Devices, pp.179-183 (1976) K. Matsuo, et al, High Performance Damascene Gate CMOS FETs with Recessed Channel Formed by Plasma Oxidation and Etching Method (RC-POEM), IEDM 2002 Uchino, et al： A Raised Source/Drain Technology Using In-situ P-doped SiGe and B-doped Si for 0.1μm CMOS ULSIs, IEDM 1997, pp.479-482 (1977)

非特許文献３に記載された技術によれば、エクステンション部の基板表面に対する接合深さＸｊは、エピタキシャル成長後の熱履歴により、エピタキシャル層の不純物が基板表面部に拡散する深さであり、この深さは、イオン注入により形成されるエクステンション部の接合深さより低減されている。また、この接合深さを小さくしても、エクステンション部の抵抗は、そのエピタキシャル成長層の厚さや濃度で決まることから、それらを十分大きく設定することによってエクステンション部の高抵抗化は回避できる。これに対し、イオン注入によるエクステンション部の形成では、その接合深さを小さくすると、抵抗値が上昇し必要なオン電流を達成することが難しくなる。

ところが、近年のゲート長の短縮化に伴って要求される接合深さＸｊも益々小さくなってきている。このため、イオン注入を用いない、非特許文献３に記載の方法を用いてもエクステンション部の基板表面に対する接合深さＸｊを浅くすることが十分でなくなってきている。つまり、この非特許文献３に記載された技術のみでは、オン電流が十分でなくなる状況にまでＭＩＳトランジスタの微細化が進むことが予想され、このことが更なるＭＩＳトランジスタの微細化を妨げる要因の１つとなっている。

本発明が解決しようとする課題は、ゲート長の短縮にともなって、最適な接合深さのエクステンション部を形成できなくなってきていることである。

本発明に係る絶縁ゲート電界効果トランジスタは、ゲート絶縁膜を介してゲート電極と対向しチャネルが形成される半導体基板の領域と、当該領域に各々接し互いに離れて形成されている２つのエクステンション部と、前記２つのエクステンション部の対向端から互いに離反する向きにさらに離れて形成されている２つのソース・ドレイン領域とを有する絶縁ゲート電界効果トランジスタの製造方法であって、所定の幅のスペーサを半導体基板上に形成するステップと、前記スペーサをマスクとする不純物のイオン注入と活性化アニールにより、前記２つのソース・ドレイン領域を半導体基板に形成するステップと、前記スペーサの幅方向両側を後退させ、前記スペーサのエッジと前記２つのソース・ドレイン領域のエッジとを幅方向両側で離すステップと、後退した前記スペーサの幅方向両側に露出し前記２つのソース・ドレイン領域を含む半導体基板領域に選択的なエピタキシャル成長により半導体材料を成長させ、前記後退したスペーサにより分離する２つのエクステンション部を形成するステップと、を有する。

本発明に係る絶縁ゲート電界効果トランジスタは、ゲート絶縁膜を介してゲート電極と対向しチャネルが形成される半導体基板の領域と、当該領域に各々接し互いに離れて形成されている２つのエクステンション部と、前記２つのエクステンション部の対向端から互いに離反する向きにさらに離れて形成されている２つのソース・ドレイン領域とを有する絶縁ゲート電界効果トランジスタであって、前記２つのエクステンション部の各々が、前記半導体基板上のエピタキシャル成長層により形成され、前記２つのソース・ドレイン領域の各々が、前記エピタキシャル成長層の下面に接する、前記半導体基板と逆導電型の不純物領域により形成され、前記エピタキシャル成長層を厚さ方向に貫いて前記ソース・ドレイン領域としての前記不純物領域に達する合金層が、前記２つのエクステンション部の各々に形成されている。

本発明に係る絶縁ゲート電界効果トランジスタおよびその製造方法によれば、ゲート長を極めて短くしても、最適な接合深さのエクステンション部の形成が可能であるという利点がある。

本発明を実施するための最良の形態を、Ｎ型のＭＩＳトランジスタを例として図面を参照して述べる。なお、Ｐ型のＭＩＳトランジスタについては、適宜導電型を逆にすることによって以下の記述と同様な方法により製造できる。

［第１の実施の形態］
図１（Ａ）〜図４（Ｄ）は、第１実施の形態における方法を適用して製造されるＭＩＳトランジスタのチャネル方向の断面図である。
まず、完成したＭＩＳトランジスタの基本構造を、図４（Ｄ）を参照して述べる。

図解したＭＩＳトランジスタにおいて、たとえばシリコンウェハからなる基板１の表面部に素子分離絶縁層、たとえばＳＴＩ(Shallow Trench Isolation)２が形成されている。このＳＴＩ２が形成されていない領域（活性領域）にチャネルの反転層が形成されるＰ型領域、たとえばＰウェル３が形成されている。
Ｐウェル３上にゲート絶縁膜４とゲート電極５を含む積層体（ゲートスタック）７が形成され、その側面が隔壁絶縁膜１１と側壁絶縁膜１３により覆われている。隔壁絶縁膜１１に形成位置が決められたエピタキシャル成長によりエクステンション部１２がＰウェル３上に形成されている。また、側壁絶縁膜１３により形成位置が決められたサリサイド(Self-aligned silicide)プロセスにより、エクステンション部１２およびゲート電極５のそれぞれに合金層としてのシリサイド層１４Ａおよび１４Ｂが形成されている。エクステンション部１２の下面に接するＰウェル３の表面部にＮ型のソース・ドレイン領域１０が形成されている。トランジスタの全面が層間絶縁膜１５に覆われ、シリサイド層１４Ａに接触する接続層１６が層間絶縁膜１５内に形成されている。
図４（Ｄ）において以上の構成は、ゲートを中心にしてチャネル方向で対称に形成され、バイアス印加条件に応じて、その一方側がソース、他方側がドレインとして機能する。

本実施の形態において、ソース・ドレイン領域１０のゲート側端の水平方向位置を、好ましくは、エクステンション部１２のゲート側端と、その上のシリサイド層１４Ａのゲート側端との間に位置させ、この位置を、ソース抵抗あるいはドレイン抵抗、さらにはソース・ドレイン間のリークを低減するなどの観点から最適化している。また、エクステンション部１２のゲート側端部に傾斜端面を備え、この傾斜端面を側壁絶縁膜１３で覆うことによって、ゲートとソースまたはゲートとドレインとの寄生容量を低減している。

エクステンション部１２は、Ｐウェル３のゲート直下部分（実効チャネル領域）に電流を供給する層である。エクステンション部１２がないと、ソース・ドレイン領域１０を実効チャンネル領域に近接させなければならず、この場合、とくにドレイン側で電界が集中し、短チャネル効果が顕著となりリーク電流が増大する。また、空乏層がチャネル電流経路内に大きく伸びてキャリアが枯渇し、その部分でチャネル抵抗が増大し、また、その部分でチャネル走行キャリアが飽和速度に達すると、これによってオン電流値が制限される。

本実施の形態においては、エクステンション部１２が存在することによって、ソース・ドレイン領域１０を実効チャネル領域から離すことができる。エクステンション部１２は、Ｎ型不純物が導入されているエピタキシャル層であり、いわゆる持ち上げエクステンション構造となっている。エクステンション部１２は、ここではソース・ドレイン領域１０より低濃度としているが、抵抗値を下げる意味でソース・ドレイン領域１０と同等以上のＮ型不純物濃度としてもよい。

なお、詳細は後述するが、エクステンション部をイオン注入により形成した場合、深さ方向の濃度分布がすそ引きし、基板との境界では急峻なＰＮ接合が形成されにくい。
これに対し、本実施の形態においては、たとえばエピタキシャル成長途中の不純物導入(In-suit doping)によってエクステンション部１２と基板（Ｐウェル３）との界面で急峻なＰＮ接合が形成され、その結果、エクステンション部１２からの空乏層の延びが抑えられている。
また、エクステンション部１２が基板表面より上方に持ち上げられていることによって、動作バイアス印加時にエクステンション部１２の直列抵抗を上げることなく、そのウェル表面からのＰＮ接合深さを浅くすることができることから、エクステンション部１２から伸びる空乏層の実効チャネル領域に対する影響および電界集中を抑えることができる。

以上の結果、本実施の形態においては短チャネル効果が抑圧され、また、リーク電流の増大およびチャネル抵抗の局部的増大を防止している。

なお、エピタキシャル成長途中の加熱、および、その後の熱履歴によって、エクステンション部１２内のＮ型不純物がＰウェル３に多少なりとも熱拡散する。
ただし、本実施の形態においては後述する製造方法の適用によって、この熱拡散が必要最小限に抑えられる。これにより、図４（Ｄ）には現れていないが、エクステンション部１２の熱拡散部の深さは数ｎｍ、最大でも１０ｎｍ程度である。また、隔壁絶縁膜１１の幅にもよるが、その幅を、たとえば２ｎｍと薄くし、エクステンション部１２からの横方向の熱拡散によって、その熱拡散部の一部がゲート電極５とオーバーラップすることが望ましい。本実施の形態では、熱拡散量が比較的小さいことから、そのオーバーラップ幅も必要最小限に制御されている。
このオーバーラップ部には、とくにソース側においてゲート電極５による電界によってキャリア蓄積層が形成され、低抵抗化が図られる。このためオーバーラップ部の存在自体は好ましいが、あまりオーバーラップ量が大きいと、ゲート寄生容量の増加を招き、論理ゲートの動作速度が低下する。また、オーバーラップ部から伸びる空乏層の影響（キャリアの枯渇）が大きくなり、また、実効チャネル長の減少にともない短チャネル効果が大きくなる。このためオーバーラップ量にはトレードオフが存在するが、従来構造では、過度にオーバーラップ部の幅が大きく、そのため、特性低下を招くことが多い。
本実施の形態においては、このオーバーラップ量を隔壁絶縁膜１１の膜厚で制御できることから最適化が容易で、特性低下が起きない。

本実施の形態においては、後述するようにソース・ドレイン領域１０をエクステンション部１２より先に形成し、その活性化アニールによりエクステンション部１２からの熱拡散が過度に起きないようにしている。
このため、ソース・ドレイン領域１０内の不純物は、エクステンション部１２との境界付近までしか存在せず、成長直後のエクステンション部１２の表面側濃度は、ソース・ドレイン領域１０の濃度と比べると低いことがある。このような低い濃度のエクステンション部１２に直接、接続層１６を接触させると、そのコンタクト抵抗が大きくなる。
したがってシリサイド層１４Ａが設けられているのであるが、本実施形態においては、シリサイド層１４Ａがエピタキシャル成長層を厚さ方向に貫いて高濃度なソース・ドレイン領域１０にまで達し、これによって良好なコンタクトが実現されている。その一方、シリサイド層１４Ａが余り深くまで達すると、ソース・ドレイン領域１０の接合リークが増大する。
このシリサイド層１４Ａの深さ制御は、合金材料、合金時の条件に大きく依存するが、エクステンション部１２の厚さにも依存する。エクステンション部１２の厚さと濃度分布は、この観点と、ソースまたはドレインの直列抵抗低減の観点、さらには、その傾斜端面形状（とくに傾き）なども考慮して決められる。

つぎに、本実施の形態におけるＭＩＳトランジスタの製造方法を、図面を参照して述べる。
なお、ＣＭＯＳプロセスにおいては、基板の図示しない他の部分にＰ型のＭＩＳトランジスタが形成される。以下は、記述の簡潔化のために、Ｎ型のＭＩＳトランジスタの手順を抽出して述べるが、ＣＭＯＳプロセスにおいては、必要な箇所で以下と類似の工程を、その都度繰り返すことによってＮ型のＭＩＳトランジスタとＰ型のＭＩＳトランジスタを同一基板に作製する。

まず、図１（Ａ）に示すように、基板１に、既知の方法を用いて素子間分離のためのＳＴＩ２を形成する。
つぎに、基板１を熱酸化し、表面に、たとえば８ｎｍの酸化膜（図示せず）を形成する。続いて、トランジスタの活性領域となるＳＴＩ２が形成されていない基板部分を露出するパターンのレジスト（図示せず）を形成する。その後、イオン注入を行い、レジストを除去してから活性化アニールを行うと、図１（Ｂ）に示すように、Ｐウェル３が形成される。Ｐウェル形成のためのイオン注入のイオン種は、たとえばホウ素Ｂである。活性化アニールの条件は、たとえばＲＴＡ(Rapid Thermal Anneal)法において１０１０℃、１０秒である。
なお、Ｐウェル形成と前後してしきい値電圧調整のためのチャネル注入を行ってもよい。また、ＣＭＯＳプロセスの場合は、Ｐウェル形成（および、そのチャネル注入）と前後して、同様の手順でＮウェル（図示せず）を形成してもよい。この場合のＮウェルの不純物は、たとえば燐Ｐである。また、この場合の活性化アニールは、ＰウェルとＮウェルを形成後に一括して行うとよい。

図１（Ｃ）に示すように、基板表面にゲート絶縁膜４とゲート層５ａを順次形成する。ゲート絶縁膜４の形成は熱酸化によって行い、その厚さは、たとえば１〜３ｎｍである。酸化後に窒素プラズマに曝して、ゲート絶縁膜４を酸窒化膜に改質してもよい。
ゲート層５ａは、たとえば熱ＣＶＤ法で堆積したポリシリコン層であり、その厚さは、１００〜１５０ｎｍである。
続いて、図示のようにゲート層５ａにイオン注入法で不純物を導入し、その後、活性化アニールを行い、ゲート層５ａに注入された不純物を活性化する。ゲート層５ａに導入する不純物は、たとえば燐Ｐである。

図１（Ｄ）に示すように、ゲート層５ａの上にハードマスク層６ａを積層する。ハードマスク層６ａは、たとえば、３０ｎｍのＳｉＯ_２膜と３０ｎｍのＳｉＮ膜を順次堆積した２層膜とし、その成膜は熱ＣＶＤ法によって行う。

ハードマスク層６ａにレジスト（図示せず）を堆積し、光学リソグラフィ、電子線リソグラフィ、または、それらを組み合わせた方法によって、レジストにゲートパターンを形成する。つぎに、パターンニングしたレジストを酸素プラズマで等方的に細らせ目的のパターン寸法を得た後、反応性イオンエッチング（ＲＩＥ）を行い、レジストパターンをハードマスク層６ａに転写し、ハードマスク６を形成する。続いて、ハードマスク６をマスクとして、ゲート層５ａをＲＩＥによりパターンニングする。
レジストを除去すると、図２（Ａ）に示すように、ゲート絶縁膜４と、ゲート層５ａからなるゲート電極５と、ハードマスク６とからなるゲートスタック７が基板上に形成された状態になる。なお、図２（Ａ）においてはゲートスタック７周囲の領域でゲート絶縁膜４がエッチオフされているが、ゲート層５ａのＲＩＥ時に、この領域にゲート絶縁膜４が残るようにエッチング条件を定めることが好ましい。

図２（Ｂ）に示すようにカバレッジのよい絶縁膜８を堆積し、ゲートスタック７を完全に絶縁膜８で被覆する。絶縁膜８として、たとえば熱ＣＶＤ法によって形成されるＳｉＮ膜が選択できる。

絶縁膜８をＲＩＥでエッチバックすることにより、図２（Ｃ）に示すように、ゲートスタック７の両側に側壁絶縁膜９を形成する。この図示のように側壁絶縁膜９、ゲート絶縁膜４およびハードマスク６によりゲート電極５の周囲が絶縁膜で覆われた状態となる。
このゲートスタック７と側壁絶縁膜９からなる構造物は、つぎに形成される２つのソース・ドレイン領域１０の間隔Ｄ１（図３（Ｂ）参照）を規定することから、本発明における「スペーサ」の具体例である。本実施の形態は、このスペーサの中に最初からゲート電極５が埋め込まれている点で他の幾つかの実施の形態（後述）と異なる。
側壁絶縁膜９の幅は、ゲート長（ゲートスタック７の幅）と、つぎの工程で形成するソース・ドレイン領域１０の接合深さＸｊ１（図３（Ａ）参照）との関係で最適値が決められる。一例を挙げると、ゲート長を２０ｎｍ、ソース・ドレイン領域１０の接合深さＸｊ１を１５０ｎｍとした場合、側壁絶縁膜９の底面の幅は７０ｎｍ程度が望ましい。

Ｐ型のＭＩＳトランジスタ側をレジスト（図示せず）で被覆した後、図２（Ｄ）に示すようにゲートスタック７と側壁絶縁膜９をマスクとしてイオン注入を行い、ソース・ドレイン領域となる不純物の導入領域１０ａをＰウェル３に形成する。不純物は、たとえば燐Ｐであり、その場合に、たとえば、イオン注入のドーズが５×１０^１５／ｃｍ^２、注入エネルギーが５ｋｅＶの条件を選択できる。

レジストを除去した後に活性化アニールを行い、図２（Ｄ）に示す工程でＰウェル３に導入した不純物を活性化させる。活性化アニールは、たとえば、ピーク温度１０５０℃のスパイクアニールによって行う。このとき熱拡散によって分布が多少変化し、図３（Ａ）に示すように、ゲートスタック７と側壁絶縁膜９をスペーサとして、その幅に応じた距離Ｄ１だけ離れ（図３（Ｂ）参照）、それぞれの接合深さがＸｊ１の２つのソース・ドレイン領域１０がＰウェル３に形成される。

基板１を加熱した燐酸に浸漬し、側壁絶縁膜９とハードマスク６を構成するＳｉＮ膜をエッチングし除去する。ハードマスク６は、下層のＳｉＯ_２膜と上層のＳｉＮ膜とから構成されていたことから、このエッチング後のゲートスタック７において、図３（Ｂ）に示すようにハードマスク６の下層膜（ＳｉＯ_２膜６ｂ）がゲート電極５上に残される。また、エッチング後にゲート電極５の側面が露出する。

図２（Ｂ）および図２（Ｃ）と同様の手順で絶縁膜の堆積とエッチバックを行い、図３（Ｃ）に示すようにゲートスタック７の両側面に隔壁絶縁膜１１を形成する。隔壁絶縁膜１１は後述するシリサイド形成の前に追加する追加スペーサとなる側壁絶縁膜１３（図４（Ｃ）参照）に比較してエッチング選択比が高い絶縁材料、たとえばＳｉＮからなる。このときのエッチバックで異方性を高くすると、隔壁絶縁膜１１の幅が、堆積直後のＳｉＮ膜厚によりほぼ決定される。このためゲート電極５と、つぎに形成するエクステンション部１２との隔離幅の制御性が高くなり、結果として、前述したエクステンション部１２のゲート電極５とのオーバーラップ幅を最適化しやすい。

この図３（Ｃ）に示す工程と、その前の図３（Ｂ）に示す工程が、図３（Ａ）で形成したスペーサのエッジを幅方向に後退させるステップに該当する。
スペーサを後退させる方法は図示の方法に限らないが、上述のようにスペーサの側壁部分を一旦除去して新たな薄い膜を形成すると、後退幅の制御性がよく、また側壁部分の材質を変えることができる意味で好ましい。

基板１に形成されている半導体層や絶縁層の表面を洗浄した後、エクステンション部１２を８００℃以下の温度でエピタキシャル成長させる。エピタキシャル成長層の材料はＳｉ単結晶、または、シリコンＳｉとゲルマニウムＧｅ、炭素Ｃあるいはその両方との混晶である。
エピタキシャル成長層は、図３（Ｄ）に示すように、露出した半導体層、すなわちソース・ドレイン領域１０が形成されているＰウェル３から成長するが、ＳｉＯ_２膜６ｂおよび隔壁絶縁膜１１に保護されてゲート電極５からは成長しない。隔壁絶縁膜１１は、このエピタキシャル成長層（エクステンション部１２）とゲート電極５との隔壁として機能する。エピタキシャル成長は、絶縁膜と半導体層との境界部分では片側（半導体層側）でのみ成長することから、半導体層の結晶構造や条件にもよるが通常、その端部が、上方ほど隔壁絶縁膜１１から離れる斜めの傾斜端面状になる。
エクステンション部１２に対する不純物の導入は、エピタキシャル成長時に不純物含有ガスを供給することにより行い、不純物はたとえば、砒素Ａｓあるいは燐Ｐである。

基板１に、絶縁膜を堆積し、これをＲＩＥでエッチバックすることによって、図４（Ａ）に示すように、ゲートスタック７の両側に追加スペーサとしての側壁絶縁膜１３を形成する。側壁絶縁膜１３は、たとえば、ＴＥＯＳを原料ガスとして用いる熱ＣＶＤ法により形成するＳｉＯ_２膜であり、その膜厚は、ゲート側壁容量（ソースとゲート間またはドレインとゲート間の寄生容量）を考慮して、たとえば１０〜６０ｎｍの間で任意に選択される。

基板１にレジスト（図示せず）を塗布し、レジストをエッチバックしてゲートスタック７の最上部のみを露出させた後、反応性イオンエッチングを行うことによって、図４（Ｂ）に示すように、ゲートスタック７の最上層に残されていたＳｉＯ_２膜６ｂが除去される。

図４（Ｃ）に示すように、エクステンション部１２にシリサイド層１４Ａを、ゲート電極５にシリサイド層１４Ｂを同時に形成する。シリサイド層１４Ａおよび１４Ｂは、たとえばＣｏＳｉ_２あるいはＮｉＳｉ_２である。このシリサイド層の形成は、コバルトＣｏまたはニッケルＮｉの金属膜を形成した後に熱処理し、その半導体材料と接触する部分を合金化し、薬液処理により非合金化部分（絶縁材料と接触する部分）を除去することにより行う。このうちシリサイド層１４Ａは、ソース・ドレイン領域１０と直接接触する。

図４（Ｄ）に示すように、接続層１６をシリサイド層１４Ａ上に形成する。より詳細には、層間絶縁膜１５を堆積し、その表面を化学的機械研磨（ＣＭＰ）により平坦化し、リソグラフィによりシリサイド層１４Ａの上方で開口するパターンのレジスト（図示せず）を層間絶縁膜１５上に形成する。このレジストをマスクとするＲＩＥによりシリサイド層１４Ａに達する接続孔を形成し、レジストを除去した後、接続孔に金属を充填して平坦化すると、図示のように接続層１６が形成される。
その後は、とくに図示しないが、接続層１６上に配線を形成する。なお、ゲート電極５上のシリサイド層１４Ｂに対する上層の配線との接続は、図示しない部分で同様に接続層を用いて達成される。

［第２の実施の形態］
本実施の形態は、エクステンション部の斜めの傾斜端面にゲート電極を部分的に精度よく重ねているＭＩＳトランジスタの構造と、その形成方法とに関する。
図５（Ａ）〜図６（Ｄ）は、第２実施の形態における方法を適用して製造されるＭＩＳトランジスタのチャネル方向の断面図である。
まず、完成したＭＩＳトランジスタの基本構造を、図６（Ｄ）を参照して述べる。

図解したＭＩＳトランジスタが第１の実施の形態におけるＭＩＳトランジスタ（図４（Ｄ）参照）と異なるのは、ゲート電極１９がエクステンション部１２の斜めの傾斜端面に対しゲート絶縁膜１７を介して部分的にオーバーラップしていること、ゲート電極１９の上部にシリサイド層が形成されていないこと、さらに、ゲート電極１９の両側面に隔壁絶縁膜１１（図４（Ｄ）参照）が形成されていないことである。他の構成は共通することから、ここでの記述を省略する。また、以下の記述において第１の実施の形態と同じ材料および形状の構成は同一符号を付して説明を簡潔にする。

このＭＩＳトランジスタの製造において、図４（Ａ）に示す工程までは第１の実施の形態で記述した方法と同様である。
本実施の形態においては図４（Ｂ）に示すゲートスタック７の最上層のＳｉＯ_２膜６ｂを除去することなくシリサイド層の形成を行う。これにより、図５（Ａ）に示すように、エクステンション部１２に対してシリサイド層１４Ａが形成され、ゲート電極５に対してシリサイド層が形成されない。

層間絶縁膜１５を堆積し、その表面部を、ＣＭＰによりＳｉＯ_２膜６ｂが露出するまでエッチングおよび研磨することによって平坦化する。図５（Ｂ）に、この平坦化後の素子断面を示す。層間絶縁膜１５は、プラズマＣＶＤにより形成するＳｉＯ_２膜である。

側壁絶縁膜１３の表面に露出するＳｉＯ_２膜６ｂおよび、その下のゲート電極５をエッチングにより除去する。より詳細には、弗酸を含む溶液を用いたエッチングによりゲートスタック７のＳｉＯ_２膜６ｂを除去し、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液などのアルカリ溶液によるウエットエッチング、あるいは、シランＣＦ_４と酸素Ｏ_２の混合ガスを用いたケミカルドライエッチングによってゲート電極５を除去する。図５（Ｃ）に、このエッチングにより形成されたゲート開口部７ａを示す。
続いて、ゲート開口部７ａ内のゲート絶縁膜４および隔壁絶縁膜（ＳｉＮ膜）１１を、弗酸を含む溶液などを用いてエッチングにより除去し、ゲート開口部７ａの底面にＰウェル３の表面を露出させる。図５（Ｄ）に、このエッチング後の素子断面を示す。このエッチングによって側壁絶縁膜１３の一部もエッチングされ、ゲート開口部７ａの底部にエクステンション部１２の傾斜端面が露出する。

図６（Ａ）に示すように、ゲート開口部７ａ内で露出したＰウェル３およびエクステンション部１２の傾斜端面にゲート絶縁膜１７を形成する。ゲート絶縁膜１７は、熱酸化によるＳｉＯ_２膜、これをプラズマ窒化して形成するＳｉＯＮ膜、あるいは、ＡＬＤ(Atomic Layer Deposition)法により形成するＨｆＯ_２膜などである。

図６（Ｂ）に示すように、ゲート金属１８を厚く形成し、ゲート開口部７ａをゲート金属１８により埋め込む。ゲート金属１８の形成は、たとえば、Ｃｕシード層のＰＶＤと、それに続くＣｕの無電解めっきによって行うことができる。

余分なゲート金属１８をＣＭＰ法により除去し、ゲート開口部７ａ内にのみゲート金属１８を残す。これにより、図６（Ｃ）に示すように層間絶縁膜１５および側壁絶縁膜１３に埋め込まれたゲート電極１９が形成される。

図４（Ｄ）に示す工程と同様な方法によって、図６（Ｄ）に示すようにシリサイド層１４Ａ上に接触し層間絶縁膜１５内に埋め込まれた接続層１６を形成する。
その後、必要ならば上層の配線（不図示）などの形成を行って、当該ＭＩＳトランジスタを完成させる。

このような構造のＭＩＳトランジスタにおいて、ゲート絶縁膜１７を介してゲート電極１９と重なるエクステンション部１２の傾斜端部に、動作時に蓄積層が形成される。この蓄積層によって、チャネルとソース・ドレイン領域１０とが低抵抗で接続され、さらなるオン電流の増加が実現される。

以上述べてきた第２の実施の形態に示すＭＩＳトランジスの製造において、ソース・ドレイン領域１０のイオン注入マスクとして機能するスペーサを除去して、新たにゲート絶縁膜１７とゲート電極１９とを埋め込みゲートプロセスにより形成する。
この埋め込みゲートプロセスの採用を前提とすると、第２の実施の形態で記述したごとく上記スペーサをゲートスタック７、すなわち導電性のゲート電極５を含む積層体で形成する必要は必ずしもなく、その代わりに絶縁性スペーサを用いることができる。

以下の第３および第４実施の形態は、絶縁性の側壁スペーサを用いる例を示すものである。このうち第３の実施の形態はゲート電極をエクステンション部に重ねない場合、第４の実施の形態は重ねる場合を示す。
なお、以下の実施の形態において、第２の実施の形態と同様、記述を簡潔にするため今までと異なる点のみ述べ、既に述べた構成は同一符号を付して図示のみ行う。

［第３の実施の形態］
図７（Ａ）〜図９（Ｃ）は、第３実施の形態における方法を適用して製造されるＭＩＳトランジスタのチャネル方向の断面図である。
このＭＩＳトランジスタの製造において、図１（Ｂ）に示す工程までは第１の実施の形態で記述した方法と同様である。

図７（Ａ）に示すように、パッド層としてのＳｉＯ_２膜２０を熱酸化などにより活性領域（Ｐウェル３）に形成する。その上にパッド層に比較してエッチング選択比が高い絶縁膜、たとえばＳｉＮ膜をＣＶＤにより堆積し、ＳｉＮ膜上にレジストを形成し、これをリソグラフィによりパターンニングする。つぎに、パターンニングしたレジストをマスクとしてＲＩＥを行い、レジストパターンをＳｉＮ膜に転写する。
レジストを除去すると、図示のように所定幅のスペーサ２１がＳｉＯ_２膜２０上に形成される。スペーサ２１の幅は、ゲート長と、つぎの工程で形成するソース・ドレイン領域１０の接合深さＸｊ１（図７（Ｃ）参照）との関係で最適値が決められる。

Ｐ型のＭＩＳトランジスタ側をレジスト（図示せず）で被覆した後、図７（Ｂ）に示すようにスペーサ２１をマスクとしてイオン注入を行い、ソース・ドレイン領域となる不純物の導入領域１０ａをＰウェル３に形成する。イオン注入条件は、図２（Ｄ）に示す工程と同じものを選択できる。

レジストを除去した後に活性化アニールを行い、図７（Ｃ）に示す工程でＰウェル３に導入した不純物を活性化させる。活性化アニールは、たとえば、ピーク温度１０５０℃のスパイクアニールによって行う。このとき熱拡散によって分布が多少変化し、スペーサ２１の幅に応じた距離Ｄ１だけ離れ、それぞれの深さがＸｊ１の２つのソース・ドレイン領域１０がＰウェル３に形成される。

つぎに、スペーサ２１を、たとえばプラズマドライエッチングにより細らせて、ソース・ドレイン領域１０の形成位置を規定する幅方向両側のエッジを後退させる。続いて、スペーサ２１周囲のＳｉＯ_２膜２０を、弗酸を含む溶液などを用いてエッチングにより除去する。これにより、図８（Ａ）に示すように、ＳｉＯ_２膜２０とスペーサ２１の積層体がエピタキシャル成長時の分離層として所定幅に調整される。なお、この幅の制御を精度よく行うために、スペーサ２１をエッチング速度が異なる絶縁材料の２重の構造、たとえば中心部と、その両側面に形成される側壁部とからなる構造により予め形成し、ソース・ドレイン領域１０のイオン注入後に側壁部のみ選択的に除去するようにしてもよい。
続いて、図３（Ｄ）と同様な方法により、同様な材料のエピタキシャル成長を行い、２つのエクステンション部１２を形成する。図８（Ａ）に、このエクステンション部を形成した後の素子断面を示す。

形成したエクステンション部１２およびスペーサ２１を覆う絶縁膜２２を厚く堆積し、その表面を、ＣＭＰなどによりスペーサ２１の上面が露出するまで平坦化する。図８（Ｂ）は、この平坦化後の素子断面を示す。

基板１を、加熱した燐酸を含む溶液などに浸漬することによって、スペーサ２１をエッチングにより除去し、続いて、弗酸を含む溶液などを用いて基板表面のＳｉＯ_２膜２０をエッチングにより除去する。これにより、図８（Ｃ）に示すように、絶縁膜２２にゲート開口部２２ａが形成され、ゲート開口部２２ａ内に基板表面（Ｐウェル３の表面）が露出する。

露出したウェル表面を洗浄した後、図９（Ａ）に示すようにゲート絶縁膜１７を形成する。
続いて、第２の実施の形態における図６（Ｂ）と同様な方法により、ゲート開口部２２ａに埋め込まれたゲート電極１９を形成する。なお、本実施の形態におけるゲート電極１９は、エクステンション部１２とオーバーラップしない。

このゲート電極１９と、その下のゲート絶縁膜１７は、図８（Ａ）に示すスペーサ２１とＳｉＯ_２膜を置き換えたものであり、つぎに、追加スペーサとしての側壁絶縁膜１３を、図４（Ａ）と同様な方法により、ゲート電極１９の両側面に接し、エクステンション部１２の傾斜端面を覆って形成する。図９（Ｃ）に、この側壁絶縁膜１３が形成された後の素子断面を示す。

その後は、とくに図示しないが、第１の実施の形態における図４（Ｃ）と同様な方法によって、エクステンション部１２およびゲート電極１９にシリサイド層を同時に形成する。
また、図４（Ｄ）と同様な方法によって、層間絶縁膜の堆積、接続層の形成を行い、その後、必要な配線の形成などを行って、当該ＭＩＳトランジスタを完成させる。

［第４の実施の形態］
図１０（Ａ）〜図１０（Ｃ）は、第４実施の形態における方法を適用して製造されるＭＩＳトランジスタのチャネル方向の断面図である。
このＭＩＳトランジスタの製造方法は、第３の実施の形態における製造方法を一部変更したものであり、図８（Ｃ）に示す工程までは第３の実施の形態で記述した方法と同様である。

図１０（Ａ）に示すように、絶縁膜２２に形成したゲート開口部２２ａの幅を、ドライエッチングにより広げた後、ゲート開口面２２ａの底面に露出するＰウェル３とエクステンション部１２の傾斜端面上にゲート絶縁膜１７を形成する。

その後は、同様な方法によりゲート開口部２２ａ内に埋め込まれたゲート電極１９を形成し（図１０（Ｂ））、側壁絶縁膜１３を形成する（図１０（Ｃ））。
また、同様にして層間絶縁膜の堆積、接続層の形成を行い、その後、必要な配線の形成などを行って、当該ＭＩＳトランジスタを完成させる。
以上で、構造および製造方法に関する記述を終える。

ところで、前述した非特許文献３においては、エクステンション部の形成を、深いソース・ドレインの形成のためのイオン注入および活性化アニール（ＲＴＡ）より前に、基板上にエピタキシャル成長層（P-doped SiGe）を形成することによって達成している。
しかし、非特許文献３のようにエピタキシャル成長層の形成後に、ソース・ドレイン領域の形成を行う場合、その導入不純物の活性化アニールによってエピタキシャル成長層から不純物の熱拡散が生じる。

また、特許文献１のように、エピタキシャル成長層にソース・ドレイン領域（第２のソース・ドレイン領域）およびエクステンション部（第１のソース・ドレイン領域）を形成する場合、イオン注入とそれに続く活性化アニールが必要で、この場合も、不純物の熱拡散が生じる。

ところで、国際半導体技術ロードマップ（ＩＴＲＳ）上において、たとえば技術ノードｈｐ３２では、物理ゲート長が１３ｎｍ（この場合、実効ゲート長が１０ｎｍ前後）になることが予想されている。

本発明者は、本発明を考案するに際して、このような極微細ゲートトランジスタを対象としたシミュレーションを行い、その結果、実効ゲート長１０ｎｍ前後で許容されるエクステンション部１２の接合深さは、数ｎｍ〜１０ｎｍ程度であるとの知見を得た。
また、上述したエクステンション部における不純物の熱拡散はゲート長が大きい場合は問題とならないが、実効ゲート長が１０ｎｍ前後まで短くなると大きな問題となることが分かった。つまり、実効ゲート長１０ｎｍ前後のＭＩＳトランジスタにおいては、上記エクステンション部の不純物の熱拡散が原因で、基板とエクステンション部との間に反転層の電子濃度より高い不純物濃度で、かつ急峻なＰＮ接合を形成することが難しく、このことがデバイス特性に決定的な影響を与えるとの結論に至った。

この結論に至った考察を、以下に述べる。
まず、イオン注入による不純物分布は、理想的な場合でもガウス分布であり、通常は、チャネリングによるテールを生じる。したがって、数ｎｍという尺度で急峻なプロファイルを得るのは困難である。
つぎに、その後の活性化アニールで十分な活性化率を得られるように、たとえば１０００℃前後に温度を設定すると、不純物の再分布が起きる。このとき濃度が高いほど、プロファイルの傾斜が拡大してしまう。

急峻なＰＮ接合ができないと、バイアスを印加しない状況で、エクステンション部と基板間のＰＮ接合面の上下が広く空乏化する。空乏化した領域には、ゲートバイアスの印加時に十分に高い濃度の蓄積層が形成されないから、エクステンション部とゲートとのオーバーラップ領域の寄生抵抗を十分下げることができない。よって、実質的にゲート長が増加したことと等価となり、高いオン電流を得ることはできない。

さらに、エクステンション部への不純物導入を十分に高い濃度で急峻に行った場合も、その後のソース・ドレイン領域の活性化アニールで不純物の再分布が起き、エクステンション部と基板の不純物が互いに拡散するため、基板との間に高濃度で急峻なＰＮ接合を維持し、高いオン電流を得ることは難しい。
以上の理由から、背景技術によっては、チャネルが形成される基板面からの接合深さが数ｎｍ〜１０ｎｍ程度の極めて浅いエクステンション部１２の形成が困難である。

これに対し、本実施の形態におけるＭＩＳトランジスタの製造方法では、スペーサとしてゲートスタック７および側壁絶縁膜９（あるいは絶縁性のスペーサ２１）を形成後に、これをマスクに深いソース・ドレイン領域１０をイオン注入および活性化アニールにより形成し、その後、不純物をドーピングしながら選択的にエピタキシャル成長を行い、これによりエクステンション部１２を形成している。

この製造方法ではエクステンション部１２の形成において、エピタキシャル成長中に不純物をドープすることにより、イオン注入では得られない高濃度で急峻なＰＮ接合を、基板（Ｐウェル３）とエクステンション部１２との間に形成可能となる。
また、深いソース・ドレイン領域１０を形成するための高温の活性化アニールをエクステンション部１２の形成前に行うことにより、エクステンション部１２と基板との境界で不純物の再分布が相互に抑えられ、上記の急峻な不純物プロファイルを維持可能となる。
エクステンション部１２の拡散深さが低減されたことによりショートチャネル効果が抑えられる。それと同時に、基板とエクステンション部１２間のＰＮ接合が高濃度かつ急峻化したことにより、エクステンション部１２の空乏化が抑えられ、空乏化した領域の抵抗によるゲート長の実効的長大化が防がれ、それによるオン電流の減少が低減される。

本発明は、ＭＩＳ型電界効果トランジスタを有する半導体製品およびその製造に広く適用できる。

（Ａ）〜（Ｄ）は、第１実施の形態における方法を適用して製造されるＭＩＳトランジスタのチャネル方向の断面図であり、ハードマスク層の形成までを示すものである。図１（Ｄ）に続く同断面図であり、ソース・ドレイン領域形成のためのイオン注入までを示すものである。図２（Ｄ）に続く同断面図であり、エクステンション部の形成までを示すものである。図３（Ｄ）に続く同断面図であり、接続層の形成までを示すものである。（Ａ）〜（Ｄ）は、第２実施の形態における方法を適用して製造されるＭＩＳトランジスタのチャネル方向の断面図であり、ゲート開口部の形成までを示すものである。図５（Ｄ）に続く同断面図であり、接続層の形成までを示すものである。（Ａ）〜（Ｃ）は、第３実施の形態における方法を適用して製造されるＭＩＳトランジスタのチャネル方向の断面図であり、ソース・ドレイン領域の形成までを示すものである。図７（Ｄ）に続く同断面図であり、ゲート開口部の形成までを示すものである。図８（Ｄ）に続く同断面図であり、側壁絶縁膜の形成までを示すものである。（Ａ）〜（Ｃ）は、第４実施の形態における方法を適用して製造されるＭＩＳトランジスタのチャネル方向の断面図であり、側壁絶縁膜の形成までを示すものである。（Ａ）は、従来のプレーナー型ＭＯＳＦＥＴの断面構造の模式図である。（Ｂ）は、「グルーブゲート」あるいは「リセスゲート」と呼ばれる構造の模式図である。（Ｃ）は、持ち上げエクステンション構造を示す模式図である。

符号の説明

１…基板、３…Ｐウェル、４…ゲート絶縁膜、５…ゲート電極、７…ゲートスタック、１０…ソース・ドレイン領域、１１…隔壁絶縁膜、１２…エクステンション部、１３…側壁絶縁膜、１４Ａ，１４Ｂ…シリサイド層、１７…ゲート絶縁膜、１９…ゲート電極

Claims

ゲート絶縁膜を介してゲート電極と対向しチャネルが形成される半導体基板の領域と、当該領域に各々接し互いに離れて形成されている２つのエクステンション部と、前記２つのエクステンション部の対向端から互いに離反する向きにさらに離れて形成されている２つのソース・ドレイン領域とを有する絶縁ゲート電界効果トランジスタの製造方法であって、
所定の幅のスペーサを半導体基板上に形成するステップと、
前記スペーサをマスクとする不純物のイオン注入と活性化アニールにより、前記２つのソース・ドレイン領域を半導体基板に形成するステップと、
前記スペーサの幅方向両側を後退させ、前記スペーサのエッジと前記２つのソース・ドレイン領域のエッジとを幅方向両側で離すステップと、
後退した前記スペーサの幅方向両側に露出し前記２つのソース・ドレイン領域を含む半導体基板領域に選択的なエピタキシャル成長により半導体材料を成長させ、前記後退したスペーサにより分離する２つのエクステンション部を形成するステップと、
を有する絶縁ゲート電界効果トランジスタの製造方法。
前記後退したスペーサの幅方向両側に追加スペーサを形成し、全体のスペーサの幅を太くするステップと、
金属膜を形成し熱処理することによって、前記追加スペーサを含むスペーサ全体を分離層として前記２つのエクステンション部の各々に、深さ方向において前記ソース・ドレイン領域に接続する２つの合金層を形成するステップと、
をさらに有する請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
前記２つのエクステンション部を形成するための前記エピタキシャル成長中に、前記チャネルが形成される半導体基板の領域と逆導電型の不純物を、成長中の層に導入する
請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
前記ゲート絶縁膜と前記ゲート電極との積層体を形成し、当該積層体の周囲を絶縁膜で覆って前記ソース・ドレイン領域形成時の前記所定幅のスペーサとして用いる
請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
前記スペーサの側面側で前記エクステンション部上を覆う層間絶縁膜を形成し、層間絶縁膜の表面から前記スペーサを選択的に除去するステップと、
スペーサを除去した箇所に露出する半導体基板の領域に前記ゲート絶縁膜を形成し、当該スペーサを除去した箇所のゲート絶縁膜上の空間に前記ゲート電極を埋め込むステップと、
をさらに有する請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
前記スペーサを除去した箇所を幅方向に拡大し、前記エピタキシャル成長時に形成されている前記エクステンション部の傾斜端面の一部を露出させるステップをさらに有し、
露出された前記傾斜端面および半導体基板の表面に前記ゲート絶縁膜を形成して、その上の前記空間をゲート電極で埋め込むことによって、ゲート電極の一部を前記エクステンション部の前記傾斜端面に重ねる
請求項５に記載の絶縁ゲート電界効果トランジスタの製造方法。
ゲート絶縁膜を介してゲート電極と対向しチャネルが形成される半導体基板の領域と、当該領域に各々接し互いに離れて形成されている２つのエクステンション部と、前記２つのエクステンション部の対向端から互いに離反する向きにさらに離れて形成されている２つのソース・ドレイン領域とを有する絶縁ゲート電界効果トランジスタであって、
前記２つのエクステンション部の各々が、前記半導体基板上のエピタキシャル成長層により形成され、
前記２つのソース・ドレイン領域の各々が、前記エピタキシャル成長層の下面に接する、前記半導体基板と逆導電型の不純物領域により形成され、
前記エピタキシャル成長層を厚さ方向に貫いて前記ソース・ドレイン領域としての前記不純物領域に達する合金層が、前記２つのエクステンション部の各々に形成されている
絶縁ゲート電界効果トランジスタ。
前記エピタキシャル成長層のゲート側端から前記合金層のゲート側端までの距離が、前記エピタキシャル成長層上で前記ゲート電極の側面側に接する側壁スペーサの幅により決められている
請求項７に記載の絶縁ゲート電界効果トランジスタ。
前記エピタキシャル成長層のゲート側端部に、上方ほど前記ゲート電極からの距離が遠い傾斜端面を備え、当該傾斜端面に対して前記ゲート電極が前記ゲート絶縁膜を介して部分的に重なっている
請求項７に記載の絶縁ゲート電界効果トランジスタ。