JP3940565B2 - 半導体装置及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、とくに、絶縁膜にゲート電極溝を形成し此の溝にゲート電極を埋め込むダマシンゲートトランジスタのゲート電極構造及びその製造方法に関するものである。
【０００２】
【従来の技術】
ゲート電極にメタル材料を用いるトランジスタは、ゲート電極にポリシリコンを用いたトランジスタのように、ゲートの空乏化やゲート抵抗による電圧降下等によるトランジスタ特性の劣化が無いという理由によって、次世代のトランジスタ技術として有望視されている。しかし、Ｗ、ＡｌもしくはＣｕなどと言ったメタル材料は、高温の熱工程に耐えられないため通常のトランジスタ形成プロセスのようにゲート電極加工後にソース／ドレイン領域形成のための活性化温度を通すことができない。この問題を解決する為に一旦形成したダミーゲートをマスクにして不純物をイオン注入し、これを活性化することによりソース／ドレイン領域を形成し、その後、ダミーゲートを除去してから、チャネル領域を形成するためのイオン注入を行い、さらにゲート絶縁膜を再形成してからメタル電極を埋め込むダマシンメタルゲート又はリプレースメントゲートトランジスタが注目されている（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔの１９９８版 ｐｐ．７７７−７８０、ｐｐ．７８５−７８８参照）。
【０００３】
しかし、ゲート電極に金属を用いる場合には、ポリシリコンのようにイオン注入によって仕事関数を調整することが難しいためＣＭＯＳトランジスタ用ゲート電極に用いるメタル材料の仕事関数は、シリコンのバンドギャップの中心付近に位置する仕事関数を持つ、例えば、ＴｉＮのような材料を選ばざるを得ない。このため低消費電力化のための次世代トランジスタに要求される低電圧／低しきい値を実現することが難しくなる。
そこで、しきい値を下げるためにチャネル表面に半導体基板と逆導電型の不純物を打ち込む埋め込みチャネル構造をとる必要がある。
ところが、埋め込みチャネル型のトランジスタは、表面チャネル型のトランジスタのしきい値調整に用いる不純物と反対導電型の不純物を打ち込んでいるためソース／ドレイン間のパンチスルーが起こり易く、ショートチャネル特性が劣化し易いという特性を持っている。
【０００４】
これに対して図１９（ａ）に示すようにダミーゲート形成後にパンチスルーストッパー用不純物を斜め方向からイオン注入することによってショートチャネル特性を改善する、いわゆるポケット（Ｐｏｃｋｅｔ）又はハロ（Ｈａｌｏ）構造が提案されている（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔの１９９８版 ｐｐ．７８９−７９２等参照）。
この構造のトランジスタを用いれば、図１９（ｂ）、図１９（ｃ）に示すようにチャネル長が短い場合には長い場合に比べてチャネル部分の不純物濃度が高くなり、ソース／ドレイン間のパンチスルーを十分抑えることができる。
【０００５】
【発明が解決しようとする課題】
ところが、この構造を用いると高濃度のソース／ドレイン領域とＨａｌｏ構造の高濃度領域の接合ができてしまうのでソース／ドレイン領域と半導体基板間の接合容量が増加し、また接合リーク電流が増加してしまうという問題が生じてしまう。また前述のように、メタルゲートを用いたトランジスタは、次世代トランジスタ技術として有望視されているが、通常のトランジスタ形成プロセスのようにゲート加工後にソース／ドレイン領域形成の活性化温度を通すことができない。この問題を解決する為に前述のメタル電極材を埋め込むダマシンメタルゲートが注目されている。しかし、メタル電極の仕事関数がシリコンのミッドギャップ付近に存在するためショートチャネル特性の悪い埋め込みチャネル構造を取らなければならなくなる。
また、一旦形成したダミーゲート及びその下の酸化膜を除去してゲート絶縁膜を再形成し電極材を埋め込むため、ゲートエッジの信頼性に問題が生じる可能性が高い。
本発明は、このような事情によりなされたものであり、ショートチャネル特性を改善しゲートエッジの信頼性を確保することもしくは有効にショートチャネル効果を抑制しつつ、チャネルストッパーによるしきい値上昇を抑制することが可能な、絶縁膜にゲート電極溝を形成し此の溝にゲート電極を埋め込むダマシンゲートトランジスタのゲート電極構造及びその製造方法を提供する。
【０００６】
【課題を解決するための手段】
本発明は、絶縁膜にゲート電極溝を形成し此の溝にゲート電極を埋め込むダマシンゲートトランジスタにおいて、チャネルを形成するシリコン基板表面を酸化し、且つダミーゲートをポリシリコンなどで形成し、その後、このダミーゲート直下のシリコン酸化膜をサイドエッチングし、このサイドエッチング溝にシリコン窒化膜（ＳｉＮ）などの側壁絶縁膜を埋め込んでゲート電極下に入り込んだ側壁絶縁膜の突出部を形成し、次いで、ダミーゲート及びその下の酸化膜を除去した後にこの側壁絶縁膜が残るようにし、その後しきい値調整用不純物ドーピングを行うことによってチャネル長が短くなってもパンチスルーがし難くなるようにショートチャネル特性を改善しゲートエッジの信頼性を確保することを特徴としている。また、しきい値調整用不純物ドーピングとともにパンチスルーストッパー領域形成用不純物ドーピングを自己整合的にエクステンション領域の直下に行うことにより、有効にショートチャネル効果を抑制しつつ、チャネルストッパーによるしきい値上昇を抑制することを特徴としている。
【０００８】
本発明の半導体装置は、半導体基板と、前記半導体基板に互いに離隔して配置され、且つ対向する部分に前記半導体基板の導電型とは反対導電型エクステンション領域が形成された前記半導体基板の導電型とは反対導電型ソース／ドレイン領域と、前記半導体基板主面上に形成され、且つ前記エクステンション及びソース／ドレイン領域間の上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板主面上に形成され、且つ前記ゲート電極側面を被覆するゲート側壁絶縁膜と、前記半導体基板に形成され、且つ前記ゲート電極下に配置された前記半導体基板の導電型とは同じ導電型チャネル領域と、前記半導体基板に形成され、且つ前記ゲート電極下及び前記チャネル領域下に配置された前記半導体基板の導電型とは同じ導電型パンチスルーストッパー領域と、前記ゲート電極下及び前記チャネル領域下に配置され、且つ前記パンチスルーストッパー領域上に配置された前記半導体基板の導電型とは反対導電型埋め込み型チャネル領域とを備え、前記ゲート側壁絶縁膜は、その下部に前記ゲート電極下部の内側方向に食い込み、前記ゲート絶縁膜より厚い突出部を有し、前記パンチスルーストッパー領域は、前記突出部直下に存在する不純物ピーク濃度の前記半導体基板主面からの深さが前記チャネル領域直下の不純物ピーク濃度の前記半導体基板主面からの深さより浅いことを特徴としている。
【０００９】
本発明の半導体装置の製造方法は、半導体基板上に第１の材料層を形成する工程と、前記第１の材料層上に第２の材料層を形成し、この第２の材料層をパターニングしてゲート電極形成領域に前記第２の材料層から構成されたゲート電極と同じ形の第１のパターンを形成する工程と、前記第１の材料層をパターニングして、前記第１のパターンの下の前記第１の材料層を前記第１のパターンの両端から所定の距離エッチング除去して、前記第１のパターンの下に前記第１の材料層から構成された前記第１のパターンより幅の狭い第２のパターンを形成する工程と、前記第１及び第２のパターンをマスクにして前記半導体基板に不純物をイオン注入して前記半導体基板の導電型とは反対導電型エクステンション領域を形成する工程と、前記第１及び第２のパターンを被覆するように第１の絶縁膜を前記半導体基板上に堆積させる工程と、前記第１の絶縁膜を異方性エッチングによりパターニングして前記第１の絶縁膜から構成され、底面が前記第１のパターンの底面の下に延在するように突出した突出部を有する側壁絶縁膜を前記第２のパターンの両側に形成する工程と、前記半導体基板に、前記第２のパターン及び前記側壁絶縁膜をマスクにして、不純物をイオン注入して前記半導体基板の導電型とは反対導電型ソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域を形成してから、前記第１及び第２のパターン、前記側壁絶縁膜を被覆するように第２の絶縁膜を前記半導体基板上に堆積させる工程と、前記第２の絶縁膜の表面を研磨して前記第１のパターン表面を露出させる工程と、前記第１及び第２のパターンを除去して、両側を前記側壁絶縁膜に囲まれ、且つ前記側壁絶縁膜から突出する前記突出部が対向しているゲート電極埋め込み用溝を形成する工程と、前記ゲート電極埋め込み用溝の部分から半導体基板に不純物をイオン注入して前記ゲート電極埋め込み用溝の下に前記半導体基板の導電型と同じ導電型パンチスルーストッパー領域及び前記半導体基板の導電型とは反対導電型埋め込み型チャネル領域を形成する工程と、前記ゲート電極埋め込み用溝の半導体基板表面にゲート絶縁膜を形成する工程と、前記ゲート電極埋め込み用溝にゲート電極を埋め込む工程とを具備したことを特徴としている。前記パンチスルーストッパー領域は、前記突起部直下ではその不純物ピーク濃度が前記ゲート絶縁膜直下の不純物ピーク濃度より浅く形成されているようにしても良い。
【００１０】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１乃至図５を参照して第１の実施例を説明する。
図１は、完成された半導体装置の断面図、図２乃至図５は、この半導体装置の製造工程断面図である。シリコンなど例えばＰ型の半導体基板１は、ＳＴＩ(Shallow Trench Isolation)などの素子分離領域２により素子分離された素子領域が形成されている。この実施例では素子領域に、例えば、Ｎ型のＭＯＳＦＥＴが形成される。素子領域には半導体基板１の素子領域の表面領域に互いに離隔して配置され、且つ対向する部分に例えばＮ型のエクステンション領域６が形成された、例えば、Ｎ型のソース／ドレイン領域３（以下、この構造をＳＤＥ領域（Source-Drain-Extension）という）が形成されている。ソース／ドレイン領域３間の上に半導体基板１の表面を被覆するようにシリコンの熱酸化膜などからなるゲート絶縁膜５が形成されている。
【００１１】
また、ゲート絶縁膜５の上にＷ、Ａｌ、Ｃｕ、ＴｉＮ（チタンナイトライド）などの金属もしくは合金などから構成されたゲート電極７が形成されている。ゲート電極７の両側面にはシリコン窒化膜などからなる側壁絶縁膜８が形成されている。ゲート電極７の幅（すなわち、トランジスタの構造上ではいわゆるゲート長という）は、ゲート絶縁膜５の幅より大きくなっている。つまりゲート絶縁膜５は、ゲート電極７のほぼ中央に配置され、両者が重なったときに、ゲート電極７と半導体基板１の表面との間にはゲート絶縁膜のない空間が形成されている。そして、この空間には側壁絶縁膜８が延在して形成された突出部８′が充填されている。この突出部８′は、ゲート絶縁膜より厚く形成されている。ゲート電極７は、その底面の両側辺領域が突出部８′に載っている構造になっている。この突出部８′は、テラス型スペーサと通称する。エクステンション領域６間にあってゲート絶縁膜５の下にはエクステンション領域６に接触していない埋め込みチャネル領域４が形成されている。
【００１２】
半導体基板１にはゲート電極７の表面を露出するようにゲート構造を埋め込んだシリコン酸化膜などの層間絶縁膜９がＣＶＤ法などにより形成されている。さらに、ゲート電極７の表面を被覆するように層間絶縁膜９の上にシリコン酸化膜などの層間絶縁膜１０が形成されている。層間絶縁膜９、１０を貫通してソース／ドレイン領域３のそれぞれに電気的に接続されたタングステンなどの材料を埋め込んだ接続配線１１、１１′が形成され、その接続部は、層間絶縁膜１０の表面に露出している。
この実施例の半導体装置は、チャネル領域のこのような構成により、埋め込みチャネル領域とエクステンション領域の間に反転し難い領域ができるのでチャネル長が短くなってもパンチスルーをなし難くすることができる。このように、この実施例ではショートチャネル特性を改善しゲートエッジの信頼性を確保することができる。
【００１３】
次に、この実施例の半導体装置の製造工程を以下に説明する。
まず、半導体基板１上にシリコン酸化膜を構成材料とする素子分離領域２を形成し、続いてシリコン酸化膜などの絶縁膜１２を形成する。この絶縁膜１２の膜厚は、後に示すテラス型スペーサ（突出部）８′の高さを決めるものであり、ゲート絶縁膜よりも厚く、且つイオン注入でドーピングされる不純物の深さの差を十分取れる膜厚であれば良い。この絶縁膜１２としては、例えば、５ｎｍから３０ｎｍ厚程度のシリコン熱酸化膜が望ましい。また、この絶縁膜１２は、後にサイドエッチング溝を形成するときに後述するゲートダミーパターンを形成する材料と半導体基板とのエッチング選択比が取れるものであればよく、例えば、シリコン窒化膜（ＳｉＮ）などを使用しても良い（図２（ａ））。次に、ゲートダミーパターンを形成する材料、例えばポリシリコン膜１３を２００ｎｍ厚程度堆積させる。この材料も後に示すゲート埋め込み用溝を形成するときに周りの材料とエッチング選択比が取れる材料で置き換えても良い（図２（ｂ））。次に、フォトレジスト工程、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）工程等を用いてポリシリコン膜１３からゲートダミーパターン１４をパターン形成する。このとき、先に形成した絶縁膜１２の途中または全部を同時にエッチング除去してしまっても良い（図２（ｃ））。
【００１４】
次に、絶縁膜１２をエッチングしてゲートダミーパターン１４の直下にサイドエッチング溝１５を形成する。絶縁膜１２がシリコン酸化物で形成されている場合はふっ酸等の酸化膜エッチング液を用いて横方向にもエッチングできる等方的エッチングを行う。サイドエッチング溝１５の横方向の長さは上記エッチング時間を調整することによって容易に調整することが可能である（図２（ｄ））。次に、ゲートダミーパターン１４をマスクにエクステンション領域形成用のリンや砒素など（Ｎ型のＭＯＳＦＥＴの場合）の不純物をイオン注入してエクステンション領域６を形成する。この時、イオン注入のスクリーニング酸化膜としてサイドエッチング溝１５が埋まってしまわない程度、例えば、サイドエッチング溝１５の高さが１０ｎｍであると２ｎｍ程度の膜厚の酸化膜を形成しておいても良い（図３（ａ））。
【００１５】
次に、ゲートダミーパターン１４に側壁絶縁膜８を形成する。側壁絶縁膜８を形成する材質は、サイドエッチング溝１５を埋め込めるようなもの、例えば、ステップカバレッジの良好なＬＰＣＶＤ法によるシリコン窒化膜（ＳｉＮ膜）などが適当である。ＳｉＮ膜等を全面に形成した後、ＲＩＥ(Reactive Ion Etching)でエッチバックを行い、ゲートダミーパターン１４の横に側壁絶縁膜８を形成すれば良い。サイドエッチング溝１５にもＳｉＮ膜が入り込んで側壁絶縁膜８の突出部（テラス型スペーサともいう）８′を形成する（図３（ｂ））。次に、ゲートダミーパターン１４及び側壁絶縁膜８をマスクにしてリン、砒素等（Ｎ型のＭＯＳＦＥＴの場合）の不純物をイオン注入し高温の活性化を行ってソース／ドレイン領域３を形成する（図４（ａ））。
【００１６】
次に、シリコン酸化膜などの層間絶縁膜９を堆積させてから、この表面をＣＭＰ(Chemical Mechanical Polishing) 等の技術で平坦化し、ゲートダミーパターン１４の表面を露出させる（図４（ｂ））。次に、ゲートダミーパターンを選択的に除去してゲート埋め込み用溝１６を形成する。ゲートダミーパターンがポリシリコンで形成されている場合、ＣＦ4 等のエッチングガスを用いたＣＤＥ(Chemical Dry Etching)やふっ酸とＨＮＯ3 の混合酸を用いて選択的な除去が可能である。混合酸を用いた場合は、ふっ酸の比を制御することにより酸化膜とポリシリコンの選択比を適宜調整することができる。その後、次に、最初に形成した絶縁膜１２を除去してテラス型スペーサ８′を形成する。この時、側壁絶縁膜８がシリコン窒化膜で形成されていれば、絶縁膜１２をふっ酸で除去することができる（図４（ｃ））。
【００１７】
次に、Ｎ型のＭＯＳＦＥＴの場合、リン、砒素などのチャネル領域形成用不純物をイオン注入して埋め込みチャネル領域４を形成する。この時、イオン注入の加速エネルギーを調整することによってゲート埋め込み用溝１６中の特定の領域に存在する半導体基板１の中にのみ不純物をドーピングすることが可能である。例えば、ダマシンメタルゲートの埋め込みチャネル領域４を形成する場合、パンチスルーストッパ−用の不純物を深く、埋め込みチャネル領域形成用の不純物を浅くイオン注入する（図５（ａ））。次に、ゲート絶縁膜５とゲート電極７を形成する。ゲート絶縁膜５として半導体基板１を酸化して形成する熱酸化膜を用いる場合は、テラス型スペーサ８′よりも薄くなるようにする。例えば、テラス型スペーサ８′の段差が保持されるので構わない。またダマシンメタルゲート構造の場合、ゲート電極７は、ＴｉＮとＷの積層構造を形成し、ＣＭＰ等で表面を平坦化する。同様の工程を用いてゲート電極材にポリシリコンを用いて不純物ドーピングを行っても良い（図５（ｂ））。次に、絶縁膜９上に絶縁膜１０を重ね、さらに、これにコンタクト孔を形成してソース／ドレイン領域３に接合される接続配線１１、１１′を形成する（図１参照）。
【００１８】
この実施例では、サイドエッチング溝にシリコン窒化膜などの側壁絶縁膜を埋め込んでゲート電極下に入り込んだ側壁絶縁膜の突出部を形成し、その後、ダミーゲート及びその下の酸化膜を除去した後に、この側壁絶縁膜が残るようにし、さらに、しきい値調整用不純物ドーピングを行うことによってチャネル長が短くなってもパンチスルーが難しくなるようにショートチャネル特性を改善してゲートエッジの信頼性を確保することができる。
【００１９】
次に、図６乃至図１０を参照して第２の実施例を説明する。
図６は、半導体装置の断面図、図７乃至図１０は、図６の半導体装置の製造工程断面図である。シリコンなど例えばＰ型の半導体基板２０１は、ＳＴＩなどの素子分離領域１０２により素子分離された素子領域が形成されている。この素子領域には、半導体基板２０１の素子領域の表面領域に互いに離隔して配置され、且つ対向する部分に例えばＮ型のエクステンション領域２０６が形成された例えばＮ型のソース／ドレイン領域２０３（ＳＤＥ領域）が形成されている。ソース／ドレイン領域２０３間の上に半導体基板２０１の表面を被覆するようにシリコンの熱酸化膜などからなるゲート絶縁膜２０５が形成されている。
また、ゲート絶縁膜２０５の上にＷ、Ａｌ、Ｃｕ、ＴｉＮなどの金属もしくは合金などから構成されたゲート電極２０７が形成されている。ゲート電極２０７の両側面には側壁絶縁膜２０８が形成されている。この側壁絶縁膜２０８は、ゲート電極２０７に接する部分２１５と、その外側を被覆する部分２１７と、ゲート電極２０７の直下にあり、ゲート絶縁膜２０５の両側辺領域に形成された突出部２０８′とから構成されている。突出部２０８′は、ゲート絶縁膜２０５を加熱して形成されたものであり、ゲート絶縁膜２０５より厚く構成されている。
【００２０】
ゲート電極２０７の幅（ゲート長）は、ゲート絶縁膜２０５（突出部２０８′は含まない）の幅より大きくなっている。つまりゲート絶縁膜２０５は、ゲート電極２０７のほぼ中央に配置され、両者が重なったときに、ゲート電極２０７と半導体基板２０１の表面との間にはゲート絶縁膜のない空間が形成されている。そして、この空間には側壁絶縁膜２０８が延在してなる突出部２０８′が形成されている。すなわち、ゲート電極２０７は、その底面の両側辺領域が突出部２０８′に載っている構造になっている。この突出部２０８′は、テラス型スペーサと通称する。エクステンション領域２０６間にあってゲート絶縁膜２０５の下にはエクステンション領域２０６に接触していない埋め込みチャネル領域２０４が形成されている。
半導体基板２０１にはゲート電極２０７の表面を露出するようにゲート構造を埋め込んだシリコン酸化膜などの層間絶縁膜２０９がＣＶＤ法などにより形成されている。さらに、ゲート電極２０７の表面を被覆するように層間絶縁膜２０９の上にシリコン酸化膜などの層間絶縁膜２１０が形成されている。層間絶縁膜２０９、２１０を貫通してソース／ドレイン領域２０３のそれぞれに電気的に接続されたタングステンなどの材料を埋め込んだ接続配線２１１、２１１′が形成され、その接続部は、層間絶縁膜２１０の表面に露出している。
【００２１】
この実施例の半導体装置は、チャネル領域のこのような構成により、埋め込みチャネル領域とエクステンション領域の間に反転し難い領域ができるのでチャネル長が短くなってもパンチスルーをなし難くすることができる。このように、この実施例ではショートチャネル特性を改善しゲートエッジの信頼性を確保することができる。
【００２２】
次に、この実施例の半導体装置の製造工程を以下に説明する。
図７乃至図１０に製造方法の工程断面図に示すように、半導体基板（２０１）上にＳＩＴなどの素子分離領域２０２を形成し、その後素子領域にシリコン酸化膜などからなるゲート絶縁膜２０５を形成する。次に、ゲートダミーパターンを形成する材料、例えば、ポリシリコン膜２１３を２００ｎｍ厚程度半導体基板２０１上に堆積させる（図７（ａ））。次に、フォトレジスト形成工程、ＲＩＥ工程等を用いてポリシリコン膜２１３をパターニングしてゲートダミーパターン２１４を形成する（図７（ｂ））。次に、半導体基板２０１及びゲートダミーパターン２１４の表面を熱酸化してゲートダミーパターン２１４の表面に後酸化膜２１５を形成する。このとき、ゲートダミーパターン２１５底面のエッジ部分にバーズビークが入れられて、この部分にテラス型スペーサ（突出部）２０８′が形成される（図７（ｃ））。
【００２３】
次に、後酸化膜２１５をＲＩＥによって加工してゲートダミーパターン２１４の側面とテラス型スペーサ２０８′の部分を残すようにする（図８（ａ））。その後、ゲートダミーパターン２１４をマスクとして、Ｎ型のＭＯＳＦＥＴの場合、リン、砒素などのＮ型不純物をイオン注入してエクステンション領域２０６を形成する（図８（ｂ））。次に、ゲートダミーパターン２１４にシリコン窒化膜（ＳｉＮ）などの絶縁膜２１７を形成する。後酸化膜２１５、絶縁膜２１７及び突出部２０８′は、側壁絶縁膜２０８を構成している。例えば、シリコン窒化膜等を全面に形成した後、ＲＩＥでエッジバックを行い、ゲートダミーパターン２１４の横に側壁構造を形成するのが方法の１つである。次に、ゲートダミーパターン２１４及び側壁絶縁膜２０８をマスクにして、Ｎ型のＭＯＳＦＥＴの場合、リン、砒素などのＮ型不純物をイオン注入し、高温の活性化処理を行ってエクステンション領域２０６につながるソース／ドレイン領域２０３が形成される（図８（ｃ））。
【００２４】
次に、シリコン酸化膜などの層間絶縁膜２０９を堆積させ、その表面をＣＭＰ等の技術で平坦化して、ゲートダミーパターン２１６の表面を露出させる（図９（ａ））。次に、ゲートダミーパターン２１４を選択的にエッチング除去してゲート埋め込み用溝２１６を形成する（図９（ｂ））。次に、Ａｓ、リンなどのＮ型不純物をイオン注入して埋め込みチャネル領域２０４を形成する。この場合、イオン注入の加速エネルギーを調整することによって、ゲート埋め込み用溝２１６中の特定の領域の半導体基板２０１中にのみ不純物をドーピングすることが可能である（図１０（ａ））。
次に、ゲート埋め込み用溝２１６において、ゲート絶縁膜２０５の上にゲート電極２０７を形成する。ゲート絶縁膜２０５は、ゲートダミーパターン２１４の下に形成されていた酸化膜２０５をそのまま用いる場合（この実施例の場合）とイオン注入時のスクリーニング酸化膜を一旦剥離して再形成する場合があるが、再形成する方がダメージ、汚染等の影響が残り難い。また、ダマシンメタルゲート構造の場合、ゲート電極２０７は、ＴｉＮとＷの積層構造とし、ＣＭＰ等で表面を平坦化して形成される。同様の工程を用いてゲート電極材としてポリシリコンを用いて不純物ドーピングを行っても良い（図１０（ｂ））。
【００２５】
次に、絶縁膜２０９上に絶縁膜２１０を重ね、さらに、これにコンタクト孔を形成してソース／ドレイン領域２０３に接合される接続配線２１１、２１１′を形成してトランジスタを得る（図６参照）。
この実施例を用いれば、第１の実施例と同様の効果を得られると同時に、ゲート絶縁膜を酸化膜で形成する場合においてはゲート絶縁膜のエッジ部分の膜厚を適宜厚くすることが可能となり、ゲート耐圧、信頼性の向上が期待できる。
図１１乃至図１３は、本発明の作用効果を説明するための従来及び本発明に用いられる半導体基板の断面図である。図１１（ａ）に示す従来構造の半導体装置では、カウンターイオン注入領域（埋め込みチャネル領域）がエクステンション領域と接触する為に、同じ導電型不純物がつながりパンチスルーし易くなる。これに対して、本発明では、図１１（ｂ）に示すように（図１の半導体装置に相当する）、チャネルイオン注入を行う溝１６の端の部分に厚いテラス型スペーサ８′（側壁絶縁膜８の突出部）が存在することによって、埋め込みチャネルのカウンターイオン注入領域４をエクステンション領域６から離して形成することが可能になる。
【００２６】
以上のような構成により、埋め込みチャネル領域とエクステンション領域との間に反転し難い領域ができ、チャネル長が短くなっても、パンチスルーし難くすることができる。
また、図１２（ａ）に示すように従来構造の半導体装置では、エクステンション領域のゲート電極下への横方向拡散部分とゲート電極のオーバーラップ容量Ｃ１が大きくなる。これに対して、図１２（ｂ）に示すように、本発明を用いれば、ゲート電極７のオーバーラップ部分の絶縁膜（突出部８′）を厚く形成することが可能になり、オーバーラップ容量Ｃ２を減らして、トランジスタ特性の向上を図ることができる。
【００２７】
また、本発明のプロセスを用いることによって、ダマシンゲートトランジスタ形成プロセスにおいてチャネル形成予定領域両端のテラス型スペーサ（突出部）８′の高さと横方向の長さを任意に調整することができる。つまり、図２（ａ）に示すシリコン酸化膜などの絶縁膜１２の厚さと図３（ａ）に示すサイドエッチング１５の大きさをエッチング量で調整することによってテラス型スペーサ（突出部）８′の長さを調整することが可能になる。これによって、図１３（ａ）及び図１３（ｂ）に示すように、同じエネルギーのイオン注入を用いてもテラス型スペーサ８′が薄い場合には、図１３（ａ）に示すように、半導体基板１の中に不純物がドーピングされ、テラス型スペーサ８′が厚い場合には、図１３（ｂ）に示すように、テラス型スペーサ８′で遮られて半導体基板１の中に不純物がドーピングされない。
【００２８】
また、パンチスルーストッパを形成する場合において、ｎＭＯＳの埋め込みチャネル不純物１７′をイオン注入する時に、このテラス型スペーサ（突出部）８′の膜厚を１０ｎｍとする。この時、パンチスルーストッパ領域を形成するためのボロン１７を２０ＫｅＶでイオン注入する。この時、図１３（ａ）に示すように、テラス型スペーサ８′の下ではボロンイオン１７が浅く形成され、テラス型スペーサ８′の無いチャネル領域下ではボロンイオン１７が深く形成される。
また、埋め込みチャネル領域を形成するための砒素（Ａｓ）１７′のイオン注入を５ＫｅＶで行う場合、図１３（ｂ）のように、テラス型スペーサ８′の下では不純物が半導体基板１の中に入らず、テラス型スペーサ８′の無いチャネル領域では不純物が入った不純物分布を形成することができる。このような構造（図１に示す埋め込みチャネル領域４を表す）を取ることによって、チャネル領域表面の端部では半導体基板１と同じ導電型の不純物濃度が高くて埋め込み領域濃度が低い、チャネル表面の中央部では半導体基板１と同じ導電型の不純物濃度が低くて埋込み領域濃度が高いチャネル構造、つまり図１３（ｃ）に示すように、Ｈａｌｏ構造と同様の効果をエクステンション領域又はソース／ドレイン領域と半導体基板との寄生容量を増加させることなく実現することが可能になる。
【００２９】
この様に、テラス型スペーサ８′の長さを調整することによってエクステンション領域６と埋め込みチャネル領域の距離を調整できる。つまり、本発明では、チャネルの不純物濃度、分布、目的とするチャネル長に合わせてパンチスルーの程度を制御することが可能になり、素子特性の最適化の自由度が広がる。
また、ゲートとソースドレイン／エクステンション間のオーバーラップ容量やチャネル領域とソースドレイン／エクステンション領域間のジャンクション容量や実効的なゲート長、横方向のチャネルプロファイル制御性を向上させることが可能になり、チャネル設計の自由度も大きく広がる。
【００３０】
次に、図１４乃至図１８を参照して第４の実施例を説明する。
図１４は、完成された半導体装置の断面図、図１５乃至図１８は、この半導体装置の製造工程断面図である。シリコンなど例えばＰ型の半導体基板４０１は、ＳＴＩなどの素子分離領域４０２により素子分離された素子領域が形成されている。この素子領域には半導体基板４０１の素子領域の表面領域に互いに離隔して配置され、且つ対向する部分に例えばＮ型のエクステンション領域４０６が形成された例えばＮ型のソース／ドレイン領域４０３（ＳＤＥ領域）が形成されている。ソース／ドレイン領域４０３間の上に半導体基板４０１の表面を被覆するようにシリコンの熱酸化膜などからなるゲート絶縁膜４０５が形成されている。
【００３１】
また、ゲート絶縁膜４０５の上にＷ、Ａｌ、Ｃｕ、ＴｉＮなどの金属もしくは合金などから構成されたゲート電極４０７が形成されている。ゲート電極４０７の両側面にはシリコン窒化膜などからなる側壁絶縁膜４０８が形成されている。ゲート電極４０７の幅（ゲート長）は、ゲート絶縁膜４０５の幅より大きくなっている。つまりゲート絶縁膜４０５は、ゲート電極４０７のほぼ中央に配置され、両者が重なったときに、ゲート電極４０７と半導体基板４０１の表面との間にはゲート絶縁膜のない空間が形成されている。そして、この空間には側壁絶縁膜４０８が延在して形成された突出部４０８′が充填されている。この突出部４０８′は、ゲート絶縁膜より厚く形成されている。ゲート電極４０７は、その底面の両側辺領域が突出部４０８′に載っている構造になっている。この突出部４０８′は、テラス型スペーサという。エクステンション領域４０６間にあってゲート絶縁膜４０５の下にはエクステンション領域４０６にもゲート絶縁膜４０５にも接触していない埋め込みチャネル領域４０４が形成されている。また、埋め込みチャネル領域４０４の下にはパンチスルーストッパー領域４０４′が形成されている。この領域の突出部４０８′の下の部分はその濃度ピークが埋め込みチャネル領域４０４の下の部分の濃度ピークより浅く構成されている。
【００３２】
半導体基板４０１にはゲート電極４０７の表面を露出するようにゲート構造を埋め込んだシリコン酸化膜などの層間絶縁膜４０９がＣＶＤ法などにより形成されている。さらに、ゲート電極４０７の表面を被覆するように層間絶縁膜４０９の上にシリコン酸化膜などの層間絶縁膜４１０が形成されている。層間絶縁膜４０９、４１０を貫通してソース／ドレイン領域４０３のそれぞれに電気的に接続されたタングステンなどの材料を埋め込んだ接続配線４１１、４１１′が形成され、その接続部は、層間絶縁膜４１０の表面に露出している。
この実施例の半導体装置は、チャネル領域のこのような構成により、埋め込みチャネル領域とエクステンション領域の間に反転し難い領域ができるのでチャネル長が短くなってもパンチスルーをなし難くすることができる。このように、この実施例ではショートチャネル特性を改善しゲートエッジの信頼性を確保することができる。また、しきい値調整用不純物ドーピングとともにパンチスルーストッパー領域形成用不純物ドーピングを自己整合的にエクステンション領域の直下に行うことにより、有効にショートチャネル効果を抑制しつつ、チャネルストッパーによるしきい値上昇を抑制することができる。
【００３３】
次に、この実施例の半導体装置の製造工程を以下に説明する。
まず、半導体基板４０１上にシリコン酸化膜を構成材料とする素子分離領域４０２を形成し、続いて、シリコン酸化膜などの絶縁膜４１２を形成する。この絶縁膜４１２の膜厚は、後に示すテラス型スペーサ（突出部）４０８′の高さを決めるものであり、ゲート絶縁膜よりも厚く、且つイオン注入でドーピングされる不純物の深さの差を十分取れる膜厚であれば良い。この絶縁膜４１２としては、例えば、５ｎｍから３０ｎｍ厚程度のシリコン熱酸化膜が望ましい。また、この絶縁膜４１２は、後工程においてサイドエッチング溝を形成するときに後述するゲートダミーパターンを形成する材料と半導体基板とのエッチング選択比が取れるものであればよく、例えば、シリコン窒化膜（ＳｉＮ）などを使用しても良い（図１５（ａ））。
【００３４】
次に、ゲートダミーパターンを形成する材料、例えばポリシリコン膜４１３を２００ｎｍ厚程度堆積させる。この材料も後に示すゲート埋め込み用溝を形成するときに周りの材料とエッチング選択比が取れる材料で置き換えても良い（図１５（ｂ））。次に、フォトレジスト工程、ＲＩＥ工程等を用いてポリシリコン膜４１３からゲートダミーパターン４１４をパターン形成する。このとき、先に形成した絶縁膜４１２の途中または全部を同時にエッチング除去してしまっても良い（図１５（ｃ））。次に、絶縁膜４１２をエッチングしてゲートダミーパターン４１４の直下にサイドエッチング溝４１５を形成する。絶縁膜４１２がシリコン酸化物で形成されている場合はふっ酸等の酸化膜エッチング液を用いて横方向にもエッチングできる等方的エッチングを行う。サイドエッチング溝４１５の横方向の長さは上記エッチング時間を調整することによって容易に調整することが可能である（図１６（ａ））。次に、ゲートダミーパターン４１４をマスクにエクステンション領域形成用のリンや砒素など（Ｎ型のＭＯＳＦＥＴの場合）の不純物をイオン注入してエクステンション領域４０６を形成する。
【００３５】
この時イオン注入のスクリーニング酸化膜としてサイドエッチング溝４１５が埋まってしまわない程度、例えば、サイドエッチング溝４１５の高さが１０ｎｍであると２ｎｍ程度の膜厚の酸化膜を形成しておいても良い（図１６（ｂ））。次に、ゲートダミーパターン４１４に側壁絶縁膜４０８を形成する。側壁絶縁膜４０８を形成する材質は、サイドエッチング溝４１５を埋め込めるようなもの、例えば、ステップカバレッジの良好なＬＰＣＶＤ法によるシリコン窒化膜（ＳｉＮ膜）などが適当である。ＳｉＮ膜等を全面に形成した後、ＲＩＥでエッチバックを行い、ゲートダミーパターン４１４の横に側壁絶縁膜４０８を形成すれば良い。サイドエッチング溝４１５にもＳｉＮ膜が入り込んで側壁絶縁膜４０８の突出部（テラス型スペーサ）４０８′を形成される（図１６（ｃ））。次に、ゲートダミーパターン４１４及び側壁絶縁膜４０８をマスクにして、Ｎ型のＭＯＳＦＥＴの場合、リン、砒素等の不純物をイオン注入し高温の活性化を行ってソース／ドレイン領域４０３を形成する（図１７（ａ））。
【００３６】
次に、シリコン酸化膜などの層間絶縁膜４０９を堆積させてから、この表面をＣＭＰ等の技術で平坦化し、ゲートダミーパターン１４の表面を露出させる（図１７（ｂ））。次に、ゲートダミーパターンを選択的に除去してゲート埋め込み用溝４１６を形成する。ゲートダミーパターンがポリシリコンで形成されている場合、ＣＦ4 等のエッチングガスを用いたＣＤＥやふっ酸とＨＮＯ3 の混合酸を用いて選択的な除去が可能である。混合酸を用いた場合は、ふっ酸の比を制御することにより酸化膜とポリシリコンの選択比を適宜調整することができる。その後、次に、最初に形成した絶縁膜４１２を除去してテラス型スペーサ４０８′を形成する。この時、側壁絶縁膜４０８がシリコン窒化膜で形成されていれば、絶縁膜４１２をふっ酸で除去することができる（図１７（ｃ））。
次に、Ｎ型のＭＯＳＦＥＴの場合、リン、砒素などのチャネル領域形成用不純物をイオン注入して埋め込みチャネル領域４０４を形成する。この時、イオン注入の加速エネルギーを調整することによってゲート埋め込み用溝４１６中の特定の領域に存在する半導体基板４０１の中にのみ不純物をドーピングすることが可能である。また、半導体基板と同じ導電型の不純物を埋め込みチャネル領域形成用の不純物より深くイオン注入してパンチスルーストッパー領域４０４′を形成する（図１８（ａ））。
【００３７】
次に、ゲート絶縁膜４０５とゲート電極４０７を形成する。ゲート絶縁膜４０５として半導体基板４０１を酸化して形成する熱酸化膜を用いる場合は、テラス型スペーサ４０８′よりも薄くなるようにする。例えば、テラス型スペーサ４０８′の段差が保持されるので構わない。またダマシンメタルゲート構造の場合、ゲート電極４０７は、ＴｉＮとＷの積層構造を形成し、ＣＭＰ等で表面を平坦化する。同様の工程を用いてゲート電極材にポリシリコンを用いて不純物ドーピングを行っても良い（図１８（ｂ））。
次に、絶縁膜４０９上に絶縁膜４１０を重ね、さらに、これにコンタクト孔を形成してソース／ドレイン領域４０３に接合される接続配線４１１、４１１′を形成する（図１４参照）。
この実施例では、サイドエッチング溝にシリコン窒化膜などの側壁絶縁膜を埋め込んでゲート電極下に入り込んだ側壁絶縁膜の突出部を形成し、その後、ダミーゲート及びその下の酸化膜を除去した後に、この側壁絶縁膜が残るようにし、さらに、しきい値調整用不純物ドーピングを行うことによってチャネル長が短くなってもパンチスルーが難しくなるようにショートチャネル特性を改善してゲートエッジの信頼性を確保することができる。
【００３８】
本発明のプロセスを用いることによって、ダマシンゲートトランジスタ形成プロセスにおいてチャネル形成予定領域両端のテラス型スぺーサ（側壁絶縁膜の突出部）の高さと横方向の長さを任意に調整することができる。これによって、ゲート電極とソースドレイン／エクステンション領域間のオーバーラップ容量やチャネル領域とソースドレイン／エクステンション領域間のジャンクション容量や実効的なゲート長、横方向のチャネルプロファイル制御性向上等チャネル設計の自由度が大きく広がる。
とくに、一旦形成したダミーゲートをマスクにソース／ドレイン領域をイオン注入しソース／ドレイン領域の活性化後にダミーゲートを除去、チャネル領域のイオン注入を行い、ゲート絶縁膜を再形成しメタル電極材を埋め込むダマシンメタルゲートプロセスにおいて、非常に浅い埋め込みチャネル領域をソース／ドレイン領域から任意の距離で離して形成することが可能になる。また、埋め込みチャネル領域と合わせて用いるパンチスルーストッパ領域として用いられる不純物領域をソース／ドレイン領域と自己整合的に離して、ソース／ドレイン領域端では浅く、チャネル領域の中央部分では深く形成することが可能になる。これによって、埋め込みチャネル領域において、ショートチャネル特性の劣化の少ないトランジスタを形成することが可能になる。
【００３９】
また、ゲート電極にポリシリコン又は仕事関数の異なる２種類のメタル材料を用いて表面チャネル型トランジスタを形成する場合においては、上記と同様にパンチスルーストッパ領域をソース／ドレイン領域と自己整合的に離してソース／ドレイン領域端では浅く、チャネル領域の中央部分では深く形成することが可能になる。
また埋め込みチャネル型と表面チャネル型の両方の場合、ゲート電極とソース／ドレイン領域間の寄生容量とソース／ドレイン領域と半導体基板間の寄生容量を抑制することが可能になる。
【００４０】
【発明の効果】
本発明は、以上の構成により、ダマシンゲートトランジスタ形成プロセスにおいて、チャネル形成予定領域両端のテラス型スぺーサ（側壁絶縁膜の突出部）の高さと横方向の長さを任意に調整することができ、これによって、ゲート電極とソースドレイン／エクステンション領域間のオーバーラップ容量やチャネル領域とソースドレイン／エクステンション領域間のジャンクション容量や実効的なゲート長、横方向のチャネルプロファイル制御性向上等チャネル設計の自由度が大きく広がる。
【図面の簡単な説明】
【図１】本発明の半導体装置の断面図。
【図２】図１の半導体装置の製造工程断面図。
【図３】図１の半導体装置の製造工程断面図。
【図４】図１の半導体装置の製造工程断面図。
【図５】図１の半導体装置の製造工程断面図。
【図６】本発明の半導体装置の断面図。
【図７】図６の半導体装置の製造工程断面図。
【図８】図６の半導体装置の製造工程断面図。
【図９】図６の半導体装置の製造工程断面図。
【図１０】図６の半導体装置の製造工程断面図。
【図１１】本発明の作用効果を説明するための従来及び本発明に用いられる半導体基板の断面図。
【図１２】本発明の作用効果を説明するための従来及び本発明に用いられる半導体基板の断面図。
【図１３】本発明の作用効果を説明するための従来及び本発明に用いられる半導体基板の断面図。
【図１４】本発明の半導体装置の断面図。
【図１５】図１４の半導体装置の製造工程断面図。
【図１６】図１４の半導体装置の製造工程断面図。
【図１７】図１４の半導体装置の製造工程断面図。
【図１８】図１４の半導体装置の製造工程断面図。
【図１９】従来の半導体装置の構造を説明する半導体基板の断面図。
【符号の説明】
１、２０１、４０１・・・半導体基板、
２、２０２、４０２・・・素子分離領域、
３、２０３、４０３・・・ソース／ドレイン領域、
４、２０４、４０４・・・埋め込みチャネル領域、
５、２０５、４０５・・・ゲート絶縁膜、
６、２０６、４０６・・・エクステンション領域、
７、２０７、４０７・・・ゲート電極、
８、２０８、４０８・・・側壁絶縁膜、
８′、２０８′、４０８′・・・突出部（テラス型スペーサ）
９、１０、２０９、２１０、２１７・・・絶縁膜、
１１、１１′、２１１、２１１′、４１１、４１１′・・・接続配線、
１２、２１７、４１２・・・絶縁膜、
１３、２１３、４１３・・・ポリシリコン膜、
１４、２１４、４１４・・・ダミーゲートパターン、
１５、４１５・・・サイドエッチング溝、
１６、２１６、４１６・・・ゲート埋め込み用溝、
２１５・・・後酸化膜、 ４０４′・・・パンチスルーストッパー領域。

Claims (3)

  1. 半導体基板と、前記半導体基板に互いに離隔して配置され、且つ対向する部分に前記半導体基板の導電型とは反対導電型エクステンション領域が形成された前記半導体基板の導電型とは反対導電型ソース／ドレイン領域と、前記半導体基板主面上に形成され、且つ前記エクステンション及びソース／ドレイン領域間の上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板主面上に形成され、且つ前記ゲート電極側面を被覆するゲート側壁絶縁膜と、前記半導体基板に形成され、且つ前記ゲート電極下に配置された前記半導体基板の導電型とは同じ導電型チャネル領域と、前記半導体基板に形成され、且つ前記ゲート電極下及び前記チャネル領域下に配置された前記半導体基板の導電型とは同じ導電型パンチスルーストッパー領域と、前記ゲート電極下及び前記チャネル領域下に配置され、且つ前記パンチスルーストッパー領域上に配置された前記半導体基板の導電型とは反対導電型埋め込み型チャネル領域とを備え、前記ゲート側壁絶縁膜は、その下部に前記ゲート電極下部の内側方向に食い込み、前記ゲート絶縁膜より厚い突出部を有し、前記パンチスルーストッパー領域は、前記突出部直下に存在する不純物ピーク濃度の前記半導体基板主面からの深さが前記チャネル領域直下の不純物ピーク濃度の前記半導体基板主面からの深さより浅いことを特徴とする半導体装置。
  2. 半導体基板上に第１の材料層を形成する工程と、前記第１の材料層上に第２の材料層を形成し、この第２の材料層をパターニングしてゲート電極形成領域に前記第２の材料層から構成されたゲート電極と同じ形の第１のパターンを形成する工程と、前記第１の材料層をパターニングして、前記第１のパターンの下の前記第１の材料層を前記第１のパターンの両端から所定の距離エッチング除去して、前記第１のパターンの下に前記第１の材料層から構成された前記第１のパターンより幅の狭い第２のパターンを形成する工程と、前記第１及び第２のパターンをマスクにして前記半導体基板に不純物をイオン注入して前記半導体基板の導電型とは反対導電型エクステンション領域を形成する工程と、前記第１及び第２のパターンを被覆するように第１の絶縁膜を前記半導体基板上に堆積させる工程と、前記第１の絶縁膜を異方性エッチングによりパターニングして前記第１の絶縁膜から構成され、底面が前記第１のパターンの底面の下に延在するように突出した突出部を有する側壁絶縁膜を前記第２のパターンの両側に形成する工程と、前記半導体基板に、前記第２のパターン及び前記側壁絶縁膜をマスクにして、不純物をイオン注入して前記半導体基板の導電型とは反対導電型ソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域を形成してから、前記第１及び第２のパターン、前記側壁絶縁膜を被覆するように第２の絶縁膜を前記半導体基板上に堆積させる工程と、前記第２の絶縁膜の表面を研磨して前記第１のパターン表面を露出させる工程と、前記第１及び第２のパターンを除去して、両側を前記側壁絶縁膜に囲まれ、且つ前記側壁絶縁膜から突出する前記突出部が対向しているゲート電極埋め込み用溝を形成する工程と、前記ゲート電極埋め込み用溝の部分から半導体基板に不純物をイオン注入して前記ゲート電極埋め込み用溝の下に前記半導体基板の導電型と同じ導電型パンチスルーストッパー領域及び前記半導体基板の導電型とは反対導電型埋め込み型チャネル領域を形成する工程と、前記ゲート電極埋め込み用溝の半導体基板表面にゲート絶縁膜を形成する工程と、前記ゲート電極埋め込み用溝にゲート電極を埋め込む工程とを具備したことを特徴とする半導体装置の製造方法。
  3. 前記パンチスルーストッパー領域は、前記突起部直下ではその不純物ピーク濃度が前記ゲート絶縁膜直下の不純物ピーク濃度より浅く形成されていることを特徴とする請求項２に記載の半導体装置の製造方法。
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