JP2006190896A - エピタキシャルシリコンウエハとその製造方法および半導体装置とその製造方法 - Google Patents

Abstract

【課題】シリコンウエハにおいて金属汚染に強いエピタキシャルシリコンウエハの製造方法を得ること。
【解決手段】シリコンウエハ上にシリコンのエピタキシャル層を成長させるエピタキシャル層成長工程と、シリコンウエハに対して６００〜９００℃で１時間以上の熱処理を行う低温熱処理工程と、シリコンウエハに対して１０００〜１０５０℃で１〜１２時間の熱処理を行う高温熱処理工程と、を含み、低温熱処理工程と高温熱処理工程のうち少なくとも一方の熱処理の一部を酸化雰囲気下で行う。
【選択図】 図１

Description

この発明は、半導体装置の製造に使用するエピタキシャルシリコンウエハとその製造方法およびこのエピタキシャルシリコンウエハの製造方法と同様の熱処理を施した半導体装置とその製造方法に関するものである。

近年のデバイスの微細化に伴うデバイスプロセスの熱処理低温化により、デバイスプロセス開始前に金属汚染に対して十分なIntrinsic Gettering（以下、ＩＧという）能を持つＢＭＤ（Bulk Micro Defect）をシリコンウエハ中に有するように処理したエピタキシャルシリコンウエハが必要となっている。エピタキシャルシリコンウエハにＢＭＤを形成するための方法として、エピタキシャル層を成長させる前の単結晶シリコンインゴットに熱処理を施す第１の方法と、エピタキシャル層を成長させた後のシリコンウエハに熱処理を施す第２の方法とがある（たとえば、特許文献１参照）。

特開２００１−７７１２０号公報

しかし、上記第１の方法では、シリコンウエハ表面近傍にもＢＭＤが形成されてしまい、エピタキシャル成長処理によってシリコンウエハ表面に形成されるエピタキシャル層に欠陥が発生する可能性がある。このエピタキシャル層に発生する欠陥は、その上部に形成される酸化膜質に影響し、ゲート耐圧を劣化させるなどの半導体装置の特性を劣化させるように作用する。そのため、この方法では、十分なＩＧ能を持つＢＭＤを有し、シリコンウエハ表面に形成する半導体素子に悪影響を与えないシリコンウエハを形成することは困難であるという問題点があった。

一方、上記第２の方法においては、シリコンウエハ内やシリコンウエハ表面の金属がエピタキシャル層に拡散して欠陥を発生させる可能性があったり、熱処理によりエピタキシャル層表面のパーティクルが増大して歩留りが低下したり、エピタキシャル層の厚さおよび比抵抗の深さ分布などの特性が変化してしまったりするなどの問題があり、一般的には採用されていなかった。つまり、この方法では、エピタキシャル層の特性を保ちながら、ＢＭＤを形成しなければならないため十分なＢＭＤが形成できず、ゲート酸化膜の破壊などの金属汚染に起因する半導体素子の不良を防ぐことが困難であるという問題点があった。

この発明は、上記に鑑みてなされたもので、シリコンウエハにおいて金属汚染に強いエピタキシャルシリコンウエハとその製造方法を得ることを目的とする。また、このエピタキシャルシリコンウエハの製造方法を含む半導体装置の製造方法と、その製造方法によって製造された半導体装置を得ることも目的とする。

上記目的を達成するため、この発明にかかるエピタキシャルシリコンウエハの製造方法は、シリコンウエハ上にシリコンのエピタキシャル層を成長させるエピタキシャル層成長工程と、前記シリコンウエハに対して６００〜９００℃で１時間以上の熱処理を行う低温熱処理工程と、前記シリコンウエハに対して１０００〜１０５０℃で１〜１２時間の熱処理を行う高温熱処理工程と、を含み、前記低温熱処理工程と前記高温熱処理工程のうち少なくとも一方の熱処理の一部を酸化雰囲気下で行うことを特徴とする。

この発明によれば、エピタキシャル層成長後に熱処理を施す方法においても、適切なＢＭＤ密度を得る熱処理と同時に酸化処理を行うことにより、形成した酸化膜のゲッタリング効果で金属汚染の影響を小さくでき、金属汚染に強く、内部の金属含有量の少ないエピタキシャルウエハを得ることができる。また、形成した酸化膜を除去すればゲッタリングした金属を基板から取り除くことができるとともに、表面パーティクルの影響も抑えることができる。

以下に添付図面を参照して、この発明にかかるエピタキシャルシリコンウエハとその製造方法および半導体装置とその製造方法の好適な実施の形態を詳細に説明する。ただし、以下の実施の形態で用いられるエピタキシャルシリコンウエハと半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。なお、この明細書において、エピタキシャルシリコンウエハとは、単結晶のシリコンウエハの表面にシリコンのエピタキシャル層が形成されたものをいう。

実施の形態１．
図１は、この発明にかかるエピタキシャルシリコンウエハの製造方法の手順を示すフローチャートであり、図２−１〜図２−６は、図１の各ステップにおけるシリコンウエハの構造を模式的に示す断面図である。まず、図２−１に示されるチョクラルスキ法（Czochralski method、以下、ＣＺ法という）によって引き上げられたシリコンインゴットから切り出されたシリコンウエハ１０の一方の表面に、シリコンのエピタキシャル層１１を成長させる（ステップＳ１１、図２−２）。エピタキシャル層１１は、化学的気相成長法（Chemical Vapor Deposition、以下、ＣＶＤ法という）などの成膜法によって、４〜８μｍ程度の膜厚となるようにエピタキシャル成長される。

ついで、表面にシリコンをエピタキシャル成長させたシリコンウエハ１０に対して、６００〜９００℃の温度範囲で１時間以上、好ましくは１〜２時間の低温熱処理を施す（ステップＳ１２、図２−３、図２−４）。ここで、処理雰囲気は、酸化雰囲気でもよいし、後述する高温熱処理工程が酸化雰囲気下で行われる場合には酸化雰囲気でなくてもよい。この低温熱処理は、酸素析出核を含むＢＭＤ核３１を均一に形成するために行われる。このとき形成されるＢＭＤ核３１の密度は、１×１０²個／ｃｍ²以下である。

この低温熱処理において、処理温度が６００℃未満では、酸素析出核を均一に形成するのに時間がかかり、生産性が大きく低下するために好ましくなく、９００℃を超える温度では、逆に酸素析出核が減少してしまうので好ましくない。また、処理時間が１時間未満では、この温度範囲内の熱処理においては酸素析出核の均一形成が不十分であり、２時間を超えても、酸素析出核の形成にはあまり変化がない。以上より、処理温度６００〜９００℃、処理時間１〜２時間が最適な低温熱処理条件として求められる。なお、図２−３は、処理雰囲気が酸化雰囲気でない場合の低温熱処理後のシリコンウエハ１０の断面の模式図であり、エピタキシャル層１１が形成されたシリコンウエハ１０に、ＢＭＤ核３１が形成された状態が示されている。また、図２−４は、処理雰囲気が酸化雰囲気である場合の低温熱処理後のシリコンウエハ１０の断面の模式図であり、シリコンウエハ１０にＢＭＤ核３１が形成されるとともに、エピタキシャル層１１の表面に酸化膜１２が形成された状態が示されている。

ついで、低温熱処理を行ったシリコンウエハ１０に対して、１０００〜１０５０℃の温度範囲で１〜１２時間の高温熱処理を施す（ステップＳ１３、図２−５）。ここで、処理雰囲気は、ステップＳ１２での低温熱処理が酸化雰囲気でない場合には酸化雰囲気であり、ステップＳ１２での低温熱処理が酸化雰囲気の場合には酸化雰囲気でも酸化雰囲気でなくてもよい。つまり、ステップＳ１２の低温熱処理とこのステップＳ１３の高温熱処理のうち少なくとも一方が酸化雰囲気下で行われればよい。この高温熱処理では、低温熱処理で形成した酸素析出核などのＢＭＤ核３１からＢＭＤ３２を成長させるが、エピタキシャル層１１の厚さや比抵抗の深さ分布などの特性が変化することはない。このとき、１×１０⁴〜１×１０⁶個／ｃｍ²の密度でＢＭＤ３２が成長する。

ここで、高温熱処理条件について説明する。図３は、高温熱処理時の熱処理温度とＢＭＤ密度との関係を示す図であり、図４は、高温熱処理時の熱処理温度と酸化膜厚のウエハ面内の均一性との関係を示す図である。図３において、横軸は高温熱処理時の温度（℃）を示し、縦軸は高温熱処理時の温度で所定時間熱処理した場合のＢＭＤ密度（任意単位）を示している。また、図４において、横軸は高温熱処理時の温度（℃）を示し、縦軸は高温熱処理時の温度で所定時間熱処理した場合の酸化膜厚の面内の均一性の度合を示している。まず、図３に示されるように、処理温度１０００℃以上でなければ、所定時間内でのＢＭＤ３２の成長は十分でない。また、処理温度の上限は、エピタキシャル層１１の厚さと比抵抗の深さ分布などの特性の変化を抑制するため、ウエハプロセス範囲内の１１００℃以下に抑える必要がある。ただし、図４に示されるように、１０５０℃を超える温度では、温度の増加に伴って、アニール処理を行う炉における外気巻き込みにより制御していない酸化膜の形成が起こるため、酸化膜１２の面内における厚さに不均一性が生じてしまう。その結果、エピタキシャル層１１における酸化膜１２を除いた部分のエピタキシャル膜の膜厚均一性が得られなくなってしまう。そのため、形成した酸化膜１２を後述する実施の形態２のようにウエハプロセスで使用する場合には、処理温度上限は１０５０℃以下に抑える必要がある。一方、処理時間に関しては、処理時間が１時間未満ではＢＭＤ密度が不十分であり、１２時間を超えて長時間処理を実施することは過度のＢＭＤ３２の成長によって転位欠陥が発生してしまう危険性が大きくなる。以上より、膜厚均一性を有する高品質なエピタキシャルシリコンウエハを提供するためには、処理温度１０００〜１０５０℃、処理時間１〜１２時間が最適な高温熱処理条件として求められる。

以上のステップＳ１２〜Ｓ１３の２段階の熱処理によって、エピタキシャル層１１の表面には酸化膜１２が１００〜５００Å程度形成される。このようにして形成されたエピタキシャル層１１表面の酸化膜１２は、金属汚染のゲッタリング効果を有する。

その後、ウエハプロセス開始直後にフッ酸エッチングやプラズマエッチングなどによってエピタキシャル層１１表面の酸化膜１２を除去する（ステップＳ１４，図２−６）。これにより、酸化膜１２にゲッタリングされた金属が除去される。以上のようにして、シリコンウエハ１０の内部にＢＭＤ３２が形成され、表面には欠陥のないエピタキシャル層１１が形成された、金属汚染に対して十分なＩＧ能を持つＢＭＤ密度を有するエピタキシャルシリコンウエハが製造される。

ここで、上記ステップＳ１２の低温熱処理とステップＳ１３の高温熱処理における処理雰囲気について説明する。上述したように、この実施の形態１では、低温熱処理と高温熱処理のうち少なくとも一方が酸化雰囲気中で行われることを特徴とする。このような条件を満たす熱処理方法の一例を下記Ａ〜Ｄに示す。

Ａ．低温酸化処理（６００〜９００℃、１〜２時間）後、高温酸化処理（１０００℃〜１０５０℃、１〜１２時間）
Ｂ．低温酸化処理（６００〜９００℃、１〜２時間）後、不活性ガス中で行う高温熱処理（１０００℃〜１０５０℃、１〜１２時間）
Ｃ．不活性ガス中で行う低温熱処理（６００〜９００℃、１〜２時間）後、高温酸化処理（１０００℃〜１０５０℃、１〜１２時間）
Ｄ．不活性ガス中で行う低温熱処理（６００〜９００℃、１〜２時間）後、不活性ガス中で行うアニールと酸化性ガス中で行う酸化の連続処理（１０００〜１０５０℃、１〜１２時間）

さらに、形成される酸化膜１２に着目すると、低温酸化を行った後長時間の高温処理を行うと、処理条件や装置の状態によっては意図しない酸化膜１２の膜厚の増加が起こる可能性が高くなる場合があった（Ａ，Ｂ）。また、高温酸化のみでは酸化速度が速いため、たとえば酸化膜１２の膜厚を薄くしＢＭＤ密度を高くしたい場合のように、形成したい酸化膜１２の膜厚とＢＭＤ密度の組合せによっては、条件の合わせこみが必要となってしまう（Ｃ）。そこで、上記Ｄに示されるように、低温熱処理後、高温熱処理として不活性ガス中で行うアニールと酸化性ガス中で行う酸化の連続処理を行うことによって、上記Ａ〜Ｃで生じる問題点を解決することが可能となった。

上述した高温熱処理を非酸化雰囲気中で行う場合において、一般的に、Ｎ₂などの安価な不活性ガスが用いられるが、これによりシリコンウエハ１０の表面に意図しない窒化が施される。その結果、この窒化に起因するゲート酸化膜１７の薄膜化や耐圧不良による素子不良の原因となってしまう。そのため、不活性ガスとしてＮ₂よりもＡｒを用いることが好ましい。

なお、上述した図１では、ステップＳ１４で酸化膜１２を除去するようにしているが、ステップＳ１３の後に、図５に示されるように、エピタキシャル層１１の表面の酸化膜１２上に数百Å程度のポリシリコン層１３をＣＶＤ法などの成膜法によって形成してもよい。これによって、形成したポリシリコン層のゲッタリング効果で金属汚染の影響を小さくできる。そして、このポリシリコン層１３を、ウエハプロセス開始直後にフッ硝酸エッチングやプラズマエッチングなどによって除去することで、ゲッタリングした金属をウエハから取り除き金属汚染の少ない状態でウエハプロセスを開始することができる。

この実施の形態１によれば、シリコンウエハに十分な密度のＢＭＤを形成することで、金属汚染に対して十分なＩＧ能を発揮するエピタキシャルシリコンウエハが得られる。また、十分な密度のＢＭＤを形成しつつ、エピタキシャル層の特性を保つために、エピタキシャル層表面を酸化して金属汚染・パーティクルの影響を抑え、処理温度をデバイスプロセス範囲内にして比抵抗などの変動を抑制することができる。

さらに、２段階の熱処理後にエピタキシャル層１１の表面に形成される酸化膜１２は半導体製造プロセスに用いることも可能である。イオン注入時のスルー酸化膜や素子分離構造形成時の下敷酸化として用いることで、ウエハプロセスの工程およびコストを削減することができるという効果を有する。

実施の形態２．
この実施の形態２では、ＢＭＤ未形成のまたはＢＭＤ密度の低い（＜１×１０⁴個／ｃｍ²）エピタキシャルシリコンウエハを使用した半導体装置の製造方法について説明する。図６は、ウエハプロセス中でＢＭＤ形成を実施するための２段階熱処理プロセスの手順を示すフローチャートである。この実施の形態２では、ウエハプロセス中でＢＭＤ形成を行う場合を示すが、この場合にはエピタキシャルウエハを用いるため、実施の形態１の図１のステップＳ１１におけるエピタキシャル層成長工程は不要である。そのため、エピタキシャルウエハを図１のステップＳ１２〜Ｓ１３と同様に、６００〜９００℃の温度範囲で１時間以上、好ましくは１〜２時間の低温熱処理を施し（ステップＳ６１）、ついで１０００〜１０５０℃の温度範囲で１〜１２時間の高温熱処理を施す（ステップＳ６２）。これらのステップＳ６１の低温熱処理とステップＳ６２の高温熱処理のうち少なくとも一方の熱処理の一部は酸化雰囲気中で行われる。以上により、２段階熱処理プロセスが終了する。なお、この２段階熱処理プロセスで形成された酸化膜は、イオン注入時のスルー酸化膜や素子分離構造形成時の下敷酸化膜などとしてプロセス中で用いることができるため、図１のステップＳ１４における酸化膜形成直後での酸化膜除去工程は省略可能であり、図６では酸化膜除去工程を省略している場合が示されている。

図７は、エピタキシャルシリコンウエハから半導体装置を形成するプロセスに２段階熱処理を適用した場合の手順を示すフローチャートであり、図８−１〜図８−８は、各ステップにおける半導体装置の断面構造を模式的に示す図である。ここでは、素子分離構造の形成フローとして、素子分離構造の形成前にゲート酸化を行う方法を用いるため、通常のウエハプロセスではゲート酸化の前にＢＭＤが形成されにくいＳＡ−ＳＴＩ（Self-Align Shallow Trench Isolation）を用いて説明する。

最初に図８−１に示されるようにエピタキシャルシリコンウエハ１０ａがウエハプロセスに投入されると（ステップＳ７１、図８−１）、図６で説明した２段階熱処理プロセスを実施する（ステップＳ７２、図８−２）。つまり、エピタキシャルシリコンウエハ１０ａに低温熱処理と高温熱処理を行い、少なくとも一方の熱処理の一部が酸化処理となるようにする。これにより、エピタキシャルシリコンウエハ１０ａ内部には、金属汚染に対して十分なＩＧ能を持つＢＭＤが形成され、エピタキシャル層１１表面には酸化膜１２が形成される。なお、低温熱処理と高温熱処理の条件は、実施の形態１で説明したものと同一である。すなわち、６００〜９００℃で１時間以上（好ましくは、１〜２時間）の低温熱処理と、１０００〜１０５０℃で１〜１２時間の高温熱処理をエピタキシャルシリコンウエハ１０ａに対して行い、上記処理のうちのいずれかの一部は酸化雰囲気中で行われる。２段階の熱処理によってエピタキシャル層１１の表面に形成される酸化膜１２の厚さは１００〜１５０Å程度である。

続いて、ウエル形成を行う（ステップＳ７３、図８−３）が、この際、形成した酸化膜１２をイオン注入時のスルー酸化膜として用いる。このウエル形成では、エピタキシャル層１１の表面内の所定の領域に、イオン注入によってｐ型またはｎ型のウエル１４を形成する。このとき、ウエル１４を形成しない領域には一般的なリソグラフィ技術とエッチング技術を用いてレジスト１６でマスクを形成し、マスクされていない領域にｐ型またはｎ型となる不純物原子のイオン注入を行う。たとえば、ｎ型のウエルを形成する場合には燐を注入する。イオン注入後、レジスト１６とスルー酸化膜としての酸化膜１２を除去する。

ついで、エピタキシャル層１１表面に、ゲート酸化膜１５およびゲート電極の一部として用いるポリシリコン層１３を形成した後（ステップＳ７４、図８−４）、素子分離構造を形成する（ステップＳ７５、図８−５）。つまり、ポリシリコン層１３上にシリコン窒化膜１７を形成後、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタなどの素子が形成される領域の境界に、一般的なリソグラフィ技術とエッチング技術を用いて溝１８を形成する。続いて、この溝１８の表面部分を酸化してシリコン酸化膜１９を形成し、この溝１８を埋めるように絶縁性の埋め込み用酸化膜２０を形成する。溝１８以外のウエハ表面に形成された埋め込み用酸化膜２０をＣＭＰ（Chemical Mechanical Polishing）を用いて除去し、シリコン窒化膜１７を燐酸などを用いて除去して、素子分離構造を形成する（図８−６）。

ついで、露出したポリシリコン層１３上にさらに多結晶シリコンを積み足した後、リソグラフィ技術とエッチング技術を用いて所定の領域のみ残して、ゲート電極２１を形成する（ステップＳ７６、図８−７）。なお、図８−７以降に示す図は、形成した素子分離構造と平行方向の断面図、すなわち図８−６でＡ−Ａ矢視断面となっている。

ついで、ゲート電極２１の両側にｎ型またはｐ型の不純物原子を浅く形成するためにイオン注入を行い、ソース／ドレイン領域２２を形成する（ステップＳ７７、図８−８）。その後、ゲート電極の側壁の周囲に絶縁材料からなるサイドウオール２３を形成し、層間絶縁膜２４、コンタクト２５、絶縁層２６および所定の形状にパターニングされた配線２７を含む配線層を所定の層数形成する（ステップＳ７８、図８−９）。ここでは、エピタキシャル層１１上に、層間絶縁膜２４、絶縁層２６が順に積層されており、絶縁層２６中には所定の形状の配線２７が形成され、また配線２７とソース／ドレイン領域２２などの下層の配線とを電気的に接続するように層間絶縁膜２４中にコンタクト２５が形成されている。以上のようにして、半導体装置の製造が完了する。

この実施の形態２によれば、ＢＭＤ未形成のまたはＢＭＤ密度の低い（＜１×１０⁴個／ｃｍ²）エピタキシャルシリコンウエハ１０ａを使用しても、ウエハプロセス中に２段階熱処理を行うことでエピタキシャルシリコンウエハ１０ａ中にＢＭＤを形成し、金属汚染に対して十分なＩＧ能を持つウエハを得ることができる。また、２段階熱処理を、イオン注入、リソグラフィ、エッチング成膜などの工程よりも前に行うことで、ウエハプロセス中に起こり得る金属汚染のリスクを回避することができる。これにより、金属汚染に起因するゲート酸化膜１５の破壊などの半導体装置の素子不良を低減することができる。さらに、２段階熱処理で形成される酸化膜１２をウエル１４形成時のスルー酸化膜として用いることで、２段階熱処理プロセスの追加による、工程やコストの増加を最小限に抑えることが可能である。さらに、この実施の形態２は、素子分離構造の形成前にゲート酸化を行うため、通常のウエハプロセスでは、ゲート酸化の前にＢＭＤが形成されにくいＳＡ−ＳＴＩなどの方法に対して特に有効である。

実施の形態３．
この実施の形態３では、実施の形態２と同様にＢＭＤ未形成のエピタキシャルシリコンウエハを使用した半導体装置の製造方法について説明する。図９は、エピタキシャルシリコンウエハから半導体装置を形成するプロセスに２段階熱処理プロセスを適用した場合の手順を示すフローチャートであり、図１０−１〜図１０−５は、各ステップにおける半導体装置の断面構造を模式的に示す図である。この実施の形態３でも、素子分離構造の形成フローは、一般的なＳＴＩ形成方法を用いている。従来のＳＴＩ形成方法では、素子分離構造の形成に伴う熱処理により、特に金属汚染の制御が重要なゲート酸化前に、十分なＢＭＤがシリコンウエハ中に形成されているが、近年における半導体装置の微細化・ウエハの大口径化に伴う、ウエハプロセスの低温化・短時間化の進行によって、十分なＢＭＤが形成されず、ＩＧ能不足による金属汚染が問題となる可能性が高くなっている。

最初に図８−１に示されるようにエピタキシャルシリコンウエハ１０ａがウエハプロセスに投入されると（ステップＳ９１、図１０−１）、図６で説明した２段階熱処理プロセスを実施する（ステップＳ９２、図１０−２）。つまり、エピタキシャルシリコンウエハ１０ａに低温熱処理と高温熱処理を行い、少なくとも一方の熱処理の一部が酸化処理となるようにする。これにより、エピタキシャルシリコンウエハ１０ａ内部には、金属汚染に対して十分なＩＧ能を持つＢＭＤが形成され、エピタキシャル層１１表面には酸化膜１２が形成される。なお、低温熱処理と高温熱処理の条件は、実施の形態１で説明したものと同一である。すなわち、６００〜９００℃で１時間以上（好ましくは、１〜２時間）の低温熱処理と、１０００〜１０５０℃で１〜１２時間の高温熱処理をエピタキシャルシリコンウエハ１０ａに対して行い、上記処理のうちのいずれかの一部は酸化雰囲気中で行われる。２段階の熱処理によってエピタキシャル層１１の表面に形成される酸化膜１２の厚さは１００〜１５０Å程度である。

続いて、素子分離構造形成を行うが、この際、形成した酸化膜１２をエピタキシャル層１１表面を保護する下敷酸化膜として用いる。この素子分離構造の形成工程では、エピタキシャル層１１表面にＭＯＳトランジスタなどの素子が形成される領域を区切るための素子分離構造を形成する。より具体的には、２段階熱処理で形成したシリコン酸化膜１２表面に、ポリシリコン層１３、シリコン窒化膜１７を形成し、一般的なリソグラフィ技術とエッチング技術を用いて素子形成領域の境界部分に溝１８を形成する。続いて、この溝１８の表面部分を酸化してシリコン酸化膜１９を形成し、この溝１８を埋めるように絶縁性の埋め込み用酸化膜２０を形成する（ステップＳ９３、図１０−３）。その後、溝１８以外のエピタキシャルシリコンウエハ１０ａ表面に形成された埋め込み用酸化膜２０をＣＭＰを用いて除去し、窒化膜１７を燐酸などを用いて除去して、素子分離構造を形成する。

ついで、エピタキシャル層１１の表面内の所定の領域に、イオン注入によってｐ型またはｎ型のウエル１４を形成する（ステップＳ９４、図１０−４）。このとき、ウエル１４を形成しない領域には一般的なリソグラフィ技術とエッチング技術を用いてレジスト１６でマスクを形成し、マスクされていない領域にｐ型またはｎ型となる不純物原子のイオン注入を行う。イオン注入後、レジスト１６とエピタキシャル層１１表面のシリコン酸化膜１２を除去する。

ついで、エピタキシャルシリコンウエハ１０ａ上に熱酸化法などによってゲート酸化膜１５を成長させ（ステップＳ９５）、その上に電極として用いる多結晶シリコンなどを形成し、リソグラフィ技術とエッチング技術を用いて所定の領域のみ残して、ゲート電極２１を形成する（ステップＳ９６、図１０−５）。なお、図１０−５に示される半導体装置の断面図は、形成した素子分離構造と平行方向の断面図、すなわち図１０−４でＢ−Ｂ矢視断面図となっている。その後は、実施の形態２の図７のステップＳ７７〜Ｓ７８と同様の手順を実施して、半導体装置を得る（ステップＳ９７〜Ｓ９８）。すなわち、ゲート電極２１の両側のソース／ドレイン領域２２に所定の導電型の不純物原子をイオン注入した後に、所定の層数の配線層を形成する（図８−８〜図８−９）。なお、図１０−５より後の工程における半導体装置の断面図は実施の形態２の図８−８〜図８−９と同一であるので省略している。

この実施の形態３によれば、ＢＭＤ未形成のまたはＢＭＤ密度の低い（＜１×１０⁴個／ｃｍ²）エピタキシャルシリコンウエハ１０ａを使用しても、ウエハプロセス中に２段階熱処理を行うことでシリコンウエハ中にＢＭＤを形成し、金属汚染に対して十分なＩＧ能を持つウエハを得ることができる。その結果、半導体装置の微細化・ウエハの大口径化に伴うウエハプロセスの低温化・短時間化が進行しても、十分なＢＭＤが形成されたエピタキシャルシリコンウエハ１０ａを得ることができる。また、２段階熱処理を、イオン注入、リソグラフィ、エッチング、成膜などの工程よりも前に行うことで、ウエハプロセス中に起こり得る金属汚染のリスクを回避することができる。これにより、金属汚染に起因するゲート酸化膜１５の破壊などの半導体装置の素子不良を低減することができ、信頼性の高い半導体装置を製造することができる。さらに、２段階熱処理で形成される酸化膜１２を素子分離構造形成時の下敷酸化膜として用いることで、２段加熱処理プロセスの追加による、工程やコストの増加を最小限に抑えることが可能である。

以上のように、この発明にかかる半導体装置の製造方法は、ＭＰＵ（Micro Processing Unit）やフラッシュメモリなどの高性能デバイスなどの製造に有用である。

この発明によるエピタキシャルシリコンウエハの製造方法の手順を示すフローチャートである。 エピタキシャルシリコンウエハの製造工程におけるシリコンウエハの構造を模式的に示す断面図である（その１）。 エピタキシャルシリコンウエハの製造工程におけるシリコンウエハの構造を模式的に示す断面図である（その２）。 エピタキシャルシリコンウエハの製造工程におけるシリコンウエハの構造を模式的に示す断面図である（その３）。 エピタキシャルシリコンウエハの製造工程におけるシリコンウエハの構造を模式的に示す断面図である（その４）。 エピタキシャルシリコンウエハの製造工程におけるシリコンウエハの構造を模式的に示す断面図である（その５）。 エピタキシャルシリコンウエハの製造工程におけるシリコンウエハの構造を模式的に示す断面図である（その６）。 高温熱処理時の熱処理温度とＢＭＤ密度との関係を模式的に示す図である。 高温熱処理時の熱処理温度と酸化膜厚の面内の均一性との関係を模式的に示す図である。 エピタキシャルシリコンウエハの製造工程におけるシリコンウエハの構造を模式的に示す断面図である。 ウエハプロセス中でＢＭＤ形成を実施するための２段階熱処理プロセスの手順を示すフローチャートである。 エピタキシャルシリコンウエハから半導体装置を形成するプロセスに２段階熱処理を適用した場合の手順を示すフローチャートである。 半導体装置の製造工程における半導体装置の断面構造を模式的に示す図である（その１）。 半導体装置の製造工程における半導体装置の断面構造を模式的に示す図である（その２）。 半導体装置の製造工程における半導体装置の断面構造を模式的に示す図である（その３）。 半導体装置の製造工程における半導体装置の断面構造を模式的に示す図である（その４）。 半導体装置の製造工程における半導体装置の断面構造を模式的に示す図である（その５）。 半導体装置の製造工程における半導体装置の断面構造を模式的に示す図である（その６）。 半導体装置の製造工程における半導体装置の断面構造を模式的に示す図である（その７）。 半導体装置の製造工程における半導体装置の断面構造を模式的に示す図である（その８）。 半導体装置の製造工程における半導体装置の断面構造を模式的に示す図である（その９）。 エピタキシャルシリコンウエハから半導体装置を形成するプロセスに２段階熱処理プロセスを適用した場合の手順を示すフローチャートである。 半導体装置の製造工程における半導体装置の断面構造を模式的に示す図である（その１）。 半導体装置の製造工程における半導体装置の断面構造を模式的に示す図である（その２）。 半導体装置の製造工程における半導体装置の断面構造を模式的に示す図である（その３）。 半導体装置の製造工程における半導体装置の断面構造を模式的に示す図である（その４）。 半導体装置の製造工程における半導体装置の断面構造を模式的に示す図である（その５）。

符号の説明

１０ シリコンウエハ
１１ エピタキシャル層
１２ 酸化膜
１３ ポリシリコン層
１４ ウエル
１５ ゲート酸化膜
１６ レジスト
１７ シリコン窒化膜
１８ 溝
１９ シリコン酸化膜
２０ 埋め込み用酸化膜
２１ ゲート電極
２２ ソース／ドレイン領域
２３ サイドウオール
２４ 層間絶縁膜
２５ コンタクト
２６ 絶縁層
２７ 配線
３１ ＢＭＤ核
３２ ＢＭＤ

Claims (12)

1. シリコンウエハ上にシリコンのエピタキシャル層を成長させるエピタキシャル層成長工程と、
   前記シリコンウエハに対して６００〜９００℃で１時間以上の熱処理を行う低温熱処理工程と、
   前記シリコンウエハに対して１０００〜１０５０℃で１〜１２時間の熱処理を行う高温熱処理工程と、
   を含み、前記低温熱処理工程と前記高温熱処理工程のうち少なくとも一方の熱処理の一部を酸化雰囲気下で行うことを特徴とするエピタキシャルシリコンウエハの製造方法。
2. 前記低温熱処理工程は、不活性ガス中で行うアニール処理であり、
   前記高温熱処理工程は、不活性ガス中で行うアニール処理と酸化性ガス中で行う酸化処理の連続処理であることを特徴とする請求項１に記載のエピタキシャルシリコンウエハの製造方法。
3. 前記高温熱処理工程における不活性ガス中でのアニール処理は、Ａｒ雰囲気中で行われることを特徴とする請求項２に記載のエピタキシャルシリコンウエハの製造方法。
4. 前記低温熱処理工程または前記高温熱処理工程によって前記エピタキシャル層表面に形成された酸化膜上にポリシリコン層をさらに形成するポリシリコン層形成工程をさらに含むことを特徴とする請求項１〜３のいずれか１つに記載のエピタキシャルシリコンウエハの製造方法。
5. 請求項１〜４のいずれか１つに記載した製造方法を用いて製造したことを特徴とするエピタキシャルシリコンウエハ。
6. エピタキシャルシリコンウエハ上にＭＯＳトランジスタを含む素子や配線を所定の形状に形成してなる半導体装置の製造方法において、
   前記ＭＯＳトランジスタのゲート酸化膜を形成する前に、６００〜９００℃で１時間以上の低温熱処理と、１０００〜１０５０℃で１〜１２時間の高温熱処理とを行い、前記低温熱処理と前記高温熱処理のうち少なくとも一方の熱処理の一部を酸化雰囲気下で行うことを特徴とする半導体装置の製造方法。
7. 前記低温熱処理は、不活性ガス中で行うアニール処理であり、前記高温熱処理は、不活性ガス中で行うアニール処理と酸化性ガス中で行う酸化処理の連続処理であることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記高温熱処理における不活性ガス中のアニール処理は、Ａｒ雰囲気中で行われることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記熱処理は、所定のパターンをシリコンウエハ上に写す写真製版工程、前記シリコンウエハ上の前記素子間を電気的に分離する素子分離構造を形成する素子分離構造形成工程、前記シリコンウエハの所定の領域にイオン注入を行うイオン注入工程、前記シリコンウエハ上に薄膜を形成する成膜工程、および所定の加工処理を行う加工工程のいずれかが半導体装置の製造に含まれる場合に、それらの全ての工程が実施される前に行われることを特徴とする請求項６〜８のいずれか１つに記載の半導体装置の製造方法。
10. 前記イオン注入工程は、前記熱処理によって形成される前記エピタキシャル層上の酸化膜をイオン注入時のスルー酸化膜として使用することを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記素子分離構造形成工程は、前記熱処理によって形成される前記エピタキシャル層上の酸化膜を素子分離構造形成時の下敷酸化膜として使用することを特徴とする請求項９に記載の半導体装置の製造方法。
12. 請求項６〜１１のいずれか１つに記載した製造方法を用いて製造したことを特徴とする半導体装置。
    

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