JP2000294549A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2000294549A JP11254974A JP25497499A JP2000294549A JP 2000294549 A JP2000294549 A JP 2000294549A JP 11254974 A JP11254974 A JP 11254974A JP 25497499 A JP25497499 A JP 25497499A JP 2000294549 A JP2000294549 A JP 2000294549A
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semiconductor device
film
substrate surface
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拓夫 大橋
Kensuke Okonogi
堅祐 小此木
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Abstract

(57)【要約】 【課題】 素子分離耐圧の劣化を防止することができ、
微細化及び高集積化した半導体装置の歩留を向上させる
ことができる半導体装置及びその製造方法を提供する。 【解決手段】 基板表面を１０５０℃以上の温度で酸化
するか、又は７．５ｎｍ／分以上の酸化速度で酸化して
１５００ｎｍ以上の厚さの酸化膜を形成する。この酸化
膜を除去すると、基板表面に存在するピットの面密度が
前記酸化処理前の基板表面に存在する面密度以下とな
り、また基板表面に存在するピットの深さが５０ｎｍ以
下となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（Dynami
c Random Access Memory）等の半導体装置及びその製造
方法に関し、特に、チョクラルスキー（Ｃｚ）法により
得たシリコン基板の表面に存在するピット欠陥に起因す
る素子分離耐圧の劣化を防止した半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】図１６は従来のＤＲＡＭの構造を示す平
面図、図１７は図１６のＢ−Ｂ線に沿う断面図、図１８
は図１６のＣ−Ｃ線に沿う断面図である。これらの図
は、高集積度ＤＲＡＭメモリセル内のワード配線である
ゲート電極を形成した状態を示すものである。Ｐ型シリ
コン基板１は（１００）からなる主表面を有し、５Ω・
ｃｍ程度の比抵抗を有する。この基板１は＜１１０＞方
向の辺からなるオリエンテーションフラットを有するＣ
ｚシリコンウエハである。このＰ型シリコン基板１の主
表面にＬＯＣＯＳ(Local Oxidation of Silicon)法によ
りシリコン酸化膜からなる素子分離絶縁膜２が形成され
ており、この素子分離絶縁膜２により例えばＴ字形の素
子領域３が区画されている。また、素子領域３を形成す
る各辺の方向は、オリエンテーションフラットに平行及
び垂直の方向であり、各辺のＰ型シリコン基板１の主面
に対する結晶学的な方向は＜１１０＞となっている。そ
して、素子領域３、即ち活性領域はＴ字形をなしてＰ型
シリコン基板１の主表面に規則的に配置されている。
【０００３】この基板１の表面上には、メモリセルのワ
ード線として機能するゲート電極５が薄いゲート酸化膜
４を介して複数本平行に形成されている。そして、この
ゲート電極５及びその上のゲートパターニング用のレジ
スト１１をマスクとして素子領域３の基板表面にＮ型不
純物をイオン注入することによりＮ型拡散層７が形成さ
れている。
【０００４】次に、このＤＲＡＭの製造方法において、
ＬＯＣＯＳ法により素子分離絶縁膜を形成する工程につ
いて説明する。図１９（ａ）乃至（ｃ）乃至図２１
（ａ）乃至（ｂ）はこの従来のＤＲＡＭの製造方法にお
けるＬＯＣＯＳ酸化膜の形成方法を工程順に示す断面図
である。図１９（ａ）に示すシリコン基板１の表面に、
図１９（ｂ）に示すように、熱酸化膜１２を例えば厚さ
１０ｎｍで形成し、図１９（ｃ）に示すように、熱酸化
膜１２上に窒化シリコン膜１３を例えば厚さ１２０ｎｍ
で堆積する。
【０００５】その後、図２０（ａ）に示すように、この
窒化シリコン膜１３をリソグラフィ技術によりフィール
ドパターンにパターニングする。
【０００６】次いで、図２０（ｂ）に示すように、基板
表面を、例えば、９８０℃の温度で熱酸化し、フィール
ド酸化膜２を例えば４００ｎｍの厚さに形成する。
【０００７】次に、図２０（ｃ）に示すように、窒化膜
１３を除去し、更に、窒化膜１３の下の酸化膜１２を除
去する。
【０００８】その後、図２１（ａ）に示すように、ウエ
ハ全面にボロンイオン６を例えば１００ｋｅＶの加速エ
ネルギ及びドーズ量１×１０12で注入し、チャネルスト
ッパ層１４を形成する。
【０００９】次いで、図２１（ｂ）に示すように、フィ
ールド酸化膜２をマスクとして全面にＮ型不純物１６を
イオン注入することにより素子領域３にＮ型不純物によ
る拡散層７を形成する。
【００１０】このようなＬＯＣＯＳ法によるフィールド
酸化膜の形成、ゲート電極（ワード線）の形成及び拡散
層の形成という工程を繰り返すことにより、ＤＲＡＭが
形成される。
【００１１】
【発明が解決しようとする課題】而して、半導体装置
は、微細化し高集積化することにより、ウエハからのチ
ップの収量を上げている。ＤＲＡＭにおいても、１６Ｍ
・ＤＲＡＭでは最小配線幅、最小絶縁分離幅（素子間を
分離するためにＬＯＣＯＳ法により形成したフィールド
酸化膜の幅）及びゲート長を０．５μｍで作っていた
が、６４Ｍ・ＤＲＡＭを１６Ｍ・ＤＲＡＭと同じ寸法で
作成すると、チップの面積が４倍となるため、ウエハか
ら得られるチップの数量が１／４となってしまう。この
ため、６４Ｍ・ＤＲＡＭでは最小配線幅、最小絶縁分離
幅及びゲート長を０．３５μｍにすることにより、チッ
プの面積を１６Ｍ・ＤＲＡＭの１．５倍に抑え、これに
よりチップ収量が大きく減少しないようにしている。
【００１２】このように、平面の寸法を短くすると、高
さ方向の寸法も短くする必要があり、フィールド酸化膜
の厚さも１６Ｍ・ＤＲＡＭにおいては４００ｎｍであっ
たが、６４Ｍ・ＤＲＡＭにおいては３００ｎｍとなり、
ゲート酸化膜の厚さも１５ｎｍから１１ｎｍに薄膜化さ
れている。
【００１３】このように、半導体装置が高集積化する
と、従来の１６Ｍ・ＤＲＡＭにおいては問題とならなか
った素子分離耐圧及びゲート耐圧が劣化し、不良となる
チップの数が増加するという問題点が発生した。
【００１４】本発明はかかる問題点に鑑みてなされたも
のであって、素子分離耐圧の劣化を防止することがで
き、微細化及び高集積化した半導体装置の歩留を向上さ
せることができる半導体装置及びその製造方法を提供す
ることを目的とする。
【００１５】
【課題を解決するための手段】本発明に係る半導体装置
は、基板表面を１０５０℃以上の温度で酸化して１５０
０ｎｍ以上の厚さの酸化膜を形成した後これを除去する
ことにより、基板表面に存在するピットの面密度を前記
酸化処理前の基板表面に存在する面密度以下としたこと
を特徴とする。
【００１６】本発明に係る他の半導体装置は、基板表面
を７．５ｎｍ／分以上の酸化速度で酸化して１５００ｎ
ｍ以上の厚さの酸化膜を形成した後これを除去すること
により、基板表面に存在するピットの面密度を前記酸化
処理前の基板表面に存在する面密度以下としたことを特
徴とする。
【００１７】本発明に係る他の半導体装置は、基板表面
を１０５０℃以上の温度で酸化して１５００ｎｍ以上の
厚さの酸化膜を形成した後これを除去することにより、
基板表面に存在するピットの深さを５０ｎｍ以下とした
ことを特徴とする。
【００１８】本発明に係る他の半導体装置は、半導体基
板表面を酸化して酸化膜を形成した後、これを除去する
ことにより、前記半導体基板表面に存在するピットの深
さを５０ｎｍ以下としたことを特徴とする。
【００１９】また、前記半導体基板の裏面にポリシリコ
ン膜等のゲッタリング用膜を形成することができる。
【００２０】本発明に係る半導体装置の製造方法は、基
板表面の素子分離工程の前までに、基板表面を１０５０
℃以上の温度で酸化して１５００ｎｍ以上の厚さの酸化
膜を形成する工程を有することを特徴とする。
【００２１】本発明に係る他の半導体装置の製造方法
は、基板表面の素子分離工程の前までに、基板表面を
７．５ｎｍ／分以上の酸化速度で酸化して１５００ｎｍ
以上の厚さの酸化膜を形成する工程を有することを特徴
とする。
【００２２】また、ゲッタリング用膜を有する半導体装
置の場合は、前記酸化膜の形成工程の後、前記基板裏面
に形成された酸化膜のみエッチングにより除去する工程
と、前記基板両面にポリシリコン膜を堆積する工程と、
前記基板表面の前記酸化膜の少なくとも一部は残して前
記基板表側に形成された前記ポリシリコン膜及び前記酸
化膜をエッチングする工程と、シリコンを実質的にエッ
チングしないエッチング液を使用して前記基板表面の残
りの酸化膜をエッチングにより除去する工程とを有する
方法により製造することができる。
【００２３】更に、前記シリコンを実質的にエッチング
しないエッチング液は例えば、フッ酸である。
【００２４】本発明においては、１５００ｎｍ以上の酸
化膜を形成した後、基板裏面にゲッタリング用膜として
ポリシリコン膜を堆積する。このため、基板裏面の酸化
膜のみを除去した後、ポリシリコン膜を基板両面に堆積
し、その後ドライエッチング、ＣＭＰ、研磨又は硝酸及
びフッ酸混合液による湿式エッチング等により基板表面
側のポリシリコン膜を除去するが、基板表面側のポリシ
リコン膜の下には酸化膜が形成されており、この酸化膜
を少なくとも一部残してポリシリコン膜を除去する。こ
れにより、ポリシリコン膜を除去するための研磨又はフ
ッ酸及び硝酸を有する混合溶液等による湿式エッチング
等により、基板表面の平坦化したピットが除去されウエ
ハ中に存在するボイドが出現してＣＯＰが増加すること
を防止することができる。その後、シリコン基板を実質
的にエッチングしないフッ酸等のエッチング液を使用し
て残りの酸化膜を湿式エッチングにより除去する。これ
により、ＣＯＰを低減した状態でゲッタリング能力が十
分高い半導体装置を得ることができる。
【００２５】本発明に係る他の半導体装置の製造方法
は、基板表面の素子分離工程の前までに、基板を１００
０℃乃至１３００℃で水素処理する工程を有することを
特徴とする。
【００２６】また、ゲッタリング用膜を有する半導体装
置の場合は、前記水素処理の工程の後、前記基板の両面
に酸化膜を形成する工程と、前記基板両面にポリシリコ
ン膜を堆積する工程と、前記基板表面の前記酸化膜の少
なくとも一部は残して前記基板表面側に形成された前記
ポリシリコン膜及び前記酸化膜をエッチングする工程
と、シリコンを実質的にエッチングしないエッチング液
を使用して前記基板表面の残りの酸化膜をエッチングに
より除去する工程とを有する方法により製造することが
できる。
【００２７】本発明に係る他の半導体装置の製造方法
は、基板表面の素子分離工程の前までに、前記基板の表
面又は両面に酸化膜を形成する工程と、基板を１０００
℃乃至１２００℃で窒素処理する工程を有することを特
徴とする。
【００２８】また、ゲッタリング用膜を有する半導体装
置の場合は、前記窒化処理工程の後、前記基板裏面に形
成された酸化膜のみエッチングにより除去する工程と、
前記基板両面にポリシリコン膜を堆積する工程と、前記
基板表面の前記酸化膜の少なくとも一部は残して前記基
板表面側に形成された前記ポリシリコン膜及び前記酸化
膜をエッチングする工程と、シリコンを実質的にエッチ
ングしないエッチング液を使用して前記基板表面の残り
の酸化膜をエッチングにより除去する工程とを有する方
法により製造することができる。
【００２９】このように、酸化処理でなくても水素処理
又は窒素処理でもＣＯＰを低減することができ、基板の
裏面にポリシリコン膜等のゲッタリング用膜を形成する
こともできる。
【００３０】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。図１及び図２は
本発明の第１の実施例に係る半導体装置の製造方法を示
す断面図である。図１（ａ）に示すように、ＬＯＣＯＳ
酸化膜の形成工程までに、シリコン基板２１の表面に酸
化膜２０を形成する必要がある場合、この酸化膜２０の
厚さは１５００ｎｍ以上とする。この酸化膜２０は酸化
温度が１０５０℃以上又は酸化速度が７．５ｎｍ／分以
上である。
【００３１】そして、この酸化膜２０を除去した後、Ｌ
ＯＣＯＳ酸化膜の形成工程に入る。このＬＯＣＯＳ酸化
膜の形成工程においては、従来と同様に、図１（ｂ）に
示すように、基板１上に厚さが例えば１０ｎｍの薄い熱
酸化膜２２を形成した後、図１（ｃ）に示すように、厚
さが例えば１２ｎｍの窒化膜２３を形成し、図２（ａ）
に示すように、この窒化膜２３をパターニングし、窒化
膜２３のフィールドパターンを形成する。
【００３２】次いで、図２（ｂ）に示すように、基板表
面を例えば９８０℃の温度に加熱して熱酸化し、厚さが
例えば４００ｎｍのフィールド酸化膜２８を形成する。
その後、図２（ｃ）に示すように、窒化膜２３及び薄い
酸化膜２２を除去する。
【００３３】このようにして形成したフィールド酸化膜
２８を素子分離絶縁膜として素子領域を区画し、従来と
同様に、素子領域にフォトリソグラフィ及びイオン注入
等の手段によりメモリ素子を形成する。このようにして
形成したメモリ素子は、フィールド酸化膜２８による素
子分離耐圧が極めて高いものである。
【００３４】以下、その理由について説明する。本願発
明者等は従来の素子の微細化に伴い、素子分離耐圧及び
ゲート耐圧が小さいために不良となるチップが増加する
原因を探求すべく種々実験研究した。その結果、本願発
明者等は、シリコン基板に存在する結晶欠陥（一辺が約
４００±２００ｎｍの８面体形状）による空洞が表面に
露出すると、ＣＯＰ（Crystal Originated Particle：
基板成長途中で生じる欠陥起因の基板ピット）となり、
この結晶欠陥に起因する素子分離酸化膜（ＬＯＣＯＳ酸
化膜）の窪みが素子分離領域に存在すると、素子分離耐
圧が低いチップが生じることが、素子分離耐圧の低下の
原因であることを見いだした。また、同様の窪みがゲー
ト電極の直下に生じると、ゲート耐圧不良の原因となる
ことが判明した。
【００３５】この結晶欠陥はチョクラルスキー（Ｃｚ）
法により製造されたシリコン基板に存在するものであ
り、図３（ａ）に示すように、シリコン基板１の表面近
傍にこの結晶欠陥３０が存在すると、図３（ｂ）に示す
ように、熱酸化によりフィールド酸化膜２８を形成した
際にこのフィール酸化膜２２内に結晶欠陥３０が取り込
まれる。そして、図３（ｃ）に示すように、その後、フ
ィールド酸化膜２８を数十ｎｍエッチングすると、取り
込んだ結晶欠陥３０がフィールド酸化膜２８の表面に露
出して窪み３１が形成される。フィールド酸化膜２８は
窪み３１の分だけ膜厚が薄くなる。
【００３６】この状態で、図４（ａ）に示すように、シ
ールドスルーでチャネルストッパ層２４を形成するため
にボロンイオン２５を注入すると、窪み３１の分だけ、
その他の部分よりも深くボロンイオンが注入され、窪み
３１の部分でチャネルストッパ層２４が深く形成され
る。即ち、フィールド酸化膜２８の下方の窪み３１の直
下に、チャネルストッパの低濃度領域が形成される。そ
して、拡散層形成のために、Ｎ型不純物２７をイオン注
入すると、図４（ｂ）に示すように、素子領域に拡散層
２６が形成されると共に、フィールド酸化膜２８の窪み
３１の直下の基板表面におけるチャネルストッパイオン
の低濃度領域にも窪み３１の部分のフィールド酸化膜２
８が薄いためにＮ型不純物が導入され、Ｎ型不純物によ
る反転層３２が形成される。
【００３７】この反転層３２の形成により、電荷のリー
クが生じ、素子分離耐圧が低下し、製品の不良が発生す
る。即ち、図１６乃至１８に示すように、ワード線とし
てのゲート電極５が一部のフィールド酸化膜２の上をと
おっている。従って、このゲート電極が通過するフィー
ルド酸化膜に窪み３１が存在すると、図４（ｃ）に示す
ように、フィールド酸化膜２８の窪み３１の上にこのゲ
ート電極３３が形成されてしまう。これにより、このゲ
ート電極３３と、その下方の反転層３２と、両者間のフ
ィールド酸化膜２８の薄い部分とがトランジスタを形成
してしまう。このため、メモリ動作に際してゲート電極
３３に電圧が印加されると、反転層３２において空乏層
が広がり、このゲート電極３３からソース拡散層２６に
電流が流れ、リーク電流が生じる。
【００３８】図５（ａ）乃至（ｄ）はＣＯＰ４２により
ＬＯＣＯＳ酸化膜４５に薄い部分４６が生じる過程を示
す。図５（ａ）に示すように、シリコン基板４１の表面
にＣＯＰ４２が露出している場合、このシリコン基板４
１上にパッド酸化膜４３及び窒化膜４４を形成し、図５
（ｂ）に示すように、素子分離領域にて窒化膜４４を局
部的にプラズマエッチングして除去する。その後、図５
（ｃ）に示すように、残存した窒化膜４４をマスクとし
て基板表面を熱酸化することにより、ＬＯＣＯＳ酸化膜
４５を形成する。この場合に、ＣＯＰ４２が存在してい
た部分において、ＬＯＣＯＳ酸化膜４５が凹み、この凹
みに窒化膜４４が残存する。その後、図５（ｄ）に示す
ように、窒化膜４４を湿式エッチングして除去すると、
シリコン基板４１の表面にＬＯＣＯＳ酸化膜４５により
素子領域が形成され、このＬＯＣＯＳ酸化膜４５に囲ま
れて素子領域が区画される。この場合に、ＬＯＣＯＳ酸
化膜４５の凹みに存在していた窒化膜４４も除去される
ので、ＬＯＣＯＳ酸化膜４５には厚さが薄い部分４６が
形成される。
【００３９】一方、図６（ａ）に示すように、シリコン
基板４１の表面の素子分離領域４８に挟まれたゲート電
極を形成すべきゲート領域４７にＣＯＰ４２が存在した
ときには、図６（ｂ）に示すように、ゲート酸化によ
り、ゲート領域４７の表面にゲート酸化膜４９を形成す
ると、このゲート酸化膜４９は少なくともその一部がシ
リコン基板表面から内部に成長し、ＣＯＰ４２の鋭角な
角部でゲート酸化膜４９の厚さが薄くなる。即ち、ゲー
ト領域４７に結晶欠陥による窪みであるＣＯＰ４２が生
じると、ゲート酸化膜４９を形成する際に、窪み底部に
成長する酸化膜が他の部分に成長する酸化膜よりも厚さ
が薄くなる。この酸化膜４９における薄い部分５０は鋭
角になっているため、電界集中を生じ、これがゲート耐
圧の劣化及び絶縁破壊の原因となる。
【００４０】本願発明者等は、このようにして、結晶欠
陥による空洞が、素子分離耐圧、ゲート耐圧及び絶縁破
壊を引き起こすことを知見した。
【００４１】次いで、本願発明者等はこの素子特性に悪
影響を与える窪み３１を減少させる方法を検討した。そ
の結果、ゲート電極の形成工程までの酸化条件を制御す
ることにより、シリコン基板の表面に露出するＣＯＰの
密度を減少させ、また基板表面に露出している窪み３１
を丸めて平坦化することができることを見いだした。こ
れにより、素子分離耐圧及びゲート信頼性の劣化を回避
することができることを見いだした。
【００４２】図８は横軸に酸化膜の厚さ（ｎｍ）をと
り、縦軸に素子特性に悪影響を示すＣＯＰの面密度（１
／ｃｍ2）をとって、シリコン基板を１０００℃及び１
１００℃で熱酸化したときの酸化膜の厚さと素子特性に
悪影響を与えるＣＯＰの面密度との関係を示すグラフ図
である。この図８は、酸化膜を除去した後のシリコン基
板表面のＣＯＰ面密度であり、従って酸化膜／シリコン
基板界面のＣＯＰ面密度である。酸化条件はＨ2−Ｏ2ガ
ス雰囲気でシリコン基板を各温度に加熱したものであ
り、ＣＯＰは市販の光学式欠陥検査装置（例えば、ＫＬ
Ａ−ＴＥＮＣＯＲ社２１３５等）により測定した。この
ＫＬＡ−ＴＥＮＣＯＲ社２１３５の場合の測定条件は、
テストモードはランダムモード、ピクセルサイズ（pixe
l size）は０．２５μｍ、しきい値（Threshold）は１
５である。この図８から明らかなように、加熱しない場
合にシリコン基板の表面に存在するＣＯＰの面密度が
０．２／ｃｍ2程度であり、酸化膜の厚さが１００ｎｍ
までは酸化条件によらず素子特性に悪影響を与えるＣＯ
Ｐの面密度は少ない。しかし、酸化膜の厚さが厚くなる
につれてＣＯＰの面密度が増大し、１０００℃で加熱し
たときは、酸化膜の厚さが、従来のフィールド酸化膜の
厚さ（４００ｎｍ）から６００ｎｍの近傍でＣＯＰ面密
度が最大値に達し、それ以上酸化膜が厚くなると、ほぼ
同じＣＯＰ面密度を有している。
【００４３】これに対し、１１００℃で加熱したとき
は、酸化膜の厚さが５００ｎｍの近傍で最大値となった
後、酸化膜厚の増大と共にＣＯＰ面密度が低下し、酸化
膜の厚さが１５００ｎｍ以上になると、素子特性に悪影
響を与えるＣＯＰの面密度が１桁以上も著しく低下し、
最終的には、酸化する前のシリコン基板の表面のＣＯＰ
面密度（０．２／ｃｍ2）まで低下している。
【００４４】また、図９は横軸に酸化温度をとり、縦軸
に素子特性に悪影響するＣＯＰの面密度をとって両者の
関係を示すグラフ図である。この図９に示すように、酸
化温度が１０５０℃未満の場合は素子特性に悪影響を与
えるＣＯＰの面密度が高く、１０５０℃以上になると、
このＣＯＰ面密度が極めて低下している。
【００４５】更に、図１０は横軸に酸化速度をとり、縦
軸に素子特性に悪影響を与えるＣＯＰの面密度をとって
両者の関係を示すグラフ図である。この図１０に示すよ
うに、酸化速度が７．５ｎｍ／ｍｉｎ以上である場合
に、酸化速度が７．５ｎｍ／ｍｉｎ未満である場合に比
較して、素子特性に悪影響を与えるＣＯＰの面密度が著
しく低下する。
【００４６】そこで、本願発明においては、フィールド
酸化膜の形成前までに、ＤＲＡＭ等の半導体装置のシリ
コン基板表面を、１０５０℃以上の酸化温度又は７．５
ｎｍ／ｍｉｎ以上の酸化速度で酸化して、基板表面に１
５００ｎｍ以上の厚さの酸化膜を形成する。この酸化膜
は、１回の形成工程で形成するだけではなく、複数回に
分けて酸化膜を形成しても良い。酸化雰囲気は、Ｈ2−
Ｏ2ガス雰囲気又はハロゲンガス雰囲気等で良く、また
高圧下で酸化処理しても良い。
【００４７】上述の１０５０℃以上の酸化温度又は７．
５ｎｍ／ｍｉｎ以上の酸化速度で基板表面を酸化するこ
とによる急激なＣＯＰ密度の減少は、表面に露出したＣ
ＯＰの平坦化現象が一つの要因である。図１１は横軸に
酸化膜の厚さ（ｎｍ）をとり、縦軸にＣＯＰの深さをと
って両者の関係を示すグラフ図である。この図１１に示
すように、酸化膜の厚さが１５００ｎｍ以上の場合に、
ＣＯＰの深さが５０ｎｍ以下となる。そこで、本発明に
おいては、酸化膜を１５００ｎｍ以上形成することによ
り、ＣＯＰの厚さを５０ｎｍ以下にする。これにより、
ＣＯＰによる素子分離耐圧の低下を防止することができ
る。
【００４８】図１２（ａ）に示すように、シリコン基板
６０を１０００℃に加熱することにより、シリコン基板
表面上に５００ｎｍ程度の厚さの従来のフィールド酸化
膜と同程度の厚さの酸化膜６１を形成した場合は、八面
体空洞の結晶欠陥であるＣＯＰにより形成される窪み６
２は角張ったものであるが、図１２（ｂ）に示すよう
に、シリコン基板６０を１１００℃に加熱することによ
り、シリコン基板表面に１５００ｎｍ以上の厚さの酸化
膜６３を形成した場合は、酸化速度が速く、結晶欠陥は
角部が丸くなり、ＣＯＰに起因する窪み６４は結果とし
て浅いものとなる。
【００４９】一方、シリコン基板内に均一に存在する八
面体空洞（ＣＯＰの原因）は、基板の酸化と共に基板表
面に露出してくるため、酸化量と共に、表面に存在する
ＣＯＰの絶対数は増加する。しかし、酸化はシリコン基
板内部に多量の格子間シリコンを注入するため、八面体
空洞は格子間シリコンによる穴埋め効果によって消滅す
る。更に、高温のＨ2−Ｏ2ガス酸化は酸化速度が速いた
めに、酸化膜／シリコン基板界面の格子間Ｓｉの濃度が
高くなる。逆に、酸化速度が遅いと、単位時間当たりに
注入される格子間Ｓｉ量が少ないので、基板裏面へ拡散
していく量との差が小さくなり、酸化膜／シリコン基板
界面の格子間Ｓｉ濃度が低くなる。従って、高温のＨ2
−Ｏ2ガス酸化は、酸化膜／シリコン基板界面のシリコ
ン領域に存在する八面体空洞が消滅しやすくなる。
【００５０】このようにして、１０５０℃以上の酸化温
度で加熱するか、又は７．５ｎｍ／分以上の酸化速度で
加熱することにより、酸化膜／シリコン基板界面のシリ
コン領域に存在する結晶欠陥が少なくなり、酸化膜をエ
ッチング等により除去した場合に、露出したシリコン基
板表面は結晶欠陥が少ないものとなる。そこで、この基
板表面を熱酸化してフィールド酸化膜を形成すると、そ
のフィールド酸化膜の表面には、素子特性に悪影響を与
えるようなＣＯＰが少ない。また、ゲート酸化膜も剥離
しにくくなり、ゲート酸化膜の信頼性も向上する。
【００５１】更に、本発明においては、図７（ａ）に示
すように、ゲート領域４７に存在していたＣＯＰの角部
が丸みを帯びた凹部５１となり、図７（ｂ）に示すよう
に、この上に、ゲート酸化膜５２を形成した場合に、凹
部５１においてもゲート酸化膜５２は薄膜化することな
く、正常に形成される。このように、ゲート酸化膜形成
領域に存在するＣＯＰも、形状が丸みを帯び、平坦化さ
れているために、形成されるゲート酸化膜が丸みを帯び
た凹部５１では薄膜化しにくく、ゲート電極に電圧印加
時の電界集中が生じにくい。従って、本発明により、ゲ
ート耐圧の劣化及び絶縁破壊が防止される。
【００５２】なお、ＣＯＰのサイズが大きくなると、成
長させるべき酸化膜の膜厚は厚くなり、ＣＯＰのサイズ
が小さくなると、成長させるべき酸化膜の膜厚は薄くて
も良い。
【００５３】次に、本発明の第２の実施例について説明
する。本実施例は、基板表面のＣＯＰを平坦化したシリ
コン基板の裏面にゲッタリング用膜としてポリシリコン
膜が形成された半導体装置の製造方法である。
【００５４】図１３（ａ）乃至（ｆ）は、本実施例に係
る半導体装置の製造方法を工程順に示す断面図である。
ＬＯＣＯＳ酸化膜の形成工程までに、シリコン基板のＣ
ＯＰを平坦化するため酸化膜を形成し、次に、基板裏面
にポリシリコン膜を堆積し、その後、その酸化膜を除去
する。
【００５５】図１３（ａ）に示すように、シリコン基板
７１には８面体形状の結晶欠陥７２が存在し、また、シ
リコン基板７１の表面には結晶欠陥７２による空洞が表
面に露出したＣＯＰ７３が存在している。
【００５６】先ず、図１３（ｂ）に示すように、このシ
リコン基板７１の両面に、第１の実施例と同様の方法
で、ＣＯＰ７３を平坦化するため、膜厚１５００ｎｍ以
上の酸化膜７５及び酸化膜７６を形成する。このときシ
リコン基板７１の表面に存在していたＣＯＰ７３は平坦
化され角部が丸みを帯びた凹部７４となる。
【００５７】次に、図１３（ｃ）に示すように、シリコ
ン基板７１の裏面の酸化膜７６のみ裏面酸化膜エッチン
グ（スピンエッチング）により除去する。
【００５８】その後、図１３（ｄ）に示すように、シリ
コン基板７１の両面上にポリシリコン膜７７及びポリシ
リコン膜７８をＣＶＤ（Chemical Vapor Deposition）
等により堆積する。
【００５９】次に、図１３（ｅ）に示すように、シリコ
ン基板７１の表面側のポリシリコン膜７７及び酸化膜７
５を除去する。このとき、シリコン基板７１の表面上の
酸化膜７５のうち少なくとも一部は残したままとする。
このシリコン基板７１の表面のポリシリコン膜７７及び
酸化膜７５の除去方法としては、例えば、ドライエッチ
ング、化学的機械的研磨（ＣＭＰ（Chemical-Mechanica
l Polishing））、研磨又はフッ酸及び硝酸を有する混
合液による湿式エッチング等がある。なお、フッ酸及び
硝酸を有する混合液等を使用して湿式エッチングにより
ポリシリコン膜を除去する際は、裏面のポリシリコン膜
７８上に保護膜等を形成し、裏面のポリシリコン膜７８
が表面のポリシリコン膜７７と共に除去されてしまわな
いようにする。
【００６０】その後、図１３（ｆ）に示すように、シリ
コン基板７１を実質的にエッチングしないエッチング液
を使用してシリコン基板７１の表面に残った酸化膜７５
ａを除去する。このようなエッチング液として、例えば
フッ酸溶液があるが、このフッ酸溶液は酸化膜はエッチ
ングするが、シリコン基板７１は実質的にエッチングし
ないエッチング液であるので、高温酸化処理により平坦
化された凹部７４を除去してしまうことがない。
【００６１】このように、酸化温度が１０５０℃以上又
は酸化速度が７．５ｎｍ以上で、膜厚が１５００ｎｍ以
上の酸化膜形成工程によりシリコン基板７１のＣＯＰ７
３が平坦化され、この高温酸化処理工程の後に基板裏面
にポリシリコン膜７８を形成することによって、欠陥と
して検出されるＣＯＰが低減されると共にゲッタリング
能力を十分高く保持した半導体装置を製造することがで
きる。
【００６２】次に、図１３（ｅ）でシリコン基板７１の
表面側に形成したポリシリコン膜７７及び酸化膜７５の
エッチングの際に、酸化膜７５の一部を残してエッチン
グを停止する理由について説明する。基板表面に酸化膜
がない状態で、シリコン基板上に直接ポリシリコン膜を
形成した場合は、本実施例と同様に、研磨又はフッ酸及
び硝酸を有する混合液等を使用した湿式エッチング等に
よりシリコン基板の表面側のポリシリコン膜を除去する
と、この研磨又はフッ酸及び硝酸混合液による湿式エッ
チング等により、露出したシリコン基板表面までエッチ
ングされることになり、高温酸化により平坦化したＣＯ
Ｐが除去されてしまう。更には、シリコン基板中に存在
する結晶欠陥が出現して、欠陥として検出されるＣＯＰ
の面密度が増加してしまうことになる。従って、基板表
面の平坦化されたＣＯＰを保持しつつポリシリコン膜を
エッチングにより除去するためには、酸化膜のような膜
を形成しておく等して、シリコン基板表面がエッチング
されることを防ぐことが必要である。
【００６３】次に、上述の如く高温酸化処理工程の後に
ゲッタリング用のポリシリコン膜を形成する理由につい
て更に説明する。図１４は、裏面に予めポリシリコン膜
を堆積したシリコン基板を使用して、ＣＯＰを平坦化し
た半導体装置の製造方法を示す断面図である。なお、図
１４において図１３と同一の構成要素には、同一の符号
を付してその詳細な説明は省略する。
【００６４】図１４（ａ）に示すように、裏面にゲッタ
リング用膜としてポリシリコン膜７９を形成したシリコ
ン基板７１の内部には結晶欠陥７２が存在し、その結晶
欠陥７２が表面に露出しＣＯＰ７３となっている。ＬＯ
ＣＯＳ酸化膜の形成工程までに、このシリコン基板７１
のＣＯＰ７３を平坦化するため、第１の実施例と同様の
方法で１５００ｎｍ以上の厚さの酸化膜を形成する。
【００６５】次に、図１４（ｂ）に示すように、その酸
化膜を除去すると、シリコン基板７1のＣＯＰ７３は平
坦化され角部が丸みを帯びた凹部７４となっているが、
基板裏面のポリシリコン膜７９が酸化され、単結晶化さ
れたシリコン酸化膜８０となってしまう。
【００６６】このように、裏面にポリシリコン膜７９を
形成したシリコン基板７１を使用して高温酸化処理をす
ると、ゲッタリング用の膜であるポリシリコン膜７９は
酸化され、単結晶化されたシリコン酸化膜８０となるの
で、ポリシリコン膜７９のゲッタリング能力が損なわれ
る。従って、ゲッタリング用膜のポリシリコン膜を基板
裏面側に再度堆積する必要が生じる。
【００６７】本実施例では、基板の高温酸化処理工程の
後にポリシリコン膜を堆積するため、シリコン基板７１
の裏面のポリシリコン膜は単結晶化されることがなく、
ゲッタリング能力を保持している。
【００６８】図１５は、他の例と本実施例を比較し、本
実施例の効果を示すグラフ図である。本実施例は上述し
たように高温酸化処理をした後にシリコン基板裏面にゲ
ッタリング用膜としてポリシリコン膜を堆積したものを
使用した。また、比較例１はシリコン基板の裏面にゲッ
タリング用膜のポリシリコン膜を堆積した基板について
第１の実施例を実施したものを、比較例２はイントリン
シックゲッタリング(ＩＧ（Intrinsic Gettering）)能
力のあるデヌーデッドゾーン（ＤＺ（DenudedZone））
を形成したＩＧ基板（以下ＤＺＩＧ基板）を使用した。
これら比較例１、比較例２及び本実施例を実施した基板
を使用し、夫々Ｆｅ強制汚染した後のゲート酸化膜初期
耐圧良品率を示している。
【００６９】この耐圧良品率の評価方法としては、先
ず、ゲート酸化直前にＦｅ強制汚染をし、ＭＯＳ（Meta
l Oxide Semiconductor）キャパシタを作製する。この
Ｆｅ強制汚染は浸漬（ｄｉｐ）汚染法を使用し、汚染濃
度は５×１０11／ｃｍ2とした。ゲート酸化膜は８００
℃、Ｈ2−Ｏ2雰囲気中で形成し、形成する膜厚は８ｎｍ
とした。評価は、初期酸化膜耐圧とし、測定面積は５０
０μｍ2とした。
【００７０】図１５に示すように、比較例１においては
耐圧良品率は７０％であるのに対して、本実施例におい
ては耐圧良品率は９０％以上となり、裏面にポリシリコ
ン膜を堆積する効果として、ＤＺＩＧ基板と同等のレベ
ルまで耐圧良品率が向上することが分かる。
【００７１】次に、本発明に係る第３の実施例について
説明する。第１の実施例及び第２の実施例はＣＯＰの平
坦化及びＣＯＰの面密度を低減するためにシリコン基板
の高温酸化処理をした。本願発明者等はこのようなＣＯ
Ｐの平坦化現象が水素処理することによっても起こると
いうことを知見した。従って、本実施例では、シリコン
基板表面のＣＯＰを平坦化し、基板内部のＣＯＰに起因
する８面体形状の格子欠陥を低減するために水素処理を
する。
【００７２】第２の実施例と同様に、素子分離工程の前
までにシリコン基板を高温で水素処理する。このときの
処理温度は、１０００℃乃至１３００℃である。また、
処理時間は、例えば１時間等である。
【００７３】次に、水素処理工程における基板表面のＣ
ＯＰ平坦化及び基板内部の８面体空洞低減の機構につい
て説明する。水素処理工程において、シリコン基板は水
素雰囲気中では酸化されずに還元される。シリコン基板
は還元されることにより、表面のＳｉ原子が動きやすく
なって表面を移動し、表面のＣＯＰの角部を埋めるた
め、ＣＯＰの鋭角な角部が丸みを帯びた凹部となる。ま
た、基板内部の８面体空洞が消滅又は低減されるのは、
水素処理はその処理温度が高温であるため、シリコン基
板中の空孔及び格子間Ｓｉの固溶度が高くなるためであ
る。酸化処理においては、ＳｉがＳｉＯ2に変態して体
積が約２倍体積膨張するため、余分なＳｉが格子間Ｓｉ
として放出され、これにより、シリコン基板内部の８面
体空洞が低減される。本実施例の水素処理においては、
高温で熱処理することにより格子間Ｓｉの固溶度が上が
り、これと同時に空孔の固溶度も上がる。つまり、高温
にすると、Ｓｉ基板中の格子位置のＳｉ原子が熱エネル
ギを持ち、格子間位置に移動することにより、格子間Ｓ
ｉが多く供給され、この格子間Ｓｉによって８面体空洞
が埋められ、空洞が縮小又は消滅する。また、シリコン
基板の空孔の固溶度が上がるため、基板内部の８面体空
洞はシリコン基板中に溶込み、消滅する。
【００７４】これにより、第１の実施例と同様、基板上
で鋭角な角部を有するＣＯＰが平坦化され、角部が丸み
を帯びた凹部となると共に、基板表面近傍であって、基
板内部の８面体空洞である結晶欠陥を縮小又は低減させ
ることができる。
【００７５】以上のことから、処理温度を高くすると、
シリコン基板に対する格子間Ｓｉ及び空孔の固溶度が上
がるため、このようなＣＯＰ平坦化の機構を促進するた
めには水素処理の処理温度は高いほど、また、処理時間
は長い方が好ましい。処理温度が１０００℃より低くな
ると、格子間Ｓｉ及び空孔の固溶度があまり上がらず、
ＣＯＰに起因する８面体欠陥（空洞欠陥）を収縮又は低
減する効果が小さい。一方、処理温度が１３００℃を超
えるとシリコン基板が自重により反ってしまい、スリッ
プが発生しやすくなる。従って、水素処理の処理温度は
１０００乃至１３００℃であることが好ましい。
【００７６】また、第２の実施例と同様にシリコン基板
裏面にゲッタリング用膜を形成する場合は、上述のよう
にして基板表面の素子分離工程の前までに基板を水素処
理した後、膜厚が例えば１００乃至１０００Åの酸化膜
を基板の表面又は両面に形成する。なお、酸化膜の膜厚
は、例えば５０乃至１００００Å程度でもよいが、製造
上の簡便さ及びスループット等を考慮すると１００乃至
１０００Å程度が好ましい。
【００７７】基板の両面に酸化膜を形成した場合は、裏
面の酸化膜のみエッチングにより除去する。次に、基板
の両面にＣＶＤ法等を使用してポリシリコン膜を堆積す
る。その後、基板表面側のポリシリコン膜及び酸化膜を
除去するが、このとき表面の酸化膜の少なくとも一部は
残したままとする。その後、シリコン基板を実質的にエ
ッチングしないエッチング液を使用し、残った酸化膜を
エッチングにより除去することによって第２の実施例と
同様の半導体装置を得ることができる。即ち、酸化膜を
除去してもシリコン基板はエッチングされないため、水
素処理によりシリコン基板表面の平坦化されたＣＯＰが
除去されずに残り、また、シリコン基板の裏面にはゲッ
タリング用膜としてポリシリコン膜が形成されている。
【００７８】こようにして製造されたシリコン基板を使
用して第１の実施例のメモリ素子等の半導体装置を製造
すれば、基板内の８面体空洞が低減され、基板表面のＣ
ＯＰが平坦化されると共に、裏面にポリシリコン膜を形
成していることによりゲッタリング能力の高い半導体装
置を得ることができる。
【００７９】次に本発明に係る第４の実施例について説
明する。本実施例では、シリコン基板のＣＯＰ低減のた
めに窒素処理を行う。この窒素処理においても、水素処
理同様の機構でＣＯＰが低減される。また、本実施例に
おいても、窒素処理によりＣＯＰを低減した半導体基板
裏面にポリシリコンからなるゲッタリング用膜を形成す
ることができる。
【００８０】先ず、基板表面の素子分離工程の前まで
に、膜厚が例えば、１００乃至１０００Åの酸化膜を表
面又は両面に形成する。なお、酸化膜の膜厚は、例えば
５０乃至１００００Å程度でもよいが、製造上の簡便さ
及びスループット等を考慮すると１００乃至１０００Å
程度が好ましい。その後、シリコン基板を、１０００℃
乃至１２００℃で窒素処理する。また、処理時間は、例
えば１時間等である。シリコン基板をむき出しの状態で
窒素処理すると基板表面が窒化されて極めて荒れるが、
このように予め酸化膜を形成することによってシリコン
基板が荒れず、基板上で鋭角な角部を有するＣＯＰが平
坦化され、角部が丸みを帯びた凹部となる。
【００８１】次に、基板裏面の酸化膜のみを除去した
後、基板の両面にポリシリコン膜を堆積し、その後、基
板表面側のポリシリコン膜及び酸化膜を少なくとも酸化
膜の一部を残して除去する。その後、シリコン基板を実
質的にエッチングしないエッチング液を使用して残った
酸化膜をエッチング除去することにより第２及び第３の
実施例と同様な半導体装置を得ることができる。
【００８２】このようにして製造することにより、窒素
処理することによってもシリコン基板のＣＯＰが低減さ
れ、基板表面の酸化膜をフッ酸等のシリコン基板を実質
的にエッチングしないエッチング液で除去することによ
り、基板表面のＣＯＰは平坦化されたままとなる。
【００８３】また、水素雰囲気と同様、窒素雰囲気にお
いても、シリコン基板表面のＳｉの移動度が増し、ま
た、基板における空孔及び格子間Ｓｉの固溶度が増すこ
とにより、シリコン基板表面のＣＯＰ平坦化及び基板内
部の８面体空洞が消滅又は低減される。格子間Ｓｉ及び
空孔の固溶度は処理温度によって決まるため、第３の実
施例における水素処理と同様に、窒素処理する場合も、
処理温度が高く、処理時間が長いことが好ましい。な
お、処理温度が１０００℃より低いとＣＯＰに起因する
空洞を収縮又は低減する効果が小さく、処理温度が１２
００℃を超えた高温で窒素処理するとシリコン基板表面
が窒化され、荒れてしまう。従って、窒素処理の温度は
１０００乃至１２００℃とすることが好ましい。
【００８４】
【発明の効果】以上説明したように、本発明によれば、
シリコン基板表面を１０５０℃以上の酸化温度で加熱す
るか、又は７．５ｎｍ／分以上の酸化速度で加熱するこ
とにより、１５００ｎｍ以上の厚さの酸化膜を形成する
から、ＣＯＰの角部を丸めて平坦化することができ、ま
た、ＣＯＰの原因となる八面体空洞の減少により、素子
特性に悪影響を与えるＣＯＰを低減することができる。
これにより、ＤＲＡＭ等の半導体装置の高集積化におい
ても、素子分離耐圧を向上させることができ、またＤＲ
ＡＭのゲート酸化膜の信頼性を向上させることができる
と共に、ＤＲＡＭ等の半導体装置の歩留を向上させるこ
とができる。
【００８５】また、シリコン基板表面を１０００℃乃至
１３００℃で水素処理をするか又は１０００℃乃至１２
００℃で窒素処理をすることによってもＣＯＰを平坦化
し、素子特性に悪影響を与えるＣＯＰを低減することが
できる。
【００８６】更に、ＣＯＰを平坦化するための酸化処理
後にポリシリコン膜を形成し、基板表面側のポリシリコ
ン膜を基板表面上の酸化膜を一部残して除去した後、シ
リコン基板を実質的にエッチングしないエッチング液を
使用して基板表面上の残存した酸化膜を除去することに
より、欠陥として検出されるＣＯＰを低減させたままゲ
ッタリング膜を形成することができる。
【図面の簡単な説明】
【図１】（ａ）乃至（ｃ）は本発明の第１の実施例に係
る半導体装置の製造方法を工程順に示す断面図である。
【図２】（ａ）乃至（ｃ）は図１（ｃ）の次の工程を順
に示す断面図である。
【図３】（ａ）乃至（ｃ）はＣＯＰにより素子分離耐圧
が低下する原因を説明する断面図である。
【図４】（ａ）乃至（ｃ）は同じくＣＯＰによる素子分
離耐圧の低下原因を説明する断面図である。
【図５】（ａ）乃至（ｄ）はＬＯＣＯＳ酸化膜に薄い部
分が生じる過程を示す断面図である。
【図６】（ａ）及び（ｂ）はゲート領域に角部が鋭角な
ＣＯＰが存在している場合にゲート酸化膜に薄い部分が
生じる過程を示す断面図である。
【図７】（ａ）及び（ｂ）はゲート領域のＣＯＰが丸み
を帯びた場合にゲート領域に形成されるゲート酸化膜に
膜厚の変化が生じない過程を示す断面図である。
【図８】酸化膜の厚さとＣＯＰとの関係に対する酸化温
度の影響を示すグラフ図である。
【図９】酸化温度とＣＯＰとの関係を示すグラフ図であ
る。
【図１０】酸化速度とＣＯＰとの関係を示すグラフ図で
ある。
【図１１】酸化膜の厚さとＣＯＰの深さとの関係を示す
グラフ図である。
【図１２】（ａ）及び（ｂ）は酸化膜の厚さとＣＯＰの
深さとの関係を模式的に示す断面図である。
【図１３】（ａ）乃至（ｆ）は本発明の第２の実施例に
係る半導体装置の製造方法を工程順に示す断面図であ
る。
【図１４】裏面に予めポリシリコン膜を堆積したシリコ
ン基板を使用して、ＣＯＰを平坦化した半導体装置の製
造方法を示す断面図である。
【図１５】他の例と第２の実施例を比較し、第２の実施
例の効果を示すグラフ図である。
【図１６】高集積度ＤＲＡＭの電極及び拡散層の配置を
示す平面図である。
【図１７】同じく図１３のＢ−Ｂ線による断面図であ
る。
【図１８】同じく図１３のＣ−Ｃ線による断面図であ
る。
【図１９】（ａ）乃至（ｃ）は従来のＤＲＡＭの製造方
法において、ＬＯＣＯＳ酸化膜を形成する工程を順に示
す断面図である。
【図２０】（ａ）乃至（ｃ）は図１６（ｃ）の次の工程
を順に示す断面図である。
【図２１】（ａ）及び（ｂ）は図１７（ｃ）の次の工程
を順に示す断面図である。
【符号の説明】
１、２１、４１、７１：シリコン基板 ２、２８：フィールド酸化膜 ３：素子領域 １２、２２：薄い酸化膜 １３、２３：窒化膜 １４、２４：チャネルストッパ層 １６：拡散層 ２０、７５、７６：酸化膜 ３０、７２：結晶欠陥 ３１、６２、６４：窪み ３２：反転層 ３３：ゲート電極 ４３：パッド酸化膜 ４４：窒化膜 ４５：ＬＯＣＯＳ酸化膜 ４６、５０：薄い部分 ４８：素子分離領域 ４９：ゲート酸化膜 ５１、７４：凹部 ５２：ゲート酸化膜 ７７、７８、７９：ポリシリコン膜 ７３：ＣＯＰ ８０：シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M108 AA09 AB04 AB16 AC14 AD13 BA03 BD03 BD13 BD17 5F032 AA13 CA17 DA02 DA22 DA24 DA53 5F040 DC01 EA08 EK01 EK02

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 基板表面を１０５０℃以上の温度で酸化
    して１５００ｎｍ以上の厚さの酸化膜を形成した後これ
    を除去することにより、基板表面に存在するピットの面
    密度を前記酸化処理前の基板表面に存在する面密度以下
    としたことを特徴とする半導体装置。
  2. 【請求項２】 基板表面を７．５ｎｍ／分以上の酸化速
    度で酸化して１５００ｎｍ以上の厚さの酸化膜を形成し
    た後これを除去することにより、基板表面に存在するピ
    ットの面密度を前記酸化処理前の基板表面に存在する面
    密度以下としたことを特徴とする半導体装置。
  3. 【請求項３】 基板表面を１０５０℃以上の温度で酸化
    して１５００ｎｍ以上の厚さの酸化膜を形成した後これ
    を除去することにより、基板表面に存在するピットの深
    さを５０ｎｍ以下としたことを特徴とする半導体装置。
  4. 【請求項４】 半導体基板表面を酸化して酸化膜を形成
    した後、これを除去することにより、前記半導体基板表
    面に存在するピットの深さを５０ｎｍ以下としたことを
    特徴とする半導体装置。
  5. 【請求項５】 前記半導体基板の裏面にゲッタリング用
    膜が形成されていることを特徴とする請求項１乃至４の
    いずれか１項に記載の半導体装置。
  6. 【請求項６】 前記ゲッタリング用膜はポリシリコン膜
    であることを特徴とする請求項５に記載の半導体装置。
  7. 【請求項７】 基板表面の素子分離工程の前までに、基
    板表面を１０５０℃以上の温度で酸化して１５００ｎｍ
    以上の厚さの酸化膜を形成する工程を有することを特徴
    とする半導体装置の製造方法。
  8. 【請求項８】 基板表面の素子分離工程の前までに、基
    板表面を７．５ｎｍ／分以上の酸化速度で酸化して１５
    ００ｎｍ以上の厚さの酸化膜を形成する工程を有するこ
    とを特徴とする半導体装置の製造方法。
  9. 【請求項９】 前記酸化膜を形成した後、これをエッチ
    ングにより除去する工程を有することを特徴とする請求
    項７又は８に記載の半導体装置の製造方法。
  10. 【請求項１０】 前記酸化膜の形成工程の後、前記基板
    裏面に形成された酸化膜のみエッチングにより除去する
    工程と、前記基板両面にポリシリコン膜を堆積する工程
    と、前記基板表面の前記酸化膜の少なくとも一部は残し
    て前記基板表面側に形成された前記ポリシリコン膜及び
    前記酸化膜をエッチングする工程と、シリコンを実質的
    にエッチングしないエッチング液を使用して前記基板表
    面の残りの酸化膜をエッチングにより除去する工程とを
    有することを特徴とする請求項７又は８に記載の半導体
    装置の製造方法。
  11. 【請求項１１】 前記シリコンを実質的にエッチングし
    ないエッチング液はフッ酸であることを特徴とする請求
    項１０に記載の半導体装置の製造方法。
  12. 【請求項１２】 前記エッチング後の基板表面に存在す
    るピットの面密度が前記酸化処理前の基板表面に存在す
    る面密度以下であることを特徴とする請求項９乃至１１
    のいずれか１項に記載の半導体装置の製造方法。
  13. 【請求項１３】 前記エッチング後の基板表面に存在す
    るピットの深さが５０ｎｍ以下であることを特徴とする
    請求項９乃至１１のいずれか１項に記載の半導体装置の
    製造方法。
  14. 【請求項１４】 基板表面の素子分離工程の前までに、
    基板を１０００℃乃至１３００℃で水素処理する工程を
    有することを特徴とする半導体装置の製造方法。
  15. 【請求項１５】 前記水素処理の工程の後、前記基板の
    両面に酸化膜を形成する工程と、前記基板両面にポリシ
    リコン膜を堆積する工程と、前記基板表面の前記酸化膜
    の少なくとも一部は残して前記基板表面側に形成された
    前記ポリシリコン膜及び前記酸化膜をエッチングする工
    程と、シリコンを実質的にエッチングしないエッチング
    液を使用して前記基板表面の残りの酸化膜をエッチング
    により除去する工程とを有することを特徴とする請求項
    １４に記載の半導体装置の製造方法。
  16. 【請求項１６】 前記基板表面の残りの酸化膜をエッチ
    ングにより除去した後の基板表面に存在するピットの面
    密度が前記水素処理前の基板表面に存在する面密度以下
    であることを特徴とする請求項１５に記載の半導体装置
    の製造方法。
  17. 【請求項１７】 前記基板表面の残りの酸化膜をエッチ
    ングにより除去した後の基板表面に存在するピットの深
    さが５０ｎｍ以下であることを特徴とする請求項１５に
    記載の半導体装置の製造方法。
  18. 【請求項１８】 基板表面の素子分離工程の前までに、
    前記基板の表面又は両面に酸化膜を形成する工程と、前
    記基板を１０００℃乃至１２００℃で窒素処理する工程
    を有することを特徴とする半導体装置の製造方法。
  19. 【請求項１９】 前記窒化処理工程の後、前記基板裏面
    に形成された酸化膜のみエッチングにより除去する工程
    と、前記基板両面にポリシリコン膜を堆積する工程と、
    前記基板表面の前記酸化膜の少なくとも一部は残して前
    記基板表面側に形成された前記ポリシリコン膜及び前記
    酸化膜をエッチングする工程と、シリコンを実質的にエ
    ッチングしないエッチング液を使用して前記基板表面の
    残りの酸化膜をエッチングにより除去する工程とを有す
    ることを特徴とする請求項１８に記載の半導体装置の製
    造方法。
  20. 【請求項２０】 前記基板表面の残りの酸化膜をエッチ
    ングにより除去した後の基板表面に存在するピットの面
    密度が前記窒素処理前の基板表面に存在する面密度以下
    であることを特徴とする請求項１９に記載の半導体装置
    の製造方法。
  21. 【請求項２１】 前記基板表面の残りの酸化膜をエッチ
    ングにより除去した後の基板表面に存在するピットの深
    さが５０ｎｍ以下であることを特徴とする請求項１９に
    記載の半導体装置の製造方法。
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