JP2006196668A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ＬＳＩの多層配線、特に半導体素子と接続する下層に近い配線に対して低誘電率絶縁膜や微細な配線の機械的／熱的ストレスを抑えた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上に形成された半導体素子１２と、前記半導体基板上に積層された複数の絶縁膜１０７，１１２，１１７，１２２と、前記複数の絶縁膜内にそれぞれ形成された複数の配線層１０８，１１３，１１８，１２３と、前記各配線層の上面及び両側面を連続的に覆うバリアメタルとを具備する半導体装置。
【選択図】図１

Description

本発明は、例えばｌｏｗ−ｋ（low-dielectric constant:低誘電率）絶縁膜を用いた多層配線に係り、特に、２層以上の配線層を積層した半導体装置およびその製造方法に関する。

近年、コンピューターや通信機器には、多数のトランジスタや抵抗などからなる電気回路を１チップ上に集積化した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩ単体に依存している。ＬＳＩ単体の性能向上は、集積度を高めること、つまり、素子の微細化により実現できる。

しかしながら、素子の微細化により、配線間の容量結合に起因する信号の遅延が増大し、素子の高速動作を阻害する問題が顕著になってきている。そこで、配線間容量を低減させるため、比誘電率の小さな絶縁膜材料が使用されてきている。また、絶縁膜材料以外による配線間容量の低減方法としては、対向する配線の膜厚を薄くして対向面積を小さくする方法がある。配線間容量の低減としてすすめられてきている低誘電率材料の導入と、配線の薄膜化には次のような問題がある。

即ち、近年の絶縁膜の低誘電率化は絶縁膜の材料を変更するのみではその要求に十分応じることができない。このため、絶縁膜自体の比誘電率を下げ、さらに絶縁膜の密度を下げることで達成されようとしている。この場合、低誘電率化された絶縁膜の機械的強度や密着性が減少するため、機械的ストレスや、成膜プロセスや熱処理などの熱ストレスに対する耐性が著しく低下する。特に、多層に積層した配線を形成する場合、幾度もの成膜プロセスや熱処理、ＣＭＰ(化学的機械的研磨)処理が行なわれるため、絶縁膜の機械的ストレスや、熱ストレスに対する耐性が著しく低下する。

また、同様に配線を薄膜化した場合、微細配線が多層に積層された場合、成膜プロセスや熱処理などの熱ストレスのサイクルによってストレスマイグレーションなど、配線の信頼性低下を引き起こす懸念がある。

このように、高性能化、高集積化がすすむＬＳＩの多層配線において、低誘電率絶縁膜や微細な配線の機械的/熱的ストレスをいかに抑えるかが重要になってくる。

従来、多層配線構造の品質向上及び製造時間の短縮化を目的として、複数の多層配線領域をそれぞれ個別に形成する製造方法が提案されている（例えば特許文献１参照）。

しかしながら、この製造方法では、ｌｏｗ−ｋ材料を用いた絶縁膜に対する機械的、熱的ストレスを十分に抑えることが困難であった。
特開２００４−２３５４５４号公報

本発明は、半導体素子に近い下層の配線や低誘電率絶縁膜に対する機械的/熱的ストレスを抑えた半導体装置及びその製造方法を提供する。

本発明の半導体装置の態様は、半導体基板上に形成された半導体素子と、前記半導体基板上に積層された複数の絶縁膜と、前記複数の絶縁膜内にそれぞれ形成された複数の配線層と、前記各配線層の上面及び両側面を連続的に覆うバリアメタルとを具備することを特徴としている。

本発明の半導体装置の態様は、半導体基板内に形成された半導体素子と、前記半導体基板上に積層された複数の絶縁膜と、前記複数の絶縁膜内にそれぞれ形成された複数の配線層と、前記複数の絶縁膜内にそれぞれ形成され、複数の配線層を接続する複数のプラグと、前記複数の配線層のそれぞれとその上の前記プラグの上面及び両側面を連続的に覆うバリアメタルとを具備することを特徴としている。

本発明の半導体装置の製造方法の態様は、第１の半導体基板上に上層配線層を形成し、前記上層配線層の上方に少なくとも下層配線層を形成し、前記第１の半導体基板上に形成された前記下層配線を、半導体素子を含む第２の半導体基板上に張り合わせることを特徴としている。

本発明の半導体装置の製造方法の態様は、第１の半導体基板上に第１の誘電率を有する第１の絶縁膜を形成し、前記第１の絶縁膜内に上層配線層を形成し、前記第１の絶縁膜の上方に前記第１の誘電率より低い第２の誘電率を有する第２の絶縁膜を形成し、前記第２の絶縁膜内に少なくとも下層配線層を形成し、前記第１の半導体基板上に形成された前記下層配線を、半導体素子を含む第２の半導体基板上に張り合わせることを特徴としている。

本発明の半導体装置の製造方法の態様は、第１の半導体基板上に第１の誘電率を有する第１の絶縁膜を形成し、前記第１の絶縁膜内に上層配線層を形成し、第２の半導体基板上に前記第１の誘電率より低い第２の誘電率を有する第２の絶縁膜を形成し、前記第２の絶縁膜内に少なくとも下層配線層を形成し、前記第２の半導体基板上に形成された前記下層配線を、半導体素子を含む第３の半導体基板上に張り合わせ、前記第２の半導体基板を除去した後、前記第１の絶縁膜及び前記上層配線層を有する前記第１の半導体基板を前記第２の絶縁膜に張り合わせることを特徴としている。

本発明によれば、半導体素子に近い下層の配線や低誘電率絶縁膜に対する機械的/熱的ストレスを抑えた半導体装置及びその製造方法を提供できる。

以下図面を参照して本発明の実施の形態を詳細に説明する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示している。この半導体装置は、例えば二つの半導体基板に形成された半導体装置と多層配線層を張り合わせて形成されている。すなわち、半導体基板１１には、例えばＭＯＳＦＥＴ１２と、ＭＯＳＦＥＴ１２を覆う絶縁膜１３、この絶縁膜１３内に形成され、ＭＯＳＦＥＴ１２の例えばソースに接続されたコンタクト１４が形成されている。

また、半導体基板（図示せず）には、第１の層間絶縁膜１０２、第２層間絶縁膜１０５、第３の層間絶縁膜１０７、第４の層間絶縁膜１１０、第５の層間絶縁膜１１２、第６の層間絶縁膜１１５、第７の層間絶縁膜１１７、第８の層間絶縁膜１２０、第９の層間絶縁膜１２２、拡散防止膜１０９、１１４、１１９、ボンディング電極１０４、最上層配線１０８、上層配線１１３、中間層配線１１８、下層配線１２３、接続プラグ１０６、ビアプラグ１１１、１１６、１２１が形成されている。第１、第２、第３、第４の層間絶縁膜１０２、１０５、１０７、１１０は、例えばシリコン酸化膜（ＳｉＯ_２）により形成され、第５、第６、第７、第８、第９の層間絶縁膜１１２、１１５、１１７、１２０、１２２は、ｌｏｗ−ｋ膜例えばＳｉＯＣ（炭素含有シリコン酸化膜）により形成されている。これら層間絶縁膜、配線、ビアプラグは、図示せぬ半導体基板に対して、第１の層間絶縁膜１０２から第９の層間絶縁膜１２２と下層配線１２３へと順次形成される。すなわち、図示せぬ半導体基板に対して、上層配線から下層配線へと、通常の製造順序とは逆の順序により形成される。

このように形成された第１の基板の絶縁膜１３及びコンタクト１４の表面に、第２の基板の第９の層間絶縁膜１２２と下層配線１２３が張り合わされ、図１に示す構成とされている。

上記のように、上層の絶縁膜、配線及びビアプラグを下層の絶縁膜、配線及びビアプラグより先に形成することにより、ｌｏｗ−ｋ膜により構成された下層の絶縁膜、及び上層の配線に比べて膜厚が薄く、幅が狭い下層配線に対する機械的、熱的ストレスを緩和することができる。

次に、図２乃至図７を参照して、第１の実施形態に係る半導体装置の製造方法について説明する。図２乃至図７は、図１に示す第２の基板上に多層配線を形成する場合を示しており、Ｃｕ配線及びプラグをシングルダマシーン（single-Damascene）プロセスを用いて形成する場合を示している。

尚、図１に示す第１の基板内における半導体装置の製造方法は、従来の製造方法と同様であるため説明は省略する。

まず、図２に示すように、半導体基板１０１に対し絶縁分離層となる第１の層間絶縁膜１０２を堆積する。その後、ボンディング電極となる図示せぬ開口を設け、この開口に犠牲膜１０３を形成する。次いで、犠牲膜１０３上にボンディング電極金属となるAl膜１０４を形成し、電極の形に加工する。次いで、例えばＳｉＯ_２からなる第２の層間絶縁膜１０５を堆積し、平坦化処理を行う。

次に、図３に示すように、第２の層間絶縁膜１０５内にボンディング電極金属１０４を露出する複数の開口１０５−１を形成する。この後、第２の層間絶縁膜１０５上及び開口１０５−１の底面及び側面に例えばタンタルからなるバリアメタル１０６−１を形成し、このバリアメタル１０６−１の上にＣｕ膜１０６−２を形成する。バリアメタル１０６−１は、Ｃｕの拡散を防止する。次いで、例えばＣＭＰ（Chemical Mechanical Polishing）により、第２の層間絶縁膜１０５上のＣｕ膜１０６−２及びバリアメタル１０６−１を平坦化し、開口１０５−１内に接続プラグ１０６を形成する。この接続プラグ１０６は、開口１０５−１の底部と側面に形成されたバリアメタル１０６−１と、Ｃｕ膜１０６−２とにより構成されている。

次いで、第２の層間絶縁膜１０５上の全面に、例えばＳｉＯ_２からなる第３の層間絶縁膜１０７を堆積する。この第３の層間絶縁膜１０７内に、図示せぬレジストをマスクとして、ＲＩＥ（Reactive Ion Etching）により最上層配線を形成するための配線溝１０７−１を形成する。その後、第３の層間絶縁膜１０７上及び配線溝１０７−１の底面及び側面に例えばタンタルからなるバリアメタル１０８−１を形成し、このバリアメタル１０８−１の上にＣｕ膜１０８−２を形成する。この後、例えばＣＭＰにより、第３の層間絶縁膜１０７上のＣｕ膜１０８−２及びバリアメタル１０８−１を平坦化し、配線溝１０７−１内に最上層配線１０８を形成する。この最上層配線１０８は、配線溝１０７−１の底部と側面に形成されたバリアメタル１０８−１とＣｕ膜１０８−２とにより構成されている。この最上層配線１０８は、例えば電源線、データバス線、クロック線のようなチップ全体に配置された機能回路ブロック間の電気信号受け渡しを担うグローバル配線である。

以下、同様にして、配線及びコンタクトが順次形成される。尚、以下の説明において、バリアメタルと配線、コンタクトの詳細な製造工程は省略する。

図４に示すように、最上層配線１０８及び第３の層間絶縁膜１０７の上全面に最上層配線１０８のＣｕの拡散を防止する例えばＳｉＣからなる拡散防止膜１０９を堆積する。その後、例えばＳｉＯ_２からなる第４の層間絶縁膜１１０を基板全面に堆積させる。第４の層間絶縁膜１１０と拡散防止膜１０９に開口を形成し、この開口内に最上層配線１０８と上層配線とを接続するビアプラグ１１１を形成する。このビアプラグ１１１は、バリアメタル１１１−１で底部及び側面が連続的に覆われたＣｕ膜１１１−２により形成されている。

次いで、ビアプラグ１１１及び第４の層間絶縁膜１１０の上全面に第５の層間絶縁膜１１２を堆積する。この第５の層間絶縁膜１１２は、例えば無空孔のＳｉＯＣからなるｌｏｗ−ｋ膜である。この後、レジストをマスクとして、ＲＩＥにより上層配線を形成するための配線溝を形成する。この配線溝内に上層配線１１３を形成する。この上層配線は、バリアメタル１１３−１で底部及び側面が連続的に覆われたＣｕ膜１１３−２により形成されている。上層配線１１３は、例えば制御信号やクロック分配支線、電源支線などの役割を担うセミグローバル配線である。

次に、図５に示すように、上層配線１１３及び第５の層間絶縁膜１１２の上全面にＣｕの拡散を防止する例えばＳｉＣ膜からなる拡散防止膜１１４を堆積する。この拡散防止膜１１４の上に、例えば無空孔のＳｉＯＣからなるｌｏｗ−ｋ膜である第６の層間絶縁膜１１５を堆積する。次いで、第６の層間絶縁膜１１５と拡散防止膜１１４に開口をする。この開口内にビアプラグ１１６を形成する。このビアプラグ１１６は、バリアメタル１１６−１で底部及び側面が連続的に覆われたＣｕ膜１１６−２により形成されている。

次いで、第６の層間絶縁膜１１５とビアプラグ１１６の上全面に、例えば空孔率の大きいＳｉＯＣからなるｌｏｗ−ｋ膜である第７の層間絶縁膜１１７を堆積する。この後、レジストをマスクとして、ＲＩＥにより第７の層間絶縁膜１１７内に配線溝を形成する。この配線溝内に中間層配線１１８を形成する。この中間層配線１１８は、バリアメタル１１８−１で下方及び側面が連続的に覆われたＣｕ膜１１８−２により構成されている。中間層配線１１８は、例えば単位回路ブロック内や隣接回路ブロック間を接続するインターメディエイト配線である。

次に、図６に示すように、第７の層間絶縁膜１１７と中間層配線１１８の上にＣｕの拡散を防止する例えばＳｉＣ膜からなる拡散防止膜１１９を形成する。この拡散防止膜１１９の上に、例えば空孔率の大きいＳｉＯＣからなるｌｏｗ−ｋ膜である第８の層間絶縁膜１２０を堆積させる。第８の層間絶縁膜１２０と拡散防止膜１１９に開口を設け、この開口内にビアプラグ１２１を形成する。このビアプラグ１２１は、バリアメタル１２１−１で底部及び側面が連続的に覆われたＣｕ膜１２１−２により形成されている。

次いで、第８の層間絶縁膜１２０とビアプラグ１２１の上全面に例えば空孔率の大きいＳｉＯＣからなるｌｏｗ−ｋ膜である第９の層間絶縁膜１２２を堆積する。この後、レジストをマスクとして、ＲＩＥにより第９の層間絶縁膜１２２内に配線溝を形成する。この配線溝内に下層配線１２３を形成する。この下層配線１２３は、バリアメタル１２３−１で底部及び側面が連続的に覆われたＣｕ膜１２３−２により形成されている。下層配線１２３は、例えばトランジスタやメモリセル内を接続するローカル配線である。この後、前記第９の層間絶縁膜１２２及び下層配線１２３の表面は鏡面状に仕上げられる。

次いで、図１に示すように、図２乃至図６で作製した多層配線が形成された半導体基板１０１とトランジスタが形成された半導体基板１１とが貼り合わされる。すなわち、半導体基板１０１の上方に形成された下層配線金属１２３と、これとは別途形成された半導体基板１１のコンタクト電極１４とを接触させ貼り合わせる。

その後、基板１０１、犠牲膜１０３を順次剥離することにより、図１に示すような、半導体素子からボンディング電極の開口した半導体装置が形成される。

上記第１の実施形態によれば、従来とは逆に、上層、中層、下層の絶縁膜、配線及びビアプラグの順に形成している。このため、従来の製造方法により形成した場合、先に形成したｌｏｗ−ｋ膜が後に形成される層間絶縁膜や配線の形成に係るＣＭＰにおける機械的ストレスや、熱処理における熱ストレスを受けるが、上記第１の実施形態によれば、ｌｏｗ−ｋ膜により構成された第５乃至第９の層間絶縁膜や、上層の配線に比べて膜厚が薄く、幅が狭い中間層配線１１８、下層配線１２３は、シリコン酸化膜により形成された第１乃至第４の層間絶縁膜や、上層の配線より後に形成される。したがって、ｌｏｗ−ｋ膜により構成された第５乃至第９の層間絶縁膜や、幅が狭い中間層配線１１８、下層配線１２３に対する機械的、熱的ストレスを緩和することができる。

（第２の実施形態）
図７乃至図９は、第２の実施形態を示している。

第１の実施形態は、シングルダマシーン法で作製した下層、中間層、上層、最上層を含む４層配線の例であるが、図７に示すように、例えば最上層配線を２層（１０８ａ及び１０８ｂ）、上層配線を４層（１１３ａ、１１３ｂ、１１３ｃ及び１１３ｄ）、中間層配線を４層（１１８ａ、１１８ｂ、１１８ｃ及び１１８ｄ）、下層配線を１層１２３の計１１層あるいは更に多層の半導体装置に上記製造方法を適用することも可能である。

このように多層の配線を含む半導体装置を形成する場合、例えばｌｏｗ−ｋ膜を含む配線層とＳｉＯ_２膜を含む配線層とを別々の半導体基板に形成し、これらを張り合わせることも可能である。

一般にｌｏｗ−ｋ膜はＳｉＯ_２膜に比べて歩留りが低い。このため、これらを一緒に形成した場合、例えばｌｏｗ−ｋ膜が剥がれて、それがウェハ表面に付着してスクラッチが生じたりする。即ちｌｏｗ−ｋ膜の歩留りが製品全体の歩留りに影響してしまう。

そこで、第２の実施形態では、図７に示す半導体装置のうちｌｏｗ−ｋ膜を含む例えば下層及び中間層と、ＳｉＯ_２膜を含む上層及び最上層とをそれぞれ別個に形成する。

すなわち、図８に示すように、半導体基板１０１上に、第１の実施形態と同様に、図７に示す最上層の部分と、上層の部分を形成する。また、図９に示すように、半導体基板２０１上に、図７に示す中間層の部分と下層の部分を順次形成する。半導体基板２０１上にこのように形成された下層の部分を、図７に示すように、ＭＯＳＦＥＴが形成された半導体基板１１に張り合わせる。この後、半導体基板２０１を除去し、中間層の部分に図８に示す半導体基板１０１に形成された上層の部分を張り合わせる。この後、半導体基板１０１を除去した後、犠牲膜を除去して、図７に示す半導体装置を形成する。

上記第２の実施形態によれば、ｌｏｗ−ｋ膜を含む例えば下層と中間層と、ＳｉＯ_２膜を含む上層と最上層をそれぞれ別の半導体基板上に製造し、これらをＭＯＳＦＥＴが形成された半導体基板１１に順次張り合わせている。このため、例えばｌｏｗ−ｋ膜を含む層を形成した後、これをスクリーニングして、良品のみを選択し、これをＭＯＳＦＥＴが形成された半導体基板１１と、ＳｉＯ_２膜を含む層との間に張り合わせて最終的な製品を作製すれば、ｌｏｗ−ｋ膜の歩留りの影響を除去することができ、製品全体としての歩留りを向上することが出来る。

（第３の実施形態）
上記第１、第２の実施形態は、配線及びプラグを別々に形成するシングルダマシーン法を用いた製造方法について説明した。しかし、これに限らず、デュアルダマシーン法を用いて形成することも可能である。

図１０は、第３の実施形態に係る半導体装置を示している。この半導体装置は、ＭＯＳＴＥＦを含む半導体基板１１にデュアルダマシーン法を用いて形成した多層配線層を張り合わせた状態を示している。図１０に示す半導体装置は、図１と同様に４層の配線層を有している。

各絶縁膜２０２−２０５には、配線及びプラグのための溝が一体的に形成され、この溝内に例えばタンタル等のバリアメタル２０６−１,２１１−１，２１６−１，２２１−１で覆われた配線及びプラグ２０６，２１１，２１６，２２１が一体的に形成されている。この多層配線の製造過程は、図１０に示す形状を上下を逆とした状態でなされる。

上記のようにして形成された配線層は、半導体素子としてのＭＯＳＦＥＴが形成された半導体基板に貼り合わせた状態において、プラグの上方がバリアメタルで塞がれている。

上記第３の実施形態によれば、デュアルダマシーン法を用いて最上層の配線及びビアプラグから形成し始めて下層の配線及びビアプラグを最後に形成し、この後、下層の配線を半導体素子としてのＭＯＳＦＥＴが形成された半導体基板に張り合わせている。このため、シングルダマシーン法を用いて形成した第１、第２の実施形態と同様に、ｌｏｗ−ｋ膜により構成された層間絶縁膜や、幅が狭い中間層配線、下層配線に対する機械的、熱的ストレスを緩和することができる。

しかも、デュアルダマシーン法を用いて配線とビアプラグを同時に形成した場合、次のような効果を得ることができる。図１１に示すように、デュアルダマシーン法を用いた従来の製造方法により図１０と同様の半導体装置を形成した場合、例えばバリアメタル３１１−１は、配線３１１と、この配線３１１の下方に位置するビアプラグ３１２の底部及び側面に形成される。しかも、下層配線から上層配線に向かって配線の幅、膜厚が大きくされている。上層配線のように、幅が広く、膜厚が厚い配線は、配線材料としてのＣｕ膜内に多くの空孔を有している。このため、例えば最終的な熱処理において、配線３１１より下方に位置するビアプラグ３１２より、Ｃｕ元素が配線３１１に移動し、ビアプラグ３１２内にボイドが発生するおそれを有している。その他の層のプラグも同様にボイドが生じるおそれを有している。

これに対して、第３の実施形態の場合、図１０に示すように、最終的に形成される半導体装置において、バリアメタル２１１−１は配線２１２と配線２１２上のビアプラグ２１１を一体的に覆っている。このため、例えば最終的な熱処理において、ビアプラグ２１１とその上方に位置する配線２０６との間にはバリアメタル２１１−１があるため、ビアプラグ２１１から上方の配線２０６へＣｕ元素が移動することがない。しかも、ビアプラグ２１１の下の配線２１２は上層の配線２０６より幅が狭く膜厚も薄いため、下層の配線２１２内の空孔は上層の配線２０６より少ない。このため、ビアプラグ２１１から下層の配線２１２に移動するＣｕ元素はごく僅かである。したがって、ビアプラグ２１１内にボイドが発生することを防止できる。その他の層の配線とビアプラグとの構成も配線２１２とビアプラグ２１１と同様であるため、各層のビアプラグ内にボイドが発生することを防止できる。

なお、上記各実施形態は、多層配線とビアプラグの形成について説明した。しかし、これに限らず、多層配線部分には配線のみではなく、キャパシタなどの機能素子を作製することも可能である。

その他、本発明の主旨を逸脱しない範囲で、種々変形実施可能なことは勿論である。

第１の実施形態に係る半導体装置を示す断面図。 図１に示す半導体装置の製造工程を示す断面図。 図２に続く製造工程を示す断面図。 図３に続く製造工程を示す断面図。 図４に続く製造工程を示す断面図。 図５に続く製造工程を示す断面図。 第２の実施形態に係る半導体装置の断面図。 図７に示す半導体装置の一部の製造工程を示す断面図。 図７に示す半導体装置の他の部分の製造工程を示す断面図。 第３の実施形態に係る半導体装置を示すものであり、デュアルダマシーン法を用いて製造された半導体装置の断面図。 従来のデュアルダマシーン法を用いて製造された半導体装置の断面図。

符号の説明

１０１…基板、１０２…第１の層間絶縁膜、１０３…犠牲膜、１０４…ボンディング電極（Ａｌ）、１０５…第２層間絶縁膜、１０６…接続プラグ（Ｃｕ）、１０７…第３の層間絶縁膜、１０８…最上層配線（Ｃｕ）、１０９、１１４、１１９…拡散防止膜（ＳｉＣ）、１１０…第４の層間絶縁膜、１１１、１１６、１２１…ビアプラグ（Ｃｕ）、１１２…第５の層間絶縁膜、１１３…上層配線（Ｃｕ）、１１５…第６の層間絶縁膜、１１７…第７の層間絶縁膜、１１８…中間層配線（Ｃｕ）、１２０…第８の層間絶縁膜、１２２…第９の層間絶縁膜、１２３…下層配線（Ｃｕ）、１４…コンタクト電極、１０６−１、１０８−１、１１１−１、１１３−１、１１６−１、１１８−１、１２１−１、１２３−１、２１１−１、２１６−１、２２１−１、３１１−１、３１６−１、３２１−１…バリアメタル、２１１、２１６，２２１、３１１、３１６、３２１…配線及びビアプラグ（Ｃｕ）。

Claims (5)

1. 半導体基板上に形成された半導体素子と、
   前記半導体基板上に積層された複数の絶縁膜と、
   前記複数の絶縁膜内にそれぞれ形成された複数の配線層と、
   前記各配線層の上面及び両側面を連続的に覆うバリアメタルと
   を具備することを特徴とする半導体装置。
2. 半導体基板内に形成された半導体素子と、
   前記半導体基板上に積層された複数の絶縁膜と、
   前記複数の絶縁膜内にそれぞれ形成された複数の配線層と、
   前記複数の絶縁膜内にそれぞれ形成され、複数の配線層を接続する複数のプラグと、
   前記複数の配線層のそれぞれとその上の前記プラグの上面及び両側面を連続的に覆うバリアメタルと
   を具備することを特徴とする半導体装置。
3. 第１の半導体基板上に上層配線層を形成し、
   前記上層配線層の上方に少なくとも下層配線層を形成し、
   前記第１の半導体基板上に形成された前記下層配線を、半導体素子を含む第２の半導体基板上に張り合わせることを特徴とする半導体装置の製造方法。
4. 第１の半導体基板上に第１の誘電率を有する第１の絶縁膜を形成し、
   前記第１の絶縁膜内に上層配線層を形成し、
   前記第１の絶縁膜の上方に前記第１の誘電率より低い第２の誘電率を有する第２の絶縁膜を形成し、
   前記第２の絶縁膜内に少なくとも下層配線層を形成し、
   前記第１の半導体基板上に形成された前記下層配線を、半導体素子を含む第２の半導体基板上に張り合わせることを特徴とする半導体装置の製造方法。
5. 第１の半導体基板上に第１の誘電率を有する第１の絶縁膜を形成し、
   前記第１の絶縁膜内に上層配線層を形成し、
   第２の半導体基板上に前記第１の誘電率より低い第２の誘電率を有する第２の絶縁膜を形成し、
   前記第２の絶縁膜内に少なくとも下層配線層を形成し、
   前記第２の半導体基板上に形成された前記下層配線を、半導体素子を含む第３の半導体基板上に張り合わせ、
   前記第２の半導体基板を除去した後、前記第１の絶縁膜及び前記上層配線層を有する前記第１の半導体基板を前記第２の絶縁膜に張り合わせる
   ことを特徴とする半導体装置の製造方法。

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