JP7760434B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関し、例えば、パッド電極上に形成された導電性層を有する半導体装置およびその製造方法に関する。

半導体装置の信頼性を高めるなどの要求から、半導体基板上に形成された多層配線層のうちの最上層配線の一部であるパッド電極上に、ＯＰＭ（Over Pad Metal）電極と呼ばれる導電性層が形成された構造が提案されている。このＯＰＭ電極には、ワイヤボンディングなどの外部接続用部材が接続される。

例えば、特許文献１には、パッド電極上に、メッキ法によって導電性層を形成することで、再配線を形成する技術が記載されている。

特開２０１８－２０６９３８号公報

近年、設計の容易性およびチップ面積の縮小などを目的として、各パッド電極間のスペースを縮小することが行われている。そして、パッド電極上に形成されるＯＰＭ電極または再配線などの導電性層でも、各導電性層間のスペースを縮小することが求められている。それ故、導電性層の残渣またはエレクトロマイグレーションなどが要因となり、各導電性層間の絶縁性が低下し、リーク電流が発生し易くなっている。従って、そのような不具合を解消し、半導体装置の信頼性を高める技術が求められる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになる。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

一実施の形態である半導体装置は、半導体基板上に形成された多層配線層と、前記多層配線層のうち最上層の配線層に形成されたパッド電極と、前記パッド電極を覆うように形成された絶縁膜と、前記パッド電極に到達するように、前記絶縁膜中に形成された開口部と、前記開口部内において、前記パッド電極に電気的に接続された第１導電性膜と、を備える。ここで、前記第１導電性膜の側面には、前記第１導電性膜に含まれる材料が酸化された酸化物層が形成され、前記酸化物層の幅は、２００ｎｍ以上である。

一実施の形態である半導体装置の製造方法は、（ａ）半導体基板上に多層配線層を形成する工程、（ｂ）前記多層配線層のうち最上層の配線層に形成されたパッド電極を覆うように、絶縁膜を形成する工程、（ｃ）前記パッド電極に到達するように、前記絶縁膜中に開口部を形成する工程、（ｄ）前記開口部内の前記パッド電極上に、メッキ法によって第１導電性膜を形成する工程、（ｅ）前記第１導電性膜に対して酸化処理を行うことで、前記第１導電性膜の側面に、前記第１導電性膜に含まれる材料が酸化された酸化物層を形成する工程、を備える。ここで、前記酸化物層の幅は、２００ｎｍ以上である。

一実施の形態によれば、半導体装置の信頼性を向上させることができる。

実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図３に続く半導体装置の製造工程を示す断面図である。 図４に続く半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 検討例における半導体装置の製造工程を示す断面図である。 実施の形態２における半導体装置を示す断面図である。 実施の形態３における半導体装置を示す断面図である。 実施の形態４における半導体装置を示す断面図である。 実施の形態４の変形例における半導体装置を示す断面図である。 実施の形態４における半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

（実施の形態１）
＜半導体装置の構造＞
以下に図１および図２を用いて、実施の形態１における半導体装置１００について説明する。実施の形態１では、半導体装置１００が１つの半導体チップである場合について説明するが、半導体装置１００は、他の半導体チップとの積層体である場合もあるし、半導体チップが実装基板に設けられた半導体モジュールの場合もある。

図１は、半導体装置１００を示す平面図である。半導体装置１００は、例えばフラッシュメモリなどの不揮発性記憶素子を有するＭＣＵ（Memory Controller Unit）であり、平面視において矩形状を成している。図１では、各々の用途で使用される回路を構成する半導体素子が形成されている領域を、回路領域Ｃ１～Ｃ４として示している。

回路領域Ｃ１は、例えばＣＰＵ（Central Processing Unit）であり、半導体素子として、比較的低い電圧で高速動作する低耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されている領域である。回路領域Ｃ２は、例えば不揮発性メモリセルであり、半導体素子として、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）メモリなどの不揮発性記憶素子が形成されている。回路領域Ｃ３は、例えばＳＲＡＭ（Static Random Access Memory）であり、半導体素子として、回路領域Ｃ１とほぼ同様の構造の低耐圧ＭＩＳＦＥＴが形成されている。回路領域Ｃ４は、例えばアナログ回路であり、半導体素子として、低耐圧ＭＩＳＦＥＴよりも高い耐圧を有する高耐圧ＭＩＳＦＥＴ、容量素子、抵抗素子およびバイポーラトランジスタなどが形成されている領域である。

半導体基板上には、多層配線層が形成されており、多層配線層のうち最上層の配線層には、パッド電極ＰＡＤが形成されている。パッド電極ＰＡＤは、多層配線層を介して各回路領域Ｃ１～Ｃ４の半導体素子に電気的に接続されている。導電性層ＯＰＭは、パッド電極ＰＡＤ上に形成され、パッド電極ＰＡＤを介して多層配線層と電気的に接続されている。半導体装置１００には、このようなパッド電極ＰＡＤおよび導電性層ＯＰＭが複数形成されている。

図２は、パッド電極ＰＡＤおよび導電性層ＯＰＭを拡大した断面図である。図２に示されるように、半導体装置１００の上部には、層間絶縁膜ＩＬ４中にダマシン（Damascene）構造の第４配線Ｍ４が形成されている。すなわち、第４配線Ｍ４は、層間絶縁膜ＩＬ４中に形成された溝内に、銅を主体とする導電性膜を埋め込むことで形成されている。

なお、実施の形態１の主な特徴は導電性層ＯＰＭの構造にあるので、図２では、第４配線Ｍ４と、その上層の構造体とが示されており、第４配線Ｍ４よりも下層の構造は示されていない。下層の構造体とその製造方法については、後述する＜半導体装置の製造方法＞で、図３を用いて説明する。

第４配線Ｍ４上には層間絶縁膜ＩＬ５が形成されており、層間絶縁膜ＩＬ５中にはビアＶ４が形成されている。なお、層間絶縁膜ＩＬ５は、例えば酸化シリコン膜またはフッ素を添加した酸化シリコン膜であり、ビアＶ４は、例えばタングステンを主体とする導電性膜である。

層間絶縁膜ＩＬ５上には第５配線Ｍ５が形成されており、第５配線Ｍ５は、ビアＶ４を介して第４配線Ｍ４に電気的に接続されている。第５配線Ｍ５は多層配線層の最上層に複数形成された配線であり、その複数の配線の一部が、パッド電極ＰＡＤとして用いられる。パッド電極ＰＡＤは、バリアメタル膜ＢＭ１、バリアメタル膜ＢＭ１上に形成された導電性膜ＡＬ、および、導電性膜ＡＬ上に形成されたバリアメタル膜ＢＭ２によって構成されている。バリアメタル膜ＢＭ１およびバリアメタル膜ＢＭ２は、それぞれ、窒化チタン膜であるか、窒化チタン膜とチタン膜との積層膜である。導電性膜ＡＬは、アルミニウムを主体とする導電性膜である。

層間絶縁膜ＩＬ５上には、パッド電極ＰＡＤを覆うように、絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１は、例えば、酸化シリコン膜、窒化シリコン膜またはポリイミド膜であるか、これらを適宜積層させた積層膜である。絶縁膜ＩＦ１の厚さは、例えば２００ｎｍ以上且つ１０００ｎｍ以下である。絶縁膜ＩＦ１には、パッド電極ＰＡＤに到達するように、開口部ＯＰ１が形成されている。また、開口部ＯＰ１内において、バリアメタル膜ＢＭ２が除去されている。

導電性層ＯＰＭは、開口部ＯＰ１内を埋め込むように、絶縁膜ＩＦ１上に形成され、パッド電極ＰＡＤに電気的に接続されている。導電性層ＯＰＭは、ＯＰＭ電極構造を成している。導電性層ＯＰＭは、バリアメタル膜ＢＭ３と、バリアメタル膜ＢＭ３上に形成されたシード層ＳＤと、シード層ＳＤ上に形成された導電性膜ＰＦ１と、導電性膜ＰＦ１上に形成された導電性膜ＰＦ２と、導電性膜ＰＦ２上に形成された導電性膜ＰＦ３とを含む。

導電性膜ＰＦ１およびシード層ＳＤは、例えば銅を主成分とする材料からなる。シード層ＳＤは、最終的には導電性膜ＰＦ１に取り込まれて一体化するが、ここでは発明の理解を容易にするために、これらを分けて示している。バリアメタル膜ＢＭ３は例えばチタン膜、タンタル膜またはクロム膜であり、導電性膜ＰＦ１（銅）の拡散を防止する機能を有する。また、バリアメタル膜ＢＭ３は上記材料からなる単層膜でもよいが、これらの単層膜と、窒化チタン膜または窒化タンタル膜のような窒化膜とを積層させた積層膜でもよい。

導電性膜ＰＦ２は、導電性膜ＰＦ１と異なる材料からなり、例えばニッケルを主成分とする材料からなる。導電性膜ＰＦ３は、導電性膜ＰＦ１および導電性膜ＰＦ２と異なる材料からなり、例えば金を主成分とする材料からなる。導電性膜ＰＦ３は、ワイヤボンディングＷＢとの密着性を高めるため、および、導電性層ＯＰＭの表面が酸化されることを防止するために設けられた膜である。ワイヤボンディングＷＢは、導電性膜ＰＦ３に接続され、例えば銅または金を主成分とする材料からなる。

なお、半導体チップのパッド電極上に形成される外部接続用部材として、ワイヤボンディングＷＢを用いずに、半田バンプ電極を用いることも考えられる。半田バンプ電極を用いる場合、半導体チップを実装基板に実装する際に、半導体チップに設けられたパッド電極の位置と、実装基板のパッド電極の位置とを正確に一致させる必要がある。そのため、高精度基板が必要になり、基板コストが高価になる。また、半田バンプ電極を半導体チップに形成するために、パッド電極を形成後、再配線工程および半田バンプ電極形成工程が必要になるので、半田バンプ電極の形成は高コストである。従って、外部接続用部材としてワイヤボンディングＷＢを用いることは、半田バンプ電極と比較して、低コストであるという利点を有する。

導電性膜ＰＦ１の厚さは、例えば１μｍ以上且つ２μｍ以下である。導電性膜ＰＦ２の厚さは、例えば１μｍ以上且つ２μｍ以下である。導電性膜ＰＦ３の厚さは、例えば１００ｎｍ以上且つ２００ｎｍ以下である。

導電性膜ＰＦ１の側面には、導電性膜ＰＦ１に含まれる材料が酸化された酸化物層ＯＸ１が形成されている。酸化物層ＯＸ１は、導電性膜ＰＦ１の側面全体を覆っている。そのため、導電性膜ＰＦ１は、酸化物層ＯＸ１、導電性膜ＰＦ２およびバリアメタル膜ＢＭ３によって囲まれ、露出されていない。

導電性膜ＰＦ１が銅を主成分とする材料からなる場合、酸化物層ＯＸ１は、ＣｕＯまたはＣｕＯ_２のような酸化銅であり、絶縁性を有する。また、酸化物層ＯＸ１の幅は、２００ｎｍ以上であり、例えば２００ｎｍ以上且つ４００ｎｍ以下である。なお、本明細書における「幅」とは、厚さ方向に垂直な方向における長さ（厚さ）を意味する。

また、図１に示されるように、複数の導電性層ＯＰＭは互いに隣接しているが、実施の形態１では、各導電性層ＯＰＭの間のスペースは、１０μｍ以下であり、５μｍ程度である。

実施の形態１の主な特徴は、導電性膜ＰＦ１の側面に酸化物層ＯＸ１が形成されている点にあるが、このような特徴の効果については、後で検討例（図１１）を用いて詳細に説明する。

＜半導体装置の製造方法＞
以下に図３～図１０を用いて、実施の形態１における半導体装置１００の製造方法について説明する。図３は、第４配線Ｍ４とその下層の構造体とを示す断面図である。図４～図１０は、第４配線Ｍ４とその上層の構造体を示す断面図である。また、ここでは多層配線層が５層の配線層によって構成される場合について説明するが、配線層の数は、５層よりも少なくてもよいし、５層よりも多くてもよい。

まず、図３に示されるように、ｐ型の単結晶シリコンなどからなる半導体基板ＳＵＢを用意する。この段階では、半導体基板ＳＵＢはウェハ状態である。次に、半導体基板ＳＵＢに、活性領域を規定する複数の素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、半導体基板ＳＵＢに溝を形成し、この溝内に、例えば主に酸化シリコンからなる絶縁膜を埋め込むことによって形成できる。

次に、半導体基板ＳＵＢに不純物を導入してウェル領域ＷＬを形成する。次に、ウェル領域ＷＬ上にゲート絶縁膜を介して形成されたゲート電極と、ウェル領域ＷＬ内に形成されたソース・ドレイン領域とを含むＭＩＳＦＥＴ１ＱおよびＭＩＳＦＥＴ２Ｑを、それぞれ形成する。

次に、半導体基板ＳＵＢ上に、ＭＩＳＦＥＴ１ＱおよびＭＩＳＦＥＴ２Ｑを覆うように、例えばＣＶＤ法によって、層間絶縁膜ＩＬ０を形成する。層間絶縁膜ＩＬ０は、例えば酸化シリコン膜である。次に、フォトリソグラフィ技術およびドライエッチング法によって、層間絶縁膜ＩＬ０内にコンタクトホールを形成する。次に、コンタクトホール内に、例えばタングステンからなる金属膜を埋め込むことで、プラグＰＧを形成する。プラグＰＧは、ＭＩＳＦＥＴ１ＱまたはＭＩＳＦＥＴ２Ｑなどに接続される。

次に、層間絶縁膜ＩＬ０上に、例えばＣＶＤ法によって、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、酸化シリコンよりも誘電率の低い材料で構成され、例えばＳｉＯＣのような炭素を含む酸化シリコン膜である。第１配線Ｍ１は、所謂ダマシン技術を用いて形成される。すなわち、層間絶縁膜ＩＬ１内に溝を形成し、溝内に銅を主体とする導電性膜を埋め込み、溝外に形成された導電性膜をＣＭＰ（Chemical Mechanical Polishing）法によって除去することで、第１配線Ｍ１が形成される。なお、銅と層間絶縁膜ＩＬ１との間に、銅の拡散を防止するバリアメタル膜を形成してもよい。なお、第１配線Ｍ１は、プラグＰＧの上面に接続される。

次に、層間絶縁膜ＩＬ１上に、第１配線Ｍ１を覆うように、例えばＣＶＤ法によって、層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、層間絶縁膜ＩＬ１と同様の材料で構成される。次に、層間絶縁膜ＩＬ２にビアホールおよび配線用の溝を形成し、ビアホール内および配線用の溝内に銅を主体とする導電性膜を埋め込み、ビアホール外および配線用の溝外に形成された導電性膜をＣＭＰ法によって除去することで、ビアＶ１および第２配線Ｍ２が形成される。すなわち、ビアＶ１および第２配線Ｍ２は、ダマシン法の一種であるデュアルダマシン（Dual Damascene）法によって形成されており、一体化している。なお、銅と層間絶縁膜ＩＬ２との間に、銅の拡散を防止するバリアメタル膜を形成してもよい。ビアＶ１は、第１配線Ｍ１の上面に接続される。

次に、層間絶縁膜ＩＬ２上に、第２配線Ｍ２を覆うように、例えばＣＶＤ法によって、層間絶縁膜ＩＬ３を形成する。次に、ビアＶ１および第２配線Ｍ２を形成した時と同様の手法を用いて、層間絶縁膜ＩＬ３にビアＶ２と第３配線Ｍ３を形成する。次に、層間絶縁膜ＩＬ３上に、第３配線Ｍ３を覆うように、例えばＣＶＤ法によって、層間絶縁膜ＩＬ４を形成する。次に、ビアＶ１および第２配線Ｍ２を形成した時と同様の手法を用いて、層間絶縁膜ＩＬ４にビアＶ３および第４配線Ｍ４を形成する。なお、層間絶縁膜ＩＬ３および層間絶縁膜ＩＬ４の材料は、層間絶縁膜ＩＬ２と同様である。

次に、図４に示されるように、層間絶縁膜ＩＬ４上に、第４配線Ｍ４を覆うように、例えばＣＶＤ法によって、層間絶縁膜ＩＬ５を形成する。層間絶縁膜ＩＬ５は、例えば酸化シリコン膜またはフッ素を添加した酸化シリコン膜である。次に、フォトリソグラフィ技術およびドライエッチング法によって、層間絶縁膜ＩＬ５にビアホールを形成する。次に、ビアホール内に、例えばタングステンを主体とする導電性膜を埋め込むことで、ビアＶ４を形成する。ビアＶ４は第４配線Ｍ４の上面に接続される。

次に、層間絶縁膜ＩＬ５上に第５配線Ｍ５を形成する。まず、層間絶縁膜ＩＬ５上に、ＣＶＤ法またはスパッタリング法によって、バリアメタル膜ＢＭ１、導電性膜ＡＬおよびバリアメタル膜ＢＭ２を順次積層させる。次に、フォトリソグラフィ技術およびドライエッチング法によって、これらの膜をパターニングすることで、第５配線Ｍ５が形成される。第５配線Ｍ５は、多層配線層の最上層に複数形成される配線であり、そのうちの一部がパッド電極ＰＡＤとなる。第５配線Ｍ５（パッド電極ＰＡＤ）はビアＶ４の上面に接続される。

次に、層間絶縁膜ＩＬ５上に、第５配線Ｍ５（パッド電極ＰＡＤ）を覆うように、ＣＶＤ法によって、絶縁膜ＩＦ１を形成する。次に、パッド電極ＰＡＤに到達するように、フォトリソグラフィ技術およびドライエッチング法によって、絶縁膜ＩＦ１中に開口部ＯＰ１を形成する。その後、開口部ＯＰ１内に位置するバリアメタル膜ＢＭ２を除去する。これにより、開口部ＯＰ１内において導電性膜ＡＬが露出する。

以上の製造工程を経て、半導体基板ＳＵＢと、ＭＩＳＦＥＴ１Ｑ、２Ｑと、パッド電極ＰＡＤを含む多層配線層と、パッド電極ＰＡＤを覆うように形成された絶縁膜ＩＦ１とが準備される。

次に、図５に示されるように、絶縁膜ＩＦ１上および開口部ＯＰ１内に、例えばＣＶＤ法またはスパッタリング法によって、バリアメタル膜ＢＭ３を形成する。バリアメタル膜ＢＭ３の厚さは、例えば５０ｎｍ以上且つ２００ｎｍ以下である。次に、バリアメタル膜ＢＭ３上に、例えばスパッタリング法によって、シード層ＳＤを形成する。シード層ＳＤは、後述の導電性膜ＰＦ１と同じ材料で構成され、例えば銅を主体とする材料からなる。シード層ＳＤの厚さは、例えば１００ｎｍ以上且つ３００ｎｍ以下である。

次に、図６に示されるように、シード層ＳＤ上に、導電性層ＯＰＭが形成される領域が開口されたパターンを有するレジストパターンＲＰ１を形成する。

次に、図７に示されるように、開口部ＯＰ１内のパッド電極ＰＡＤ上に、メッキ法によって導電性膜ＰＦ１を形成する。導電性膜ＰＦ１は、レジストパターンＲＰ１から露出しているシード層ＳＤ上に形成される。なお、導電性膜ＰＦ１の直下に位置するシード層ＳＤは、導電性膜ＰＦ１に取り込まれて一体化するが、発明の理解を容易にするために、ここではこれらを分けて示している。次に、導電性膜ＰＦ１上に、メッキ法によって導電性膜ＰＦ２を形成する。次に、導電性膜ＰＦ２上に、メッキ法によって導電性膜ＰＦ３を形成する。

次に、図８に示されるように、アッシング処理によってレジストパターンＲＰ１を除去する。

次に、図９に示されるように、導電性膜ＰＦ１～ＰＦ３から露出している領域（導電性膜ＰＦ１～ＰＦ３が形成されていない領域）において、ウェットエッチング処理によって、シード層ＳＤおよびバリアメタル膜ＢＭ３を順次除去する。これにより、導電性層ＯＰＭが形成される。

また、このウェットエッチング処理は、シード層ＳＤおよびバリアメタル膜ＢＭ３を確実に除去するために、オーバーエッチングになるように行われる。そして、導電性膜ＰＦ１はシード層ＳＤと同じ材料からなるので、導電性膜ＰＦ１の側面もエッチングされる。従って、導電性膜ＰＦ１の側面が、導電性膜ＰＦ２、ＰＦ３の各々の側面よりも後退する。

次に、図１０に示されるように、導電性膜ＰＦ１に対して酸化処理を行うことで、導電性膜ＰＦ１の側面に、導電性膜ＰＦ１に含まれる材料が酸化された酸化物層ＯＸ１を形成する。酸化物層ＯＸ１は、例えばＣｕＯまたはＣｕＯ_２のような酸化銅であり、絶縁性を有する。また、酸化物層ＯＸ１の幅は、２００ｎｍ以上であり、例えば２００ｎｍ以上且つ４００ｎｍ以下である。

上記酸化処理は、酸素雰囲気中で行われ、且つ、１００℃以上且つ４５０℃以下の条件下で行われる熱処理である。また、上記酸化処理は、１００℃以上且つ２５０℃以下の条件下で行われる酸素プラズマ処理であってもよい。

また、酸化処理によって酸化物層ＯＸ１の体積膨張が起こるので、酸化物層ＯＸ１を含む導電性膜ＰＦ１の側面が、導電性膜ＰＦ２、ＰＦ３の各々の側面に近づく。ここでは、導電性膜ＰＦ１～ＰＦ３の各々の側面が、ほぼ同じ位置になっており、面一になっている。

しかし、ウェットエッチング処理の時間を更に多くすることで、導電性膜ＰＦ１の側面を更に後退させておき、最終的に、酸化物層ＯＸ１を含む導電性膜ＰＦ１の側面が、導電性膜ＰＦ２、ＰＦ３の各々の側面よりも後退している構造にすることもできる。つまり、酸化物層ＯＸ１の側面が、導電性膜ＰＦ２、ＰＦ３の各々の側面よりも内側に位置している。言い換えれば、導電性膜ＰＦ２、ＰＦ３の各々の側面は、酸化物層ＯＸ１の側面よりも突出している。酸化物層ＯＸ１の幅と導電性膜ＰＦ１の幅との合計（酸化物層ＯＸ１を含む導電性膜ＰＦ１の幅）は、導電性膜ＰＦ２、ＰＦ３の各々の幅よりも小さい。ここで、酸化物層ＯＸ１の側面とは、酸化物層ＯＸ１の導電性膜ＰＦ１側とは反対側の側面のことを意味する。その場合、隣接する各導電性膜ＰＦ１の間の距離が長くなるので、リーク電流が発生し難くなるという効果がある。

その後、以下の製造工程を経て、図２に示される半導体装置１００が製造される。まず、ウェハ状態の半導体基板ＳＵＢに対してダイシング工程などを行うことで、半導体基板ＳＵＢを複数の半導体チップへ個片化する。次に、導電性層ＯＰＭにワイヤボンディングＷＢのような外部接続用部材を接続する。

＜検討例の半導体装置＞
以下に図１１を用いて、本願発明者が検討を行った検討例の半導体装置と、その問題点とについて説明する。

図１１では、互いに隣接する２つの導電性層ＯＰＭ（２つのパッド電極ＰＡＤ）が示されている。図１１に示されるように、検討例の半導体装置では、導電性膜ＰＦ１に対して酸化処理が行われておらず、導電性膜ＰＦ１の側面に、酸化物層ＯＸ１が形成されていない。

ここで、シード層ＳＤおよびバリアメタル膜ＢＭ３を除去するためのウェットエッチング処理において、これらが完全に除去されず、絶縁膜ＩＦ１上に残渣１０として残される場合がある。このような残渣１０が絶縁膜ＩＦ１上にあると、残渣１０がリークパスとして機能し、各導電性層ＯＰＭ間の絶縁性が低下するので、リーク電流が発生し易くなるという問題がある。

また、ウェットエッチング処理の後には、使用されたエッチング溶液が排出されるが、シード層ＳＤを構成する銅が、イオン化してエッチング溶液中に溶け出す現象が起こり得る。そして、エッチング溶液の排出中に、イオン化した銅が絶縁膜ＩＦ１上に再付着する場合がある。このように再付着した銅も残渣１０と同様に機能するので、各導電性層ＯＰＭ間において、リーク電流が発生し易くなるという問題がある。

また、複数の導電性層ＯＰＭのうち数個の導電性層ＯＰＭには、大電流が流れるものがある。それ故、エレクトロマイグレーションによって、導電性膜ＰＦ１の変形が発生する場合がある。そして、変形した導電性膜ＰＦ１が、隣接する導電性層ＯＰＭへ近づき、リークパスとして機能するという現象が起こり得る。

各導電性層ＯＰＭの間のスペースが広ければ、上述のような問題は発生し難い。しかし、近年の微細化の促進に伴って、各パッド電極ＰＡＤの間のスペースを縮小することが求められ、各導電性層ＯＰＭの間のスペースを縮小することが求められている。例えば、従来では、各導電性層ＯＰＭの間のスペースが２０μｍ以上であったが、近年では、各導電性層ＯＰＭの間のスペースが、１０μｍ以下であり、５μｍ以下になる場合もある。従って、上述のような問題が発生し易い状態になっている。

＜実施の形態１の主な特徴＞
実施の形態１では、導電性膜ＰＦ１に対して酸化処理が行われており、導電性膜ＰＦ１の側面に、酸化物層ＯＸ１が形成されている。導電性膜ＰＦ１は、酸化物層ＯＸ１、導電性膜ＰＦ２およびバリアメタル膜ＢＭ３によって囲まれ、露出されていない。酸化物層ＯＸ１は、ＣｕＯまたはＣｕＯ_２のような酸化銅であり、導電性膜ＰＦ１（銅）よりも高抵抗な膜である。導電性膜ＰＦ１の側面が酸化物層ＯＸ１によって覆われていることで、エレクトロマイグレーションによる導電性膜ＰＦ１の変形が、抑制され易くなっている。

また、絶縁膜ＩＦ１上に残渣１０が残されている場合、および、絶縁膜ＩＦ１上で銅の再付着が発生した場合でも、酸化処理によって、導電性膜ＰＦ１の側面だけでなく、残渣１０および再付着物も酸化される。すなわち、残渣１０および再付着物も高抵抗な膜となる。従って、各導電性層ＯＰＭ間の絶縁性の低下を抑制でき、リーク電流の発生を抑制できるので、半導体装置１００の信頼性を向上させることができる。

なお、検討例の半導体装置を大気中に放置すると、導電性膜ＰＦ１が大気中の酸素と反応して酸化され、導電性膜ＰＦ１の側面に自然酸化膜が形成される場合がある。自然酸化膜の厚さは例えば１０ｎｍ以下であるが、そのような薄い自然酸化膜では、エレクトロマイグレーションによる導電性膜ＰＦ１の変形を抑制することは難しく、リーク電流の発生を抑制することも難しいということが、本願発明者の検討によって明らかになっている。更に、絶縁膜ＩＦ１上の残渣１０および再付着物を十分に酸化することもできない。

実施の形態１では、導電性膜ＰＦ１の側面に対して積極的に酸化処理を行うことで、酸化物層ＯＸ１の幅が、２００ｎｍ以上となり、上述の各問題を解消できるような幅になっている。

（実施の形態２）
以下に図１２を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。

実施の形態２では、酸化物層ＯＸ１は、絶縁膜ＩＦ１に接している。すなわち、酸化物層ＯＸ１は、導電性膜ＰＦ１の側面だけでなく、バリアメタル膜ＢＭ３の側面も覆っている。このような酸化物層ＯＸ１の形成は、酸化処理の時間を調整し、酸化物層ＯＸ１の体積膨張を大きくすることで達成できる。

エレクトロマイグレーションによって、導電性膜ＰＦ１の変化が非常に大きかった場合、導電性膜ＰＦ１からの応力によって、酸化物層ＯＸ１が剥離する恐れがある。ここで、酸化物層ＯＸ１が絶縁膜ＩＦ１に接していることで、酸化物層ＯＸ１の密着性を高くすることができるので、酸化物層ＯＸ１の剥離を抑制し易くなる。従って、半導体装置１００の信頼性を更に向上させることができる。

（実施の形態３）
以下に図１３を用いて、実施の形態３における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。

実施の形態１では、導電性膜ＰＦ３の厚さは、導電性膜ＰＦ１および導電性膜ＰＦ２の各々の厚さよりも薄い。実施の形態３では、導電性膜ＰＦ３の厚さは、導電性膜ＰＦ１および導電性膜ＰＦ２の各々の厚さよりも厚く、例えば２μｍ以上且つ４μｍ以下である。

ワイヤボンディングＷＢを導電性層ＯＰＭに接続する際に、導電性層ＯＰＭには大きな圧力が加えられる。その圧力によって、導電性膜ＰＦ１が変形し、酸化物層ＯＸ１に覆われていた導電性膜ＰＦ１の側面が露出する恐れがある。また、導電性膜ＰＦ１が変形する際の衝撃によって、絶縁膜ＩＦ１中にクラックが発生する恐れがある。

従って、ワイヤボンディングＷＢの形成時の圧力を吸収するために、導電性層ＯＰＭのうち最も柔らかい材料からなる導電性膜ＰＦ３の厚さを厚くしている。すなわち、導電性層ＯＰＭのうち、ビッカース硬さが最も小さい導電性膜ＰＦ３の厚さを厚くしている。それにより、上述の問題を解消できる。

なお、導電性膜ＰＦ３が金を主成分とする材料からなる場合、導電性膜ＰＦ３のビッカース硬さは、７０ＨＶ以下である。導電性膜ＰＦ２がニッケルを主成分とする材料からなる場合、導電性膜ＰＦ２のビッカース硬さは、４００ＨＶ以上且つ５００ＨＶ以下である。導電性膜ＰＦ１が銅を主成分とする材料からなる場合、導電性膜ＰＦ１のビッカース硬さは、８０ＨＶ以上且つ２００ＨＶ以下である。

また、実施の形態２で開示した技術を、実施の形態３に適用することもできる。

（実施の形態４）
以下に図１４を用いて、実施の形態４における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。

実施の形態１では、導電性層ＯＰＭがＯＰＭ電極構造を成していたが、実施の形態４では、導電性層ＯＰＭが、Ｃｕピラー構造を成している。また、実施の形態４における半導体装置１００は、実装基板２０を備えた半導体モジュールである。

図１４に示されるように、実施の形態４における導電性層ＯＰＭは、バリアメタル膜ＢＭ３と、シード層ＳＤと、導電性膜ＰＦ１と、導電性膜ＰＦ２とを含む。実装基板２０は、配線２１を含む複数の配線を有する。導電性膜ＰＦ２および配線２１は、半田層ＳＬによって接合されている。

実施の形態４でも、実施の形態１と同様に、導電性膜ＰＦ１の側面に酸化物層ＯＸ１が形成されている。従って、実施の形態４でも、エレクトロマイグレーションによる導電性膜ＰＦ１の変形を抑制でき、各導電性層ＯＰＭ間のリーク電流の発生を抑制できるので、半導体装置１００の信頼性を向上させることができる。

また、実施の形態２で開示した技術を、実施の形態４に適用することもできる。

（変形例）
図１５は、実施の形態４の変形例の半導体装置１００を示している。図１５に示されるように、変形例の導電性層ＯＰＭは、開口部ＯＰ１内においてパッド電極ＰＡＤ上に形成され、絶縁膜ＩＦ１上には形成されていない。導電性層ＯＰＭは、このようなＣｕピラー構造であってもよい。

＜実施の形態４における半導体装置の製造方法＞
以下に図１６～図２１を用いて、実施の形態４における半導体装置１００の製造方法について説明する。以下では、図１４のＣｕピラー構造について説明する。

実施の形態４における製造工程は、導電性膜ＰＦ２を形成するまでは、実施の形態１と同様である。次に、図１６に示されるように、導電性膜ＰＦ２上に、半田層ＳＬａを形成する。次に、図１７に示されるように、半田層ＳＬａに対してリフロー処理を行う。

図１７の製造工程の前後で、図１８に示されるように、配線２１上に形成された半田層ＳＬｂを有する実装基板２０を用意しておく。なお、半田層ＳＬｂに対してもリフロー処理が行われている。上記リフロー処理は、半田層ＳＬａ、ＳＬｂの表面が酸化されないように、例えば窒素のような不活性ガス雰囲気中で行われる。

次に、図１９に示されるように、半田層ＳＬａと半田層ＳＬｂとを接合する。図１９では、接合された半田層ＳＬａおよび半田層ＳＬｂが、半田層ＳＬとして示されている。

次に、図２０に示されるように、導電性膜ＰＦ１に対して酸化処理を行うことで、導電性膜ＰＦ１の側面に、導電性膜ＰＦ１に含まれる材料が酸化された酸化物層ＯＸ１を形成する。実施の形態１と同様に、酸化物層ＯＸ１は、例えばＣｕＯまたはＣｕＯ_２のような酸化銅であり、酸化物層ＯＸ１の幅は、２００ｎｍ以上であり、例えば２００ｎｍ以上且つ４００ｎｍである。

実施の形態４における酸化処理は、半田層ＳＬが溶融しないように、低温で行われる。すなわち、実施の形態４における酸化処理は、酸素雰囲気中で行われ、且つ、１００℃以上且つ２００℃以下の条件下で行われる熱処理である。また、上記酸化処理は、１００℃以上且つ２００℃以下の条件下で行われる酸素プラズマ処理であってもよい。

次に、図２１に示されるように、実装基板２０と絶縁膜ＩＦ１との間に封止樹脂３０を注入し、導電性層ＯＰＭ、半田層ＳＬおよび配線２１を封止樹脂３０によって覆う。このようにして、実施の形態４における半導体装置１００が製造される。

以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

１００ 半導体装置
１０ 残渣
２０ 実装基板
２１ 配線
３０ 封止樹脂
１Ｑ、２Ｑ ＭＩＳＦＥＴ
ＡＬ 導電性膜
ＢＭ１、ＢＭ２、ＢＭ３ バリアメタル膜
Ｃ１～Ｃ４ 回路領域
ＩＦ１ 絶縁膜
ＩＬ０～ＩＬ５ 層間絶縁膜
Ｍ１～Ｍ５ 第１配線～第５配線
ＯＰ１ 開口部
ＯＰＭ 導電性層
ＯＸ１ 酸化物層
ＰＦ１～ＰＦ３ 導電性膜
ＰＡＤ パッド電極
ＰＧ プラグ
ＲＰ１ レジストパターン
ＳＤ シード層
ＳＬ、ＳＬａ、ＳＬｂ 半田層
ＳＴＩ 素子分離領域
ＳＵＢ 半導体基板
Ｖ１～Ｖ４ ビア
ＷＢ ワイヤボンディング
ＷＬ ウェル領域

Claims (19)

1. 半導体基板上に形成された多層配線層と、
   前記多層配線層のうち最上層の配線層に形成されたパッド電極と、
   前記パッド電極を覆うように形成された絶縁膜と、
   前記パッド電極に到達するように、前記絶縁膜中に形成された開口部と、
   前記開口部内および前記絶縁膜上に形成されたバリアメタル膜と、
   前記開口部内を埋め込み、且つ、前記パッド電極上に位置するように、前記バリアメタル膜上および前記絶縁膜上に形成され、且つ、前記パッド電極に電気的に接続された第１導電性膜と、
   を備え、
   前記第１導電性膜の側面には、前記第１導電性膜に含まれる材料が酸化された酸化物層が形成され、
   前記酸化物層は、前記バリアメタル膜の側面を覆い、且つ、前記絶縁膜に接しており、
   前記酸化物層の幅は、２００ｎｍ以上である、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１導電性膜に含まれる前記材料は、銅であり、
   前記酸化物層は、酸化銅である、半導体装置。
3. 請求項２に記載の半導体装置において、
   前記バリアメタル膜は、チタン膜、タンタル膜またはクロム膜からなる、半導体装置。
4. 請求項１に記載の半導体装置において、
   前記第１導電性膜上に形成された第２導電性膜と、
   前記第２導電性膜上に形成された第３導電性膜と、
   前記第３導電性膜に接続されたワイヤボンディングと、
   を更に備える、半導体装置。
5. 請求項４に記載の半導体装置において、
   前記第３導電性膜のビッカース硬さは、前記第１導電性膜および前記第２導電性膜の各々のビッカース硬さよりも小さく、
   前記第３導電性膜の厚さは、前記第１導電性膜および前記第２導電性膜の各々の厚さよりも厚い、半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第１導電性膜に含まれる前記材料は、銅であり、
   前記第２導電性膜に含まれる材料は、ニッケルであり、
   前記第３導電性膜に含まれる材料は、金であり、
   前記酸化物層は、酸化銅である、半導体装置。
7. 請求項１に記載の半導体装置において、
   前記第１導電性膜上に形成された第２導電性膜と、
   第１配線を有する実装基板と、
   を更に備え、
   前記第２導電性膜および前記第１配線は、半田層によって接合されている、半導体装置。
8. 請求項４に記載の半導体装置において、
   前記酸化物層の側面は、前記第２導電性膜および前記第３導電性膜のそれぞれの側面よりも後退している、半導体装置。
9. （ａ）半導体基板上に多層配線層を形成する工程、
   （ｂ）前記（ａ）工程の後、前記多層配線層のうち最上層の配線層に形成されたパッド電極を覆うように、絶縁膜を形成する工程、
   （ｃ）前記（ｂ）工程の後、前記パッド電極に到達するように、前記絶縁膜中に開口部を形成する工程、
   （ｄ）前記（ｃ）工程の後、前記絶縁膜上および前記開口部内に、バリアメタル膜を形成する工程、
   （ｅ）前記（ｄ）工程の後、前記開口部内の前記パッド電極上および前記絶縁膜上に、メッキ法によって第１導電性膜を形成する工程、
   （ｆ）前記（ｅ）工程の後、前記第１導電性膜に対して酸化処理を行うことで、前記第１導電性膜の側面に、前記第１導電性膜に含まれる材料が酸化された酸化物層を形成する工程、
   を備え、
   前記酸化物層は、前記バリアメタル膜の側面を覆い、且つ、前記絶縁膜に接しており、
   前記酸化物層の幅は、２００ｎｍ以上である、半導体装置の製造方法。
10. 請求項９に記載の半導体装置の製造方法において、
    前記第１導電性膜に含まれる前記材料は、銅であり、
    前記酸化物層は、酸化銅である、半導体装置の製造方法。
11. 請求項１０に記載の半導体装置の製造方法において、
    前記酸化処理は、酸素雰囲気中で行われ、且つ、１００℃以上且つ４５０℃以下の条件下で行われる熱処理であるか、１００℃以上且つ２５０℃以下の条件下で行われる酸素プラズマ処理である、半導体装置の製造方法。
12. 請求項１０記載の半導体装置の製造方法において、
    前記バリアメタル膜は、チタン膜、タンタル膜またはクロム膜からなる、半導体装置の製造方法。
13. 請求項９に記載の半導体装置の製造方法において、
    （ｇ）前記（ｅ）工程後であって前記（ｆ）工程前に、前記第１導電性膜上に、メッキ法によって第２導電性膜を形成する工程、
    （ｈ）前記（ｇ）工程後であって前記（ｆ）工程前に、前記第２導電性膜上に、メッキ法によって第３導電性膜を形成する工程、
    を更に備える、半導体装置の製造方法。
14. 請求項１３に記載の半導体装置の製造方法において、
    前記第３導電性膜のビッカース硬さは、前記第１導電性膜および前記第２導電性膜の各々のビッカース硬さよりも小さく、
    前記第３導電性膜の厚さは、前記第１導電性膜および前記第２導電性膜の各々の厚さよりも厚い、半導体装置の製造方法。
15. 請求項１４に記載の半導体装置の製造方法において、
    前記第１導電性膜に含まれる前記材料は、銅であり、
    前記第２導電性膜に含まれる材料は、ニッケルであり、
    前記第３導電性膜に含まれる材料は、金であり、
    前記酸化物層は、酸化銅である、半導体装置の製造方法。
16. 請求項１４に記載の半導体装置の製造方法において、
    （ｉ）前記（ｆ）工程後に、前記第３導電性膜にワイヤボンディングを接続する工程、
    を更に備える、半導体装置の製造方法。
17. 請求項９に記載の半導体装置の製造方法において、
    （ｊ）前記（ｅ）工程後であって前記（ｆ）工程前に、前記第１導電性膜上に、メッキ法によって第２導電性膜を形成する工程、
    （ｋ）前記（ｊ）工程後であって前記（ｆ）工程前に、前記第２導電性膜上に第１半田層を形成する工程、
    （ｌ）第１配線と、前記第１配線上に形成された第２半田層とを有する実装基板を用意する工程、
    （ｍ）前記（ｋ）工程および前記（ｌ）工程後であって前記（ｆ）工程前に、前記第１半田層と前記第２半田層とを接合する工程、
    を更に備える、半導体装置の製造方法。
18. 請求項１７に記載の半導体装置の製造方法において、
    前記第１導電性膜に含まれる前記材料は、銅であり、
    前記酸化物層は、酸化銅であり、
    前記酸化処理は、酸素雰囲気中で行われ、且つ、１００℃以上且つ２００℃以下の条件下で行われる熱処理であるか、１００℃以上且つ２００℃以下の条件下で行われる酸素プラズマ処理である、半導体装置の製造方法。
19. 請求項１３に記載の半導体装置の製造方法において、
    前記酸化物層の側面は、前記第２導電性膜および前記第３導電性膜のそれぞれの側面よりも後退している、半導体装置の製造方法。