JP2006201315A - 液晶表示装置 - Google Patents

Abstract

【課題】信号線を切り替えるためのスイッチング素子と、制御線の数を減らし、アレイ基板上のスイッチング素子と制御線の占める面積を減らすことができる液晶表示装置を提供する。
【解決手段】１本の信号線２４の両側に左側ＴＦＴ２６と右側ＴＦＴ２８を設け、左側ＴＦＴ２６にゲート信号を供給する第１走査線３０を設け、また、右側ＴＦＴ２８にゲート信号を供給する第２走査線３２を設け、２本の信号線２４に対し、４画素分の画像信号を供給する画像出力回路４２を設け、この２本の信号線２４に供給する画像信号を切り替える第１スイッチング素子４４と第２スイッチング素子４６を設け、第１制御線３８と第２制御線４０からの制御信号によって前記第１スイッチング素子４４と第２スイッチング素子４６を切り替えるものである。
【選択図】 図２

Description

本発明は、液晶表示装置に関するものである。

従来より、液晶表示装置において、信号線駆動回路における画像出力回路からの１出力の画像信号を４本の信号線にそれぞれ送るために、アレイ基板上の外周部にスイッチ部が設けられ、このスイッチ部の切り替えにより画像出力回路から信号線へ画像信号が送られる（例えば、特許文献１参照）。そして、上記のような信号線を切り替えるスイッチ部の制御のために、４本の制御線がアレイ基板の外周部に配線されている。
特開２００３−１１４６５６号公報

しかしながら、アレイ基板の狭額縁化が進むと、アレイ基板の外周部にスイッチ部と４本の制御線を配置することが困難になるという問題点がある。

そこで、本発明は上記問題点に鑑み、信号線を切り替えるためのスイッチング素子と、及び制御線の数を減らし、アレイ基板上の上記スイッチング素子と制御線の占める面積を減らすことができる液晶表示装置を提供する。

本発明は、平行に配置された（ｍ×２）本の信号線と、前記信号線の１本ずつに対して信号線を挟む形で配置され、かつ当該信号線に接続された第１、第２のスイッチング素子１対が当該信号線に沿ってｎ組配置されたスイッチング素子群と、このスイッチング素子群のスイッチング素子にそれぞれ接続された画素電極と、前記信号線に対して直交する形で配置され、かつ前記信号線に対して直交する方向に一列に並んだ（ｍ×２）個の第１のスイッチング素子の各々に接続された第１の走査線ｎ本と、前記信号線に対して直交する形で配置され、かつ前記信号線に対して直交する方向に一列に並んだ（ｍ×２）個の第２のスイッチング素子の各々に接続された第２の走査線ｎ本と、１水平期間内に４画素分の画像信号を前記信号線の半数に供給する信号線駆動回路と、前記信号線の隣接する２本ずつの組のいずれか一方に前記信号線駆動回路から画像信号が供給されるように切換を行う、前記信号線の組のそれぞれに接続された第３、第４のスイッチング素子と、前記第３、第４のスイッチング素子のオンオフを前記第３、第４のスイッチング素子にそれぞれ接続された第１、第２の制御線を介して制御する制御回路と、前記第１の走査線にゲート信号を供給して前記第１のスイッチング素子をオン状態にし、前記第３または第４のスイッチング素子を介して前記信号線駆動回路から供給される画像信号を前記第１のスイッチング素子に接続された前記画素電極に書き込み、前記第２の走査線にゲート信号を供給して前記第２のスイッチング素子をオン状態にし、前記第３または第４のスイッチング素子を介して前記信号線駆動回路から供給される画像信号を前記第２のスイッチング素子に接続された前記画素電極に書き込む走査線駆動回路と、を具備したことを特徴とする液晶表示装置である。

本発明の液晶表示装置であると、信号線切り替えのためのスイッチング素子の数を、信号線の半分とすることができ、よって上記スイッチング素子の制御のための制御線も半減できる。

本発明の一実施形態の液晶表示装置１０について図１〜図３に基づいて説明する。

（１）液晶表示装置１０の構成
液晶表示装置１０の液晶パネル１２は、アレイ基板１４と、不図示の対向基板と、これら基板の間に配向膜を介して挟持されるツイステッド・ネマチック液晶からなる液晶層とを有している。

図１に示すように液晶パネル１２には、信号線駆動回路１６とゲート線駆動回路１８と切替制御回路２０と、これら信号線駆動回路１６とゲート線駆動回路１８と切替制御回路２０をコントロールする主制御回路２２とを有している。

（２）アレイ基板１４の構成
次に、アレイ基板１４の構成について図２に基づいて説明する。

アレイ基板１４の上には、（ｍ×２）本（例えば、ｍ×２＝１０２８×３本；ＲＧＢで各１０２８本である）の信号線２４−１、２４−２、・・・、２４−ｍ、・・・、２４−（ｍ×２）（以下、総称して信号線２４ともいう）が平行に図中、上下方向に配線されている。各信号線２４を挟んで図中、左右一対の薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）及びこれに接続される画素電極から構成されている。以下、この信号線２４を挟んで左側に設けられているＴＦＴを左側ＴＦＴ２６といい、右側に配されているＴＦＴを右側ＴＦＴ２８という。

そして、この左右一対のＴＦＴ２６、２８が１本の信号線２４に対し上下方向にｎ組（例えば、７２４組）配されている。なお、この明細書における左右及び上下は、図２における方向を示すものとする。

この各信号線２４−１、２４−２、・・・、２４−ｍ、・・・、２４−（ｍ×２）と直交するようにｎ本の第１走査線３０が左右方向に配線され、この第１走査線３０と並んで平行に第２走査線３２が左右方向に配線されている。この第１走査線３０と第２走査線３２とは、左側ＴＦＴ２６とその下段にある左側ＴＦＴ２６の間に配線され、アレイ基板１４全体としては、第１走査線３０がｎ本配線され、第２走査線３２もｎ本配線されている。

左側ＴＦＴ２６のゲート電極が第１走査線３０に接続され、ソース電極が信号線２４に接続され、ドレイン電極が左側画素電極３４に接続されている。ｎ本の第１走査線３０とｎ本の第２走査線３２とは、ゲート線駆動回路１８に接続されている。

右側ＴＦＴ２８のゲート電極が第２走査線３２に接続され、ソース電極が信号線２４に接続され、ドレイン電極が右側画素電極３６に接続されている。

前記した信号線駆動回路１６の中に含まれるｍ個の画像信号出力回路４２−１、・・・４２−ｍがアレイ基板１４の外方に取り付けられたＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）上に設けられている。各画像出力回路４２は、４画素分の画像信号を一水平期間内に出力する。

アレイ基板１２における画像表示領域外の上部には、ＴＦＴよりなる第１スイッチング素子４４と第２スイッチング素子４６とがｍ組設けられている。隣接する２本の信号線、例えば２４−１、２４−２の中で、左側の１本の信号線２４−１の上端部に第１スイッチング素子４４のソース電極が接続され、右側の１本の信号線２４−２の上端部に第２スイッチング素子４６のソース電極が接続されている。これら第１スイッチング素子４４と第２スイッチング素子４６とがｍ個それぞれ設けられている。アレイ基板１４における画像表示領域外の上部には、第１制御線３８と第２制御線４０が左右方向に配線されている。第１制御線３８と第２制御線４０は切替制御回路２０に接続されている。第１スイッチング素子４４のゲート電極には第１制御線３８が接続され、ドレイン電極には画像信号出力回路４２−１に接続されている。第２スイッチング素子４６のゲート電極には第２制御線４０が接続され、ドレイン電極には同じ画像信号出力回路４２−１に接続されている。他の画像信号出力回路４２−２、・・・４２−ｍにも同様に２本の信号線２４−３、２４−４、・・・２４−（ｍ×２−１）、２４−（ｍ×２）がそれぞれ接続されている。

そして、第１スイッチング素子４４は、画像出力回路４２から送られた画像信号を、第１制御線３８から出力された第１制御信号によって信号線２４に出力するものであり、第２スイッチング素子４６は画像出力回路４２から出力された画像信号を第２制御線４０から出力された第２制御信号によって出力する。このタイミングについては後から詳しく説明する。

（３）液晶表示装置１０の駆動状態
次に、図２及び図３を用いて、液晶表示装置１０の駆動状態について説明する。

図３に示すように、１個の画像出力回路４２（図３では画像出力回路４２−１を例として示す）からは、一水平期間（１Ｈ）内に４画素分の画像信号Ｇが出力される。

一段目の第１走査線３０からは、一水平期間内に１／２の水平期間（Ｈ／２）の時間幅を持つゲート信号Ｙ１が出力される。また、第２走査線３２からは、一水平期間内において１／２の水平期間分のゲート信号Ｙ２であって、かつ、第１走査線３０におけるゲート信号Ｙ１とは１／２の水平期間だけずれた信号が出力される。以下、各段の第１走査線３０及び第２走査線３２からはそれぞれ１／２の水平期間だけずれたゲート信号が出力されていく。

第１制御線３８は、１／４の水平期間毎に第１制御信号ＡＳＷ１を出力し、第２制御線４０からは、１／４の水平期間（Ｈ／４）毎に第２制御信号ＡＳＷ２を出力し、かつ、この第２制御信号ＡＳＷ２は、第１制御信号ＡＳＷ１とは１／４の水平期間だけずれた状態の信号が出力される。

上記のような信号が出力されることにより、各画素電極に対し次のように画像信号が書き込まれる。

隣接する２本の信号線、例えば２４−１、２４−２に着目し、一方の信号線２４−１の左側ＴＦＴ２６における左側画素電極３４に一画素分の画像信号Ｇ−１ａが１／４の水平期間内に書き込まれる。

次の１／４の水平期間において、他方の信号線２４−２の左側ＴＦＴ２６の画素電極３４に一画素分の画像信号Ｇ−１ｂが書き込まれる。

次の１／４の水平期間において、一方の信号線２４−１の右側ＴＦＴ２８に接続された右側画素電極３６に一画素分の画像信号Ｇ−１ｃが書き込まれる。

最後の１／４の水平期間内において他方の信号線２４−２の右側ＴＦＴ２８の右側画素電極３６に一画素分の画像信号Ｇ−１ｄが書き込まれる。

上記の状態が２本の信号線２４毎に一水平期間において行われ、画面全体として一水平期間内に１つの水平ラインにおける画素電極全てに画像信号Ｇが書き込まれることとなる。

そして、次の段の水平ラインに書き込みが移り、最終的に１フレームの画像が表示される。

（４）本実施形態の効果
上記のように、一水平期間内において、１／４の水平期間毎に４画素分の画像信号を書き込むことができる。

アレイ基板１２の外周部において、２本の制御線３８、４０と、ｍ個のスイッチング素子４４、４６を設けるだけであるため、その配線領域を小さくすることができ、狭額縁化を図ることができる。

信号線２４について着目すると、１本の信号線で左右一対のＴＦＴ２６、２８に接続されることとなり、従来のように１つのＴＦＴに１本の信号線を接続することがないため、信号線２４の数を従来の信号線よりも少なくすることができる。

画像出力回路４２も、２個のＴＦＴ２６、２８に画像信号を送る状態となるため、画像出力回路４２の数も従来よりも半分に減少させることができる。

本発明の一実施形態を示す液晶表示装置の説明図である。 液晶表示装置における等価回路を示す回路図である。 液晶表示装置における駆動波形のタイミングチャートである。

符号の説明

１０ 液晶表示装置
１２ 液晶パネル
１４ アレイ基板
１６ 信号線駆動回路
１８ ゲート線駆動回路
２０ 切替制御回路
２２ 主制御回路
２４ 信号線
２６ 左側ＴＦＴ
２８ 右側ＴＦＴ
３０ 第１走査線
３２ 第２走査線
３４ 左側画素電極
３６ 右側画素電極
３８ 第１制御線
４０ 第２制御線
４２ 画像出力回路
４４ 第１スイッチング素子
４６ 第２スイッチング素子

Claims (3)

1. 平行に配置された（ｍ×２）本の信号線と、
   前記信号線の１本ずつに対して信号線を挟む形で配置され、かつ当該信号線に接続された第１、第２のスイッチング素子１対が当該信号線に沿ってｎ組配置されたスイッチング素子群と、
   このスイッチング素子群のスイッチング素子にそれぞれ接続された画素電極と、
   前記信号線に対して直交する形で配置され、かつ前記信号線に対して直交する方向に一列に並んだ（ｍ×２）個の第１のスイッチング素子の各々に接続された第１の走査線ｎ本と、
   前記信号線に対して直交する形で配置され、かつ前記信号線に対して直交する方向に一列に並んだ（ｍ×２）個の第２のスイッチング素子の各々に接続された第２の走査線ｎ本と、
   １水平期間内に４画素分の画像信号を前記信号線の半数に供給する信号線駆動回路と、
   前記信号線の隣接する２本ずつの組のいずれか一方に前記信号線駆動回路から画像信号が供給されるように切換を行う、前記信号線の組のそれぞれに接続された第３、第４のスイッチング素子と、
   前記第３、第４のスイッチング素子のオンオフを前記第３、第４のスイッチング素子にそれぞれ接続された第１、第２の制御線を介して制御する制御回路と、
   前記第１の走査線にゲート信号を供給して前記第１のスイッチング素子をオン状態にし、前記第３または第４のスイッチング素子を介して前記信号線駆動回路から供給される画像信号を前記第１のスイッチング素子に接続された前記画素電極に書き込み、前記第２の走査線にゲート信号を供給して前記第２のスイッチング素子をオン状態にし、前記第３または第４のスイッチング素子を介して前記信号線駆動回路から供給される画像信号を前記第２のスイッチング素子に接続された前記画素電極に書き込む走査線駆動回路と、
   を具備した
   ことを特徴とする液晶表示装置。
2. 前記制御回路は前記第１の制御線に第１の制御信号を供給することで水平期間の１／４の期間毎に前記第３のスイッチング素子をオン状態にし、前記第２の制御線に第２の制御信号を供給することで前記第３のスイッチング素子のオン状態から１／４水平期間ずらして且つ水平期間の１／４の期間毎に前記第４のスイッチング素子をオン状態にし、
   前記走査線駆動回路は前記第１の走査線にゲート信号を供給することで水平期間の１／２間に前記第１のスイッチング素子をオン状態にし、前記第２の走査線にゲート信号を供給することで前記第１のスイッチング素子のオン状態から１／２水平期間ずらして且つ水平期間の１／２の期間に前記第２のスイッチング素子をオン状態にするよう構成した
   ことを特徴とする請求項１記載の液晶表示装置。
3. 前記隣接した２本の信号線に接続された前記第１、第２の一対のスイッチング素子２組にそれぞれ接続された画素電極を第１、第２、第３、第４の画素電極とした場合、
   最初の１／４の水平期間内で前記第１のスイッチング素子を介して前記第１の画素電極に対し１画素分の画像信号を書き込み、
   次の１／４の水平期間内で前記第１のスイッチング素子を介して前記第３の画素電極に対し１画素分の画像信号を書き込み、
   次の１／４の水平期間内で前記第２のスイッチング素子を介して前記第２の画素電極に対し１画素分の画像信号を書き込み、
   最後の１／４の水平期間内で前記第２のスイッチング素子を介して前記第４の画素電極に対し１画素分の画像信号を書き込むよう構成した
   ことを特徴する請求項２記載の液晶表示装置。
   

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