JP2006201856A - 半導体集積回路 - Google Patents

Abstract

【課題】 リアルタイムクロックモジュールにおけるレジスタの誤更新を排除する。
【解決手段】 第１クロック信号に基づいてカウント動作可能なリアルタイムクロックモジュール（１６）と、上記第１クロック信号より周波数が高い第２クロック信号に基づいて動作され、上記リアルタイムクロックモジュールに対してライトアクセス可能なＣＰＵとを含んで半導体集積回路が構成されるとき、上記リアルタイムクロックモジュールは、上記ＣＰＵによってライトアクセス信号がネゲートされた際の論理状態が、上記ＣＰＵによってライトアクセス信号がアサートされた際の第１クロック信号の論理状態に等しい第３クロック信号を形成可能なクロック制御回路（１００）を設け、上記ＣＰＵからのライトアクセスが発生した場合の論理の正常化を図ることにより、不所望なハザードの発生を阻止し、リアルタイムクロックモジュールにおけるレジスタの誤更新を排除する。
【選択図】 図１

Description

本発明は、半導体集積回路に関し、例えばシステムＬＳＩに適用して有効な技術に関する。

コンピュータ等の情報処理装置およびその他の電子機器において使用されるリアルタイムクロック（ＲＴＣ）信号を供給可能なモジュールとして、リアルタイムクロックモジュールが知られている（例えば特許文献１参照）。システムＬＳＩに内蔵されるリアルタイムクロックモジュールは、秒カウントのための秒カウンタ、分カウントのための分カウンタ、時カウントのための時カウンタ、曜日カウントのための曜日カウンタ、日カウントのための日カウンタ、月カウントのための月カウンタ、及び年カウントのための年カウンタなど、各種カウンタを備える。

上記秒カウンタは、６４Ｈｚのカウンタで１Ｈｚ毎に発生するキャリによってカウントアップするレジスタとされる。このレジスタは、ＣＰＵ（中央処理装置）によって書き込み可能とされ、キャリによるレジスタ更新とＣＰＵによるレジスタ書き込みとは異なる周波数のクロック信号で制御する論理構成となっている。

上記ＣＰＵによるレジスタ書き込みには、システムの消費電力を抑えるため、ＣＰＵの非動作時にクロック発振を停止させたり、スタンバイモード時にクロック発振を停止させたりするためのシステムクロック信号が使用される。それに対して秒カウンタのカウントアップに使用されるクロック信号には、スタンバイモード時にも停止されないＲＴＣ生成用クロック信号が用いられる。

特開平７−２４８８４４号公報（図１）

上記のようにリアルタイムクロックモジュールに内蔵される秒カウンタは、キャリによるレジスタ更新とＣＰＵによるレジスタ更新とは異なる周波数のクロック信号で制御する必要があるため、キャリによるレジスタ更新の際のＲＴＣ生成用クロック信号と、ＣＰＵによるレジスタ書き込みの際のシステムクロック信号とを切り換える必要がある。このクロック信号の切り換えはセレクタで行われる。しかしながら、本願発明者がそれについて検討したところ、両クロック信号の位相差によっては、更新されるレジスタに供給されるクロック信号にハザードが発生することがあり、かかる場合には、ＣＰＵによるレジスタ書き込みが正常に行われないなど、レジスタの誤更新を生ずることが見いだされた。

本発明の目的は、リアルタイムクロックモジュールにおけるレジスタの誤更新を排除するための技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、第１クロック信号に基づいてカウント動作可能なリアルタイムクロックモジュールと、上記第１クロック信号より周波数が高い第２クロック信号に基づいて動作され、上記リアルタイムクロックモジュールに対してライトアクセス可能な中央処理装置とを含んで半導体集積回路が構成されるとき、上記リアルタイムクロックモジュールは、上記中央処理装置からのライトアクセスによってライトデータの書き込みが可能とされる第１レジスタと、カウントアップ信号に基づいて上記第１レジスタの保持値をカウントアップするとともに、上記中央処理装置からのライトアクセスに応じてライトデータを上記第１レジスタへ伝達可能な第１論理回路と、上記中央処理装置によってライトアクセス信号がネゲートされた際の論理状態が、上記中央処理装置によって上記ライトアクセス信号がアサートされた際の上記第１クロック信号の論理状態に等しい第３クロック信号を形成可能なクロック制御回路と、上記中央処理装置によってライトアクセス信号がアサートされた場合には、上記第３クロック信号を上記第１レジスタに供給することによって上記第１レジスタを上記第３クロック信号に同期動作させ、上記中央処理装置によって上記ライトアクセス信号がネゲートされた場合には、上記第１クロック信号を上記第１レジスタに供給することによって上記第１レジスタを上記第１クロック信号に同期動作させるための第１セレクタとを含んで構成する。

上記の手段によれば、クロック制御回路は、上記中央処理装置によってライトアクセス信号がネゲートされた際の論理状態が、上記中央処理装置によって上記ライトアクセス信号がアサートされた際の上記第１クロック信号の論理状態に等しい第３クロック信号を形成し、第１セレクタは、上記中央処理装置によってライトアクセス信号がアサートされた場合には、上記第３クロック信号を上記第１レジスタに供給することによって上記第１レジスタを上記第３クロック信号に同期動作させ、上記中央処理装置によって上記ライトアクセス信号がネゲートされた場合には、上記第１クロック信号を上記第１レジスタに供給することによって上記第１レジスタを上記第１クロック信号に同期動作させる。第１セレクタによって第１クロック信号が選択された場合、第１レジスタのクロック端子の論理変化は、それまでの論理値から、第１クロック信号の現在の論理値に遷移する立ち上がりとなり、それは上記中央処理装置からのライトアクセスが無い場合の論理変化と同じであり、不所望なハザードの発生が排除される。そのことが、リアルタイムクロックモジュールにおけるレジスタの誤更新を排除する。

このとき、上記クロック制御回路は、上記第２クロック信号に同期して上記ライトデータを取り込むための第２レジスタと、上記第１クロック信号を上記第１クロック信号に同期して取り込むための第３レジスタと、上記上記第１クロック信号に同期動作される第４レジスタと、上記第２レジスタの出力信号に応じて上記第４レジスタの出力信号と上記第３レジスタの出力信号とを選択的に上記第４レジスタに供給するための第２セレクタと、上記中央処理装置からのライトアクセス信号と上記第２レジスタの出力信号に基づいて上記第４レジスタの出力信号を選択可能な第２論理回路と、上記第２クロック信号に同期して上記第２論理回路の出力信号を取り込むための第５レジスタとを含んで構成することができる。

また、上記第２論理回路は、上記中央処理装置からのライトアクセス信号が論理値“０”の場合、上記第２レジスタの出力論理値にかかわらず、論理値“０”を出力し、上記中央処理装置からのライトアクセス信号が論理値“１”で、上記第２レジスタの出力信号が論理値“０”の場合、論理値“１”を出力し、上記中央処理装置からのライトアクセス信号が論理値“１”で、上記第２レジスタの出力信号が論理値“１”の場合、上記第２レジスタの出力信号をそのまま出力するように構成することができる。

さらに、消費電力の低減を図るには、上記中央処理装置によるアクセスが無い場合、上記第２レジスタ、上記第３レジスタ、上記第４レジスタ、上記第５レジスタへの上記第２クロック信号の供給を停止するための第３論理回路を設けると良い。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、リアルタイムクロックモジュールにおけるレジスタの誤更新を排除することができる。

図４には、本発明にかかる半導体集積回路の一例であるシステムＬＳＩが示される。図４に示されるシステムＬＳＩ２０は、特に制限されないが、ＣＰＵ（中央処理装置）１０、ＲＡＭ（ランダムアクセスメモリ）１１、ＣＰＧ（クロックパルスジェネレータ）１２、ＢＳＣ（バスステートコントローラ）１３、第１周辺モジュール（ＰＵ１）１４、第２周辺モジュール（ＰＵ２）１５、ＲＴＣＭ（リアルタイムクロックモジュール）１６を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。ＣＰＧ１２は、各モジュールの動作用基準クロックとされるシステムクロック信号ＳＹＳ−ＣＬＫを発生させる。このシステムクロック信号ＳＹＳ−ＣＬＫは、ＣＰＵ１０、ＲＡＭ１１、ＢＳＣ１３、第１周辺モジュール１４、第２周辺モジュール１５、及びＲＴＣＭ１６に供給される。ＣＰＵ１０は、データバスＤ−ＢＵＳ１及びアドレスバスＡ−ＢＵＳ１に結合され、所定のプログラムに従って各種演算処理及び各部の動作制御を可能とする。ＲＡＭ１１は、データバスＤ−ＢＵＳ１及びアドレスバスＡ−ＢＵＳ１に結合され、上記ＣＰＵ１０での演算処理における作業領域などに利用される。ＢＳＣ１３は、データバスＤ−ＢＵＳ１、アドレスバスＡ−ＢＵＳ１と、データバスＤ−ＢＵＳ２、アドレスバスＡ−ＢＵＳ２と、データバスＤ−ＢＵＳ３、アドレスバスＡ−ＢＵＳ３との間に発生するデータ転送の制御を行う。データバスＤ−ＢＵＳ２、アドレスバスＡ−ＢＵＳ２には、外部に配置された外部メモリ（ＭＥＭ）１７が結合される。データバスＤ−ＢＵＳ３、アドレスバスＡ−ＢＵＳ３には、第１周辺回路１４、第２周辺回路１５、及びＲＴＣＭ１６が結合される。第１周辺回路１４及び第２周辺回路１５は、特に制限されないが、入力アナログ信号をディジタル信号に変換するためのＡＤコンバータや、外部との間でシリアル通信を可能とするインタフェースなどとされる。ＲＴＣＭ１６はリアルタイムクロック生成用クロック信号に基づいてリアルタイムクロック信号を生成する。上記複数のレジスタは、キャリによるレジスタ更新と、ＣＰＵ１０によるレジスタ更新が可能とされる。キャリによるレジスタ更新は、外部から入力されたリアルタイムクロック生成用クロック信号ＲＴＣ−ＣＬＫに基づいて行われ、ＣＰＵ１０によるレジスタ更新は、システムクロック信号ＳＹＳ−ＣＬＫに基づいて行われる。

図１には上記ＲＴＣＭ１６における主要部の構成が示される。

図１に示されるように上記ＲＴＣＭ１６は、論理回路２１，２８、レジスタ２２，２４，２５，２７，２９、セレクタ２３，２６、論理回路２８を含む。論理回路２１は、カウントアップ信号ＣＮＴ−ＵＰ、ライトデータＷＤ、ＣＰＵライトアクセス信号ＣＰＵ−Ｗを取り込んで所定の論理出力を得る。この論理出力は後段のレジスタ２２に伝達される。セレクタ２３は、ＣＰＵライトアクセス信号ＣＰＵ−Ｗが論理値“１”の場合にはレジスタ２９の出力信号を選択的にレジスタ２２に伝達し、ＣＰＵライトアクセス信号ＣＰＵ−Ｗが論理値“０”の場合にはリアルタイムクロック生成用クロック信号ＲＴＣ−ＣＬＫを上記レジスタ２２に伝達する。上記レジスタ２２は、上記セレクタ２３の出力信号に同期して上記論理回路２１の出力信号を取り込む。レジスタ２２の出力信号は、ＲＴＣＭ１６におけるカウンタを構成する別のレジスタにキャリとして伝達される。

図８には、上記論理回路２１の真理値表が示される。

上記論理回路２１は、ＣＰＵライトアクセス信号ＣＰＵ−Ｗが論理値“１”の場合には、カウントアップ信号ＣＮＴ−ＵＰの論理値にかかわらす、入力されたライトデータＷＤをレジスタ２２に出力する。また、上記論理回路２１は、ＣＰＵライトアクセス信号ＣＰＵ−Ｗが論理値“０”で、カウントアップ信号ＣＮＴ−ＵＰが論理値“１”の場合にはレジスタ２２の現在の出力値に対して＋１（カウントアップ）し、ＣＰＵライトアクセス信号ＣＰＵ−Ｗが論理値“０”で、カウントアップ信号ＣＮＴ−ＵＰが論理値“０”の場合にはレジスタ２２の現在の出力値を保持させる。ここで、上記カウントアップ信号ＣＮＴ−ＵＰは、リアルタイムクロック生成用クロック信号ＲＴＣ−ＣＬＫを分周することで得られた信号である。

レジスタ２４は、システムクロック信号ＳＹＳ−ＣＬＫに同期してライトデータＷＤを取り込む。このレジスタ２４の出力信号（Ｎ１）は論理回路２８に伝達される。レジスタ２５は、システムクロック信号ＳＹＳ−ＣＬＫに同期してリアルタイムクロック生成用クロック信号ＲＴＣ−ＣＬＫを保持する。レジスタ２５の出力信号（Ｎ２）はセレクタ２６に伝達される。セレクタ２６は、上記レジスタ２４の出力が論理値“１”の場合にレジスタ２７の出力信号（Ｎ３）を選択し、上記レジスタ２４の出力値が論理値“０”の場合にレジスタ２５の出力信号を選択する。

図２には、上記論理回路２８の真理値表が示される。

上記論理回路２８は、ＣＰＵライトアクセス信号ＣＰＵ−Ｗと上記レジスタ２４の出力信号とに基づいて所定の論理出力を得る。具体的には、図２に示されるように、ＣＰＵライトアクセス信号ＣＰＵ−Ｗが論理値“０”の場合には、レジスタ２４の出力信号にかかわらず、論理回路２８から論理値“０”が出力され、ＣＰＵライトアクセス信号ＣＰＵ−Ｗが論理値“１”で、レジスタ２４の出力信号が論理値“０”の場合には、論理回路２８から論理値“１”が出力され、ＣＰＵライトアクセス信号ＣＰＵ−Ｗが論理値“１”で、レジスタ２４の出力信号が論理値“１”の場合には、上記レジスタ２７の出力信号がそのまま論理回路２８から出力される。

ここで、上記レジスタ２４，２５，２７，２９、セレクタ２６、論理回路２８は、上記ＣＰＵ１０によってＣＰＵライトアクセス信号ＣＰＵ−Ｗがネゲートされた際の論理状態が、上記ＣＰＵ１０によって上記ＣＰＵライトアクセス信号がアサートされた際のリアルタイムクロック生成用クロック信号ＲＴＣ−ＣＬＫの論理状態に等しいクロック信号を形成するために設けられている。このような意味で上記レジスタ２４，２５，２７，２９、セレクタ２６、及び論理回路２８をクロック制御回路１００と総称する。また、上記論理回路２１が本発明における第１論理回路に対応し、上記論理回路２８が本発明における第２論理回路に対応する。レジスタ２２が本発明における第１レジスタに対応し、レジスタ２４が本発明における第２レジスタに対応し、レジスタ２５が本発明における第３レジスタに対応し、レジスタ２７が本発明における第４レジスタに対応し、レジスタ２９が本発明における第５レジスタに対応する。セレクタ２３が本発明における第１セレクタに対応し、セレクタ２６が本発明における第２セレクタに対応する。

次に、上記構成の動作について説明する。

図３には、図１における主要部の動作タイミングが示される。尚、図３（Ａ）は、ＣＰＵライトアクセス直前にリアルタイムクロック生成用クロック信号ＲＴＣ−ＣＬＫが立ち上がるケース、図３（Ｂ）は、ＣＰＵライトアクセス直後にリアルタイムクロック生成用クロック信号ＲＴＣ−ＣＬＫが立ち上がるケースである。

先ず、図３（Ａ）に示されるように、ＣＰＵライトアクセス直前にリアルタイムクロック生成用クロック信号ＲＴＣ−ＣＬＫが立ち上がるケースについて説明する。

この場合、セレクタ２３での切り換え動作においてハザードが発生する虞れがあるが、直後のＣＰＵライトアクセスにおいて、レジスタ２２の内容がライトデータＷＤによって書き換えられてしまうため、上記ハザードの発生によって不都合は生じない。

次に、図３（Ｂ）に示されるように、ＣＰＵライトアクセス直後にリアルタイムクロック生成用クロック信号ＲＴＣ−ＣＬＫが立ち上がるケースについて説明する。

ＣＰＵ１０からのライトアクセスが発生した場合、アクセス開始時のリアルタイムクロック生成用クロック信号ＲＴＣ−ＣＬＫの状態がレジスタ２７に保持され、それに基づいてレジスタ２９の出力信号（Ｎ４）の論理が決定される。つまり、ＣＰＵ１０によってＣＰＵライトアクセス信号ＣＰＵ−Ｗがネゲートされた際の論理状態が、ＣＰＵ１０によって上記ライトアクセス信号ＲＴＣ−Ｗがアサートされた際の上記リアルタイムクロック生成用クロック信号ＲＴＣ−ＣＬＫの論理状態に等しくなうようなクロック信号がレジスタ２９が出力される。例えば、図３（Ｂ）に示されるように、ＣＰＵ１０によって上記ライトアクセス信号ＲＴＣ−Ｗが論理値“１”にアサートされた際の上記リアルタイムクロック生成用クロック信号ＲＴＣ−ＣＬＫの論理状態がローレベルで論理値“０”であった場合、ＣＰＵライトアクセス信号ＣＰＵ−Ｗがネゲートされた際の上記レジスタ２９の出力信号（Ｎ４）は、論理値“０”とされる。従って、ＣＰＵライトアクセス信号ＣＰＵ−Ｗが論理値“０”にネゲートされ、セレクタ２３によってリアルタイムクロック生成用クロック信号ＲＴＣ−ＣＬＫが選択された場合、レジスタ２２のクロック端子の論理変化は、それまでの論理値“０”から、リアルタイムクロック生成用クロック信号ＲＴＣ−ＣＬＫの現在の論理値“１”に遷移する立ち上がりとなり、それはＣＰＵ１０からのライトアクセスが無い場合の論理変化と同じであり、その限りにおいて不所望なハザードは発生しない。

上記例によれば、以下の作用効果を得ることができる。

図７に示されるように、クロック制御回路１００が存在しない場合には、セレクタ３０によってシステムクロック信号ＳＹＳ−ＣＬＫと、リアルタイムクロック生成用クロック信号ＲＴＣ−ＣＬＫとが選択的にレジスタ２２に伝達されるようになっているため、両クロック信号の位相差によっては、更新されるレジスタ２２に供給されるクロック信号にハザードが発生することがあり、かかる場合には、ハザードによる不所望なパルスが入力されるため、システムクロックＳＹＳ−ＣＬＫに基づくレジスタ更新が正常に行われない虞がある。これに対して図１に示されるようにクロック制御回路１００を設けた場合には、ＣＰＵ１０からのライトアクセスが発生した場合、アクセス開始時のリアルタイムクロック生成用クロック信号ＲＴＣ−ＣＬＫの状態がレジスタ２７に保持され、それに基づいてレジスタ２９の出力信号（Ｎ４）の論理が決定されることにより、不所望なハザードの発生を阻止することができるので、リアルタイムクロックモジュールにおけるレジスタの誤更新を排除することができる。

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、図５に示されるように、ＣＰＵ１０によるアクセスが無い場合に、上記ＲＴＣＭ１６へのシステムクロック信号ＳＹＳ−ＣＬＫの供給を停止するための論理回路３０を設けることができる。図６には論理回路３０の真理値表が示される。ＣＰＵライトアクセス信号ＣＰＵ−Ｗ又はレジスタ２４の出力が論理値“１”の場合にはシステムクロック信号ＳＹＳ−ＣＬＫがレジスタ２４，２５，２７，２９に供給される。しかし、ＣＰＵライトアクセス信号ＣＰＵ−Ｗ及びレジスタ２４の出力が論理値“０”の場合には、論理回路３０の出力信号が論理値“１”に固定されることによって、レジスタ２４，２５，２７，２９へのシステムクロック信号ＳＹＳ−ＣＬＫの供給が停止される。このシステムクロック信号ＳＹＳ−ＣＬＫの供給の停止により、消費電力の低減を図ることができる。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるシステムＬＳＩに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く適用することができる。

本発明は、リアルタイムクロックモジュールを含むことを条件に適用することができる。

本発明にかかる半導体集積回路の一例であるシステムＬＳＩに含まれるＲＴＣＭの構成例ブロック図である。 上記ＲＴＣＭにおける主要部の動作説明図である。 上記ＲＴＣＭにおける主要部の動作タイミング図である。 上記システムＬＳＩの全体的な構成例ブロック図である。 上記ＲＴＣＭの別の構成例ブロック図である。 図５に示されるＲＴＣＭにおける主要部の動作説明図である。 上記ＲＴＣＭの比較対象とされる回路の構成例ブロック図である。 図１における主要部の動作説明図である。

符号の説明

１０ ＣＰＵ
１１ ＲＡＭ
１２ ＣＰＧ
１３ ＢＳＣ
１４，１５ 周辺モジュール
１６ ＲＴＣＭ
２２，２４，２５，２７，２９ レジスタ
２３，２６ セレクタ
２１，２８ 論理回路
１００ クロック制御回路

Claims (4)

1. 第１クロック信号に基づいてカウント動作可能なリアルタイムクロックモジュールと、
   上記第１クロック信号より周波数が高い第２クロック信号に基づいて動作され、上記リアルタイムクロックモジュールに対してライトアクセス可能な中央処理装置と、を含む半導体集積回路であって、
   上記リアルタイムクロックモジュールは、
   上記中央処理装置からのライトアクセスによってライトデータの書き込みが可能とされる第１レジスタと、
   カウントアップ信号に基づいて上記第１レジスタの保持値をカウントアップするとともに、上記中央処理装置からのライトアクセスに応じてライトデータを上記第１レジスタへ伝達可能な第１論理回路と、
   上記中央処理装置によってライトアクセス信号がネゲートされた際の論理状態が、上記中央処理装置によって上記ライトアクセス信号がアサートされた際の上記第１クロック信号の論理状態に等しい第３クロック信号を形成可能なクロック制御回路と、
   上記中央処理装置によってライトアクセス信号がアサートされた場合には、上記第３クロック信号を上記第１レジスタに供給することによって上記第１レジスタを上記第３クロック信号に同期動作させ、上記中央処理装置によって上記ライトアクセス信号がネゲートされた場合には、上記第１クロック信号を上記第１レジスタに供給することによって上記第１レジスタを上記第１クロック信号に同期動作させるための第１セレクタと、を含んで成る半導体集積回路。
2. 上記クロック制御回路は、上記第２クロック信号に同期して上記ライトデータを取り込むための第２レジスタと、
   上記第１クロック信号を上記第１クロック信号に同期して取り込むための第３レジスタと、
   上記上記第１クロック信号に同期動作される第４レジスタと、
   上記第２レジスタの出力信号に応じて上記第４レジスタの出力信号と上記第３レジスタの出力信号とを選択的に上記第４レジスタに供給するための第２セレクタと、
   上記中央処理装置からのライトアクセス信号と上記第２レジスタの出力信号に基づいて上記第４レジスタの出力信号を選択可能な第２論理回路と、
   上記第２クロック信号に同期して上記第２論理回路の出力信号を取り込むための第５レジスタと、を含み、
   上記第５レジスタの出力信号が上記クロック制御回路の出力信号として上記第１セレクタに伝達される請求項１記載の半導体集積回路。
3. 上記第２論理回路は、上記中央処理装置からのライトアクセス信号が論理値“０”の場合、上記第２レジスタの出力論理値にかかわらず、論理値“０”を出力し、上記中央処理装置からのライトアクセス信号が論理値“１”で、上記第２レジスタの出力信号が論理値“０”の場合、論理値“１”を出力し、上記中央処理装置からのライトアクセス信号が論理値“１”で、上記第２レジスタの出力信号が論理値“１”の場合、上記第２レジスタの出力信号をそのまま出力する請求項２記載の半導体集積回路。
4. 上記中央処理装置によるアクセスが無い場合、上記第２レジスタ、上記第３レジスタ、上記第４レジスタ、上記第５レジスタへの上記第２クロック信号の供給を停止するための第３論理回路を含む請求項３記載の半導体集積回路。

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