JP2006237104A - サージ保護用半導体素子およびその製造方法 - Google Patents

Abstract

【課題】 複数個のＬＥＤを直列接続して搭載できるサージ保護用半導体素子を提供する。
【解決手段】 Ｎ型半導体基板２には、Ｐ型領域３ａ，３ｂおよび、Ｎ型領域４ａ，４ｂが設けられている。アノード電極６ａとカソード電極７ａの間、および、アノード電極６ｂとカソード電極７ｂの間には、ＬＥＤが電気的に接続される。Ｎ型領域４ａ，４ｂとＰ型領域３ａ，３ｂとで構成されるツェナーダイオードＤ３４ａ，Ｄ３４ｂは、その降伏電圧が、各ＬＥＤの通常使用時における順方向降下電圧よりも大きく、かつ、各ＬＥＤの耐電圧未満になるように設計する。また、Ｐ型領域３ａ，３ｂとＮ型半導体基板２とで構成される分離ダイオードＤ３２ａ，Ｄ３２ｂは、その降伏電圧が、全ＬＥＤの順方向降下電圧の和よりも高くなるように設計する。
【選択図】 図１

Description

本発明はサージ保護用半導体素子およびその製造方法に関する。

近年、発光ダイオード（ＬＥＤ：Light Emitting Diode）は多分野で使用されている。ＬＥＤは、ＧａＡｓ（砒素化ガリウム）やＧａＮ（窒化ガリウム）等の化合物半導体でなるために、静電気放電（ＥＳＤ：Electro Static Discharge）などのサージに対して非常に弱い。よって、ＬＥＤには、サージ保護用回路が必ず必要になるために、予めサージ保護用半導体素子（ツェナーダイオード）を同封したＬＥＤパッケージが提案されている（例えば、特許文献１参照）。

図１０（ａ）は、サージ保護用半導体素子１００が同封されたＬＥＤパッケージ１１１の一例を示している。図１０（ｂ）は、図１０（ａ）の回路図である。このＬＥＤパッケージ１１１は、ＬＥＤ１１２、サージ保護用半導体素子１００、金属フレーム１０１ａ，１０１ｂおよび、光透過性樹脂でなる封止部１１３で構成されている。サージ保護用半導体素子１００は、Ｎ型半導体基板１０２、Ｐ型領域１０３、絶縁膜１０５、カソード電極１０６、アノード電極１０７、および裏面電極１０８を備えた、フリップチップ型のツェナーダイオードである。ＬＥＤ１１２に並列接続されたサージ保護用半導体素子１００によって、サージ電流の分岐回路が構成されている。
特開２００２−１８５０４９号公報

ところで最近、ＬＥＤの輝度向上に対する要請が高まっており、この要請を満たすために、複数のＬＥＤを封入したＬＥＤパッケージが提案されている。しかしながら、サージ保護用半導体素子を、複数のＬＥＤと共に封入したＬＥＤパッケージは未だ提案されていない。

例えばＬＥＤパッケージ内に、図１０（ａ）に示すサージ保護用半導体素子１００とＬＥＤ１１２とを複数個封入する場合、ＬＥＤパッケージの小型化は困難である。そこで、本願発明者は、ＬＥＤパッケージの小型化を図るために、複数個のＬＥＤを搭載可能なフリップチップ型のサージ保護用半導体素子を開発することを検討した。その際に、以下に説明する課題が生じることになった。

ＬＥＤパッケージ（光源）の輝度変化は等方的であることが望ましく、そのためには、ＬＥＤパッケージ内の各ＬＥＤの輝度をほぼ同じにする必要がある。ＬＥＤの輝度は、ＬＥＤに供給される電流値に比例して決まる。

ＬＥＤを並列接続した場合には、各ＬＥＤの抵抗値に応じて電流値が決まるので、製造誤差による各ＬＥＤの抵抗値のバラツキによって、ＬＥＤの輝度にバラツキが生じることになる。よって、ＬＥＤを並列接続する場合には、各ＬＥＤの抵抗値のバラツキを補正する周辺回路を設けて、各ＬＥＤの輝度を均一にする必要がある。その場合には、周辺回路が煩雑になるため、ＬＥＤパッケージの小型化は困難になる。

一方、ＬＥＤを直列接続した場合には、各ＬＥＤに供給される電流値が一定になるため、輝度調整のために抵抗値を調整する必要がない。よって、ＬＥＤを直列接続すれば、パッケージ内の各ＬＥＤの輝度を均一にして、かつ、周辺回路を簡素化することが可能になる。

ただし、図１０（ａ）に示す従来のサージ保護用半導体素子を単に複数個並べて一つのサージ保護用半導体素子を構成した場合には、図１１および図１２にＬＥＤパッケージの予想図およびその回路図を示すように、裏面電極１０８が共用されるため、ＬＥＤ１１２ａ，１１２ｂを直列接続することができない。

それ故に本発明の目的は、複数個のＬＥＤを直列接続して搭載できるサージ保護用半導体素子を提供することにある。

本発明に係るサージ保護用半導体素子は、サージから保護すべき素子を並列接続して使用するツェナーダイオードを備えたサージ保護用半導体素子であって、第１導電型の半導体基板と、ツェナーダイオードをそれぞれに含む複数のサージ保護用回路部と、半導体基板の裏面に形成した裏面電極とを備え、各サージ保護用回路部は、半導体基板の表面から内部に形成した第２導電型領域と、第２導電型領域の表面から内部に形成した第１導電型領域と、第１導電型領域の一部と第２導電型領域の一部とを露出する絶縁膜と、絶縁膜から露出した第１導電型領域に形成した第１の表面電極と、絶縁膜から露出した第２導電型領域に形成した第２の表面電極とを有する。

第１導電型領域と第２導電型領域とでなるツェナーダイオードの降伏電圧の大きさは、通常使用時における保護すべき素子の降下電圧よりも大きく、保護すべき素子の耐電圧未満になっていればよい。

より具体的には、ツェナーダイオードの降伏電圧が、３〜５０Ｖになっていればよい。

また、第２導電型領域と半導体基板とでなる分離用ダイオードの降伏電圧が、通常使用時における各保護すべき素子の降下電圧の和よりも高くなっていればよい。

より具体的には、分離用ダイオードの降伏電圧は、１０Ｖ以上であればよい。

また、本発明に係るサージ保護用半導体素子は、サージ保護用回路部の第１の表面電極と、別のサージ保護用回路部の第２の表面電極とを接続することによって、全てのサージ保護用回路部を直列接続する配線をさらに備えていてもよい。

本発明に係るサージ保護用半導体素子の製造方法は、サージから保護すべき素子を並列接続するツェナーダイオードを備えたサージ保護用半導体素子の製造方法であって、第１導電型の半導体基板の表面から内部に複数の第２導電型領域を形成する工程と、各第２導電型領域の表面から内部に第１導電型領域を形成する工程と、第１導電型領域の一部と第２導電型領域の一部とを露出する絶縁膜を形成する工程と、絶縁膜から露出した第１導電型領域と第２導電型領域とに、第１および第２の表面電極を形成する工程と、半導体基板の裏面に裏面電極を形成する工程とを備える。

本発明に係るサージ保護用半導体素子によれば、１つのＬＥＤに対してそれぞれ個別にチップ状のサージ保護用半導体素子を接続する場合よりも、実装面の省面積化が可能になり、また周辺回路も簡素化できる。よって、本発明に係るサージ保護用半導体素子を用いれば、より小型のＬＥＤパッケージを実現することができる。

本実施形態に係るサージ保護用半導体素子は、ＬＥＤを直列接続でき、かつ、各ＬＥＤに対して各１つのサージ保護用回路部を並列接続できる構成になっている。ＬＥＤを直列接続した場合、各ＬＥＤに供給される電流値が等しくなるために、各ＬＥＤの輝度が均一になる。よって、この半導体素子を用いれば、輝度変化が等方的なＬＥＤパッケージを実現することができる。

また、本発明に係るサージ保護用半導体素子は、分離用ダイオードを備えているために、各サージ保護用回路部を、電気的に分離された素子として個別に取り扱うことができる。よって、本発明に係るサージ保護用半導体素子を用いれば、これを搭載する回路の設計自由度が高くなる。

表面電極間を接続する配線を設けておけば、電極間を接続する手間を要しない。また、目視によって第１の表面電極と第２の表面電極の極性を区別することができるという利点もある。

（第１の実施形態）
図１（ａ）および（ｂ）は、本発明の第１の実施形態に係るサージ保護用半導体素子１０（以下、単に半導体素子１０という）の平面図、および、Ａ−Ａ’線断面図を示している。この半導体素子１０は、Ｎ型半導体基板２、Ｐ型領域３ａ，３ｂ、Ｎ型領域４ａ，４ｂ、絶縁膜５、アノード電極６ａ，６ｂ，カソード電極７ａ，７ｂおよび、裏面電極８を備えている。

Ｐ型領域３ａ、Ｎ型領域４ａ、アノード電極６ａおよびカソード電極７ａは、第１のサージ保護用回路部９ａを構成している。また、Ｐ型領域３ｂ、Ｎ型領域４ｂ、アノード電極６ｂおよびカソード電極７ｂは、第２のサージ保護用回路部９ｂを構成している。

Ｐ型領域３ａ，３ｂは、Ｎ型半導体基板２の表面から内部に形成された、Ｐ型不純物濃度が高い領域である。このＰ型領域３ａ，３ｂの深さはｄ１であり、平面形状は、半径がＲ１の円形状になっている。Ｎ型領域４ａ，４ｂは、Ｐ型領域３ａ，３ｂの表面から内部に形成された、Ｎ型不純物濃度が高い領域である。Ｎ型領域４ａ，４ｂの深さはｄ２（＜ｄ１）であり、その平面形状は、半径がＲ２（＜Ｒ１）の円形状になっている。極性の判別を容易にするために、アノード電極６ａ，６ｂとカソード電極７ａ，７ｂの直径が異なっている。

第１および第２のサージ保護用回路部９ａ，９ｂにおいて、ＰＮ接合されたＰ型領域３ａ，３ｂとＮ型領域４ａ，４ｂとで、後述する回路上のツェナーダイオードＤ３４ａ，Ｄ３４ｂが構成されている（図３参照）。また、ＰＮ接合されたＰ型領域３ａ，３ｂとＮ型半導体基板２とで、後述する回路上の分離用ダイオードＤ３２ａ，Ｄ３２ｂが構成されている（図３参照）。

図２は、半導体素子１０の使用態様の一例であるＬＥＤパッケージ１１を示している。図３は、図２の回路図を示している。このＬＥＤパッケージ１１は、半導体素子１０、ＬＥＤ１２ａ，１２ｂ、金属フレーム１ａ〜１ｃ、および、光透過性樹脂でなる封止部１３を備えている。

半導体素子１０は、金属フレーム１ｂ上に配置されている。金属フレーム１ｂは接地されるか、またはフロー状態で使用される。アノード電極６ａは金属フレーム１ａと、また、カソード電極７ｂは金属フレーム１ｃとワイヤで電気的に接続されている。ＬＥＤ１２ａは、アノード電極６ａ上に配置されて、そのＰ側電極がワイヤによってカソード電極７ａと電気的に接続されている。また、ＬＥＤ１２ｂは、アノード電極６ｂ上に配置されて、そのＰ側電極がワイヤによってカソード電極７ｂと電気的に接続されている。アノード電極６ｂとカソード電極７ａはワイヤによって電気的に接続されている。以上により金属フレーム１ａ，１ｃ間でのＬＥＤ１２ａ，１２ｂの直列接続が実現されている。通常使用時には、金属フレーム１ａ，１ｃ間に、金属フレーム１ｃ側がプラス側になるよう通常電圧が印加される。通常使用時におけるＬＥＤ１２ａ，１２ｂの順方向降下電圧を、Ｖｆとする。

ツェナーダイオードＤ３４ａ，Ｄ３４ｂは、ツェナー降伏電圧Ｖｚ（Ｄ３４）が次式（１）に示す条件を満たすように設計される。
Ｖｆ＜Ｖｚ（Ｄ３４）＜Ｖｂ …（１）
ここで、Ｖｂは、ＬＥＤ１２ａ，１２ｂの耐電圧である。

ツェナーダイオードＤ３４ａ，Ｄ３４ｂが、式（１）に示す条件を満たしているために、金属フレーム１ａ〜１ｃからサージ電流が侵入した際に、ＬＥＤ１２ａ，１２ｂには耐電圧以上の過電圧が印加されることがなく、また、金属フレーム１ａ，１ｃ間（アノード電極６ａとカソード電極７ｂとの間）に通常電圧２Ｖｆが印加されたときには、ＬＥＤ１２ａ，１２ｂが発光する。

分離用ダイオードＤ３２ａ，Ｄ３２ｂは、金属フレーム１ａ，１ｃ間に通常電圧２Ｖｆが印加されたときに、アノード電極６ａとカソード電極７ｂとの間の電位差によってＰ型領域３ａとＮ型半導体基板２との接合部でツェナー降伏が生じないことを条件とする。この条件を満たしていれば、サージ保護用回路部９ａとサージ保護用回路部９ｂとは、電気的に分離された素子として扱うことができる。分離した素子として取り扱うことができれば、回路設計の自由度が高くなるという利点がある。

この条件を十分に満たすようにするためには、Ｐ型領域３ａとＮ型半導体基板２とのツェナー降伏電圧Ｖｚ（Ｄ３２）が次式（２）を満たすように、Ｐ型領域３ａおよびＮ型半導体基板２を設計すればよい。
Ｖｚ（Ｄ３２）＞２Ｖｆ …（２）
つまり、Ｐ型領域３ａ，３ｂは、降伏電圧Ｖｚ（Ｄ３２）が、ＬＥＤ１２ａの降下電圧ＶｆとＬＥＤ１２ｂの降下電圧Ｖｆとの和（＝２Ｖｆ）よりも高くなるように設計すればよい。なお、降伏電圧Ｖｚ（Ｄ３２）の値は、Ｐ型領域３ａ，３ｂおよびＮ型半導体基板２の不純物濃度を調整することによって調整できる。

ツェナーダイオードＤ３４ａ，Ｄ３４ｂの降伏電圧と、分離用ダイオードＤ３２ａ，Ｄ３２ｂの降伏電圧とは、ＬＥＤ１２ａ，１２ｂの特性や個数によって決まることになるが、一般的なＬＥＤを用いる場合には、ツェナーダイオードＤ３４ａ，Ｄ３４ｂの降伏電圧が３〜５０Ｖ程度、分離用ダイオードＤ３２ａ，Ｄ３２ｂの降伏電圧が、１０Ｖ以上になっていればよい。

このような条件を満たす代表的な構造パラメータを挙げると、Ｎ型半導体基板２のＮ型不純物濃度が１０¹³〜１０¹⁸ｃｍ^-3、その厚みが１００〜４００μｍ、Ｐ型領域３ａ，３ｂのＰ型不純物濃度が１０¹⁸〜１０²⁰ｃｍ^-3、その深さｄ１が１０〜３０μｍ、Ｎ型領域４ａ，４ｂのＮ型不純物濃度が１０¹⁹〜１０²¹ｃｍ^-3、その深さｄ２が５〜１０μｍである。

なお、図１では、Ｎ型半導体基板２に２つのサージ保護用回路部９ａ，９ｂを設けた場合を示しているが、上記の条件を満たしていれば、サージ保護用回路部９ａ，９ｂの個数はいくつであってもよい。例えば、Ｎ型半導体基板２のＮ型不純物濃度が１０¹⁴ｃｍ^-3、その厚みが１５０μｍであるときに、Ｐ型領域３ａのＰ型不純物濃度を１０¹⁹ｃｍ^-3、その深さｄ１を２０μｍとし、Ｎ型領域４ａのＮ型不純物濃度を１０²¹ｃｍ^-3、その深さｄ２を５μｍとした場合、ツェナーダイオードＤ３４ａの降伏電圧が、Ｖｚ（Ｄ３４）＝７Ｖ、分離用ダイオードＤ３２ａの降伏電圧が、Ｖｚ（Ｄ３２）＝６０Ｖとなる。よって、ＬＥＤ１２ａの順方向電圧降下を２Ｖとした場合には、このサージ保護用回路部９αを３０個まで直列接続した場合でも、サージ保護用回路部９αどうしの電気的な分離が可能になる。

図２に示すＬＥＤパッケージ１１において、サージ電流侵入時の電流経路を、金属フレーム１ｂがフロー状態にあるときと接地されているときとに分けて説明する。まず、金属フレーム１ｂがフロー状態にあるときに、金属フレーム１ｃからサージ電流（＋Ｉｓ）が侵入すると、まず、カソード電極７ｂで分流されて、一方がＬＥＤ１２ｂを順方向に、また、他方がツェナーダイオードＤ３４ｂを逆方向に流れる。これらの電流を足し合わせた電流は、カソード電極７ａで再度分流されて、一方がＬＥＤ１２ａを順方向に、また、他方がツェナーダイオードＤ３４ａを逆方向に流れ、アノード電極６ａから金属フレーム１ａに流れる。

ＬＥＤ１２ａ，１２ｂに耐電圧以上の電圧が印加されるときには、ツェナーダイオードＤ３４ａ，Ｄ３４ｂでツェナー降伏が生じるので、ＬＥＤ１２ａ，１２ｂに過電圧が印加されることがない。

また、金属フレーム１ａから、サージ電流（＋Ｉｓ）が侵入した場合には、アノード電極６ａ、Ｐ型領域３ａ、Ｎ型領域４ａ、カソード電極７ａ、アノード電極６ｂ、Ｐ型領域３ｂ、Ｎ型領域４ｂ、カソード電極７ｂを通って、金属フレーム１ｃに電流が流れる。この場合、サージ電流＋Ｉｓは、ツェナーダイオードＤ３４ａ，Ｄ３４ｂを順方向に流れることになる。

また、金属フレーム１ｂから、サージ電流（＋Ｉｓ）が侵入した場合には、裏面電極８、Ｎ型半導体基板２、Ｐ型領域３ａを通って、アノード電極６ａから金属フレーム１ａに電流が流れる。また、一部の電流は、Ｐ型領域３ａから、Ｎ型領域４ａ、カソード電極７ａ、アノード電極６ｂ、Ｐ型領域３ｂ、Ｎ型領域４ｂを通って、カソード電極７ｂから金属フレーム１ｃに流れる。

一方、金属フレーム１ｂが接地されているときに金属フレーム１ｃにサージ電流（＋Ｉｓ）が侵入した場合には、カソード電極７ｂ、Ｎ型領域４ｂ、Ｐ型領域３ｂ、Ｎ型半導体基板２および、裏面電極８を通って、金属フレーム１ｂにサージ電流が流れる。また、金属フレーム１ａにサージ電流（＋Ｉｓ）が侵入した場合には、アノード電極６ａ、Ｐ型領域３ａ、Ｎ型半導体基板２および、裏面電極８を通って、金属フレーム１ｂにサージ電流が逃れる。よって、この場合も、ＬＥＤ１２ａ，１２ｂに耐電圧以上の電圧が印加されることがない。

このように、本発明に係る半導体素子１０は、いずれの金属フレーム１ａ〜１ｃからサージ電流が侵入した場合にも、別の金属フレーム１ａ〜１ｃへとサージ電流を逃すことができ、ＬＥＤ１２ａ，１２ｂに耐電圧以上の電圧が印加されることがない。

次に、図４、図５を用いて、半導体素子１０の製造方法の一例を説明する。まず、図４（ａ），（ｂ）に示すように、Ｐ型領域３ａ，３ｂを、フォトリソグラフィ、不純物ドーピング、不純物拡散によって形成する。より具体的には、まず、シリコンウェーハにリン等のＮ型不純物がドーピングされたＮ型半導体基板２の表面に、フォトマスク１４を形成する。そして、開口から露出したＮ型半導体基板２表面からボロン等のＰ型不純物をドーピングして１２００℃程度で熱拡散させて、Ｐ型領域３ａ，３ｂを形成する。

次に、図４（ｃ），（ｄ）に示すように、Ｎ型領域４ａ，４ｂを、フォトリソグラフィ、不純物ドーピング、不純物拡散によって形成する。より具体的には、Ｎ型半導体基板２上にフォトマスク１５を形成して、開口から露出したＰ型領域３ａ，３ｂの表面からリン等のＮ型不純物をドーピングして１１５０℃程度で熱拡散させて、Ｎ型領域４ａ，４ｂを形成する。

次に、１１００℃程度での熱酸化と化学気相成長法（ＣＶＤ:Chemical Vapor Deposition）を用いて、Ｎ型半導体基板２上に絶縁膜５を形成する（図５（ｅ））。そして、絶縁膜５を選択的にエッチングして、Ｐ型領域３ａ，３ｂの一部表面とＮ型領域４ａ，４ｂの一部表面とを露出するコンタクト窓１６ａ，１６ｂを形成する（図５（ｆ））。なお、絶縁膜５は、Ｎ型半導体基板２表面のうち、周辺部を露出するように形成してもよいし、周辺部も覆うようにしておいてもよい。図５（ｆ）に示すように、Ｎ型半導体基板２表面のうち、周辺部を除いて絶縁膜５を形成しておけば、ウェーハからチップに切断する際に、絶縁膜５に掛かるストレスを低減することができる。

次に、絶縁膜５上にアルミニウム等の導電率の高い材料をスパッタリングして金属膜を形成する。そして、マスクを用いたドライエッチングによって選択的に金属膜を除去して、アノード電極６ａ，６ｂおよび、カソード電極７ａ，７ｂを形成する（図５（ｇ））。

最後に、Ｎ型半導体基板２の裏面に、チタン、金、銀、ニッケル等または、これらを含む金属を蒸着して、多層または単層の裏面電極８を形成する（図５（ｈ））。

本実施形態に係る半導体素子１０は、複数のＬＥＤを配置できるフリップチップ型のサージ保護用半導体素子である。この半導体素子１０によれば、１つのＬＥＤに対してそれぞれ個別にチップ状のサージ保護用半導体素子を接続する場合よりも、実装面の省面積化が可能になり、また周辺回路も簡素化できる。よって、本発明に係るサージ保護用半導体素子を用いれば、より小型のＬＥＤパッケージを実現することができる。

本実施形態に係る半導体素子１０は、ＬＥＤ１２ａ，１２ｂが直列接続され、かつ、各ＬＥＤ１２ａ，１２ｂに対して各１つのサージ保護用回路部９ａ，９ｂを並列接続できる構成になっている。ＬＥＤ１２ａ，１２ｂを直列接続した場合、各ＬＥＤ１２ａ，１２ｂに供給される電流値が等しくなるために、各ＬＥＤの輝度が均一になる。よって、この半導体素子１０を用いれば、輝度変化が等方的なＬＥＤパッケージを実現することができる。

また、本実施形態に係る半導体素子１０は、分離用ダイオードＤ３２ａ，Ｄ３２ｂを備えているために、サージ保護用回路部９ａとＬＥＤ１２ａとでなる組（サージ保護用回路部／保護対象物対）と、サージ保護用回路部９ｂとＬＥＤ１２ｂとでなる組とを、電気的に分離された素子として個別に取り扱うことができる。よって、本発明に係る半導体素子１０を用いれば、これを搭載する回路の設計自由度が高くなる。

なお、カソード電極７ａ，７ｂとアノード電極６ａ，６ｂとの間に接続される保護すべき素子は、ＬＥＤ以外の素子であってもよい。また、上記実施形態では、Ｎ型半導体基板２に、Ｐ型領域３ａ，３ｂおよびＮ型領域４ａ，４ｂを設けた場合を説明したが、各部の導電型を逆にした場合にも本発明は有効である。その場合には、Ｎ型半導体基板２の代わりにＰ型半導体基板を用い、例えばリンをドーピングして１２００℃程度で熱拡散させることによって、Ｐ型領域３ａ，３ｂの代わりとなるＮ型領域を形成すればよい。そして、形成したＮ型領域内にボロンをドーピングして１１５０℃程度で熱拡散させることによって、Ｎ型領域４ａ，４ｂの代わりとなるＰ型領域を形成するようにすればよい。

（第２の実施形態）
図６（ａ），（ｂ）は、本発明の第２の実施形態に係るサージ保護用半導体素子２０（以下、半導体素子２０という）の断面図および、Ｎ型半導体基板２の平面図を示している。半導体素子２０は、Ｎ型半導体基板２、Ｐ型領域３ａ〜３ｃ、Ｎ型領域４ａ〜４ｃ、絶縁膜５、カソード電極７ａ〜７ｃ、アノード電極６ａ〜６ｃ、および、裏面電極８を備えている。Ｎ型半導体基板２には、３個のサージ保護用回路部９ａ〜９ｃが設けられている。本実施形態では、第１の実施形態で説明した構成要素には同じ参照符号を付して説明を省略する。

本実施形態に係る半導体素子２０において、カソード電極７ａとアノード電極６ｂ、および、カソード電極７ｂとアノード電極６ｃは、配線２２ａ，２２ｂによって電気的に接続されている。配線２２ａ，２２ｂは、カソード電極７ａ〜７ｃおよびアノード電極６ａ〜６ｃを形成する工程で同時に形成すればよい。

図７は、この半導体素子２０の使用態様の一例であるＬＥＤパッケージ２１を示している。また、図８は、図７の回路図を示している。半導体素子２０は、金属フレーム１ｂ上に配置されている。そして、アノード電極６ａが金属フレーム１ａと、また、カソード電極７ｃが金属フレーム１ｃとワイヤで電気的に接続されている。そしてアノード電極６ａとカソード電極７ａとの間、アノード電極６ｂとカソード電極７ｂとの間、アノード電極６ｃとカソード電極７ｃとの間には、それぞれＬＥＤ１２ａ〜１２ｃが電気的に接続されている。これによりＬＥＤ１２ａ〜１２ｃの直列接続が実現されている。半導体素子２０には予め配線２２ａ，２２ｂが設けられているために、電極間をワイヤで接続する手間を要しない。

なお、半導体素子２０は３つのサージ保護用回路部９ａ〜９ｃを備えているが、Ｎ型半導体基板２に設けられるサージ保護用回路部９α（αはａ，ｂ…）の個数は、２個以上であればいくつであってもよい。

例えば図９は、９個のサージ保護用回路部９ａ〜９ｉを備えたサージ保護用半導体素子の平面図の一例を示している。このサージ保護用半導体素子には、ＬＥＤを行列（３×３）に配置して直列接続することができる。図９において、サージ保護用回路部９αのカソード電極７αと、その隣に位置するサージ保護用回路部９β（βはａ，ｂ…であって、β≠α）のアノード電極６βとは、配線２２αで接続されており、これにより９個のサージ保護用回路部９αが直列接続されている。

図９等に示しているように、極性によって電極の大きさを変えていれば、アノード電極６ａ〜６ｉとカソード電極７ａ〜７ｉとを目視によって区別し易いが、それに加えて、配線２２ａ〜２２ｉが形成されていると、ＬＥＤ（図示せず）を設置する位置を容易に判断できるようになる。つまり、配線２２ａ〜２２ｉによって接続されていない電極間にＬＥＤを配置すれば良いので、特にサージ保護用回路部９αが多数形成されている場合には、予め配線を形成しておくと便利である。

本発明に係るサージ保護用半導体素子は、複数のＬＥＤをＥＳＤ等のサージから保護するサージ保護用半導体素子として有用である。

（ａ）は、本発明の第１の実施形態に係るサージ保護用半導体素子の平面図、（ｂ）は、（ａ）のＡ−Ａ’線断面図 図１のサージ保護用半導体素子を用いたＬＥＤパッケージの一例を示す図 図２に示す半導体パッケージの回路図 （ａ）〜（ｄ）は、図１のサージ保護用半導体素子の製造方法を説明するための図 （ｅ）〜（ｆ）は、図４の続図 （ａ）は、本発明の第２の実施形態に係るサージ保護用半導体素子の平面、（ｂ）は、（ａ）のＢ−Ｂ’線断面図 図６のサージ保護用半導体素子を用いたＬＥＤパッケージの一例を示す図 図７に示す半導体パッケージの回路図 ９個のサージ保護用回路部を備えたサージ保護用半導体素子の平面図 （ａ）は、従来のＬＥＤパッケージを示す図、（ｂ）は、その回路図 従来のサージ保護用半導体素子を用いたＬＥＤパッケージの予想図 図１１の回路図

符号の説明

１ａ〜１ｃ 金属フレーム
２ Ｎ型半導体基板
３ Ｐ型領域
４ Ｎ型領域
５ 絶縁膜
６ａ〜６ｉ アノード電極
７ａ〜７ｉ カソード電極
８ 裏面電極
９ａ〜９ｃ サージ保護用回路部
１０ サージ保護用半導体素子
１１ ＬＥＤパッケージ
１３ 封止部
１２ａ〜１２ｃ ＬＥＤ
２０ サージ保護用半導体素子
２２ａ〜２２ｉ 配線
１００ サージ保護用半導体素子
１０１ａ，１０１ｂ 金属フレーム
１０２ Ｎ型半導体基板
１０３ Ｐ型領域
１０５ 絶縁膜
１０６ カソード電極
１０７ アノード電極
１０８ 裏面電極
１２０ ＬＥＤ

Claims (7)

1. サージから保護すべき素子を並列接続して使用するツェナーダイオードを備えたサージ保護用半導体素子であって、
   第１導電型の半導体基板と、
   前記ツェナーダイオードをそれぞれに含む複数のサージ保護用回路部と、
   前記半導体基板の裏面に形成した裏面電極とを備え、
   前記各サージ保護用回路部は、
   前記半導体基板の表面から内部に形成した第２導電型領域と、
   前記第２導電型領域の表面から内部に形成した第１導電型領域と、
   前記第１導電型領域の一部と前記第２導電型領域の一部とを露出する絶縁膜と、
   前記絶縁膜から露出した前記第１導電型領域に形成した第１の表面電極と、
   前記絶縁膜から露出した前記第２導電型領域に形成した第２の表面電極とを有する、サージ保護用半導体素子。
2. 前記第１導電型領域と前記第２導電型領域とでなる前記ツェナーダイオードの降伏電圧の大きさが、通常使用時における前記保護すべき素子の降下電圧よりも大きく、当該保護すべき素子の耐電圧未満であることを特徴とする、請求項１に記載のサージ保護用半導体素子。
3. 前記ツェナーダイオードの降伏電圧が、３〜５０Ｖであることを特徴とする、請求項２に記載のサージ保護用半導体素子。
4. 前記第２導電型領域と前記半導体基板とでなる分離用ダイオードの降伏電圧が、通常使用時における前記各保護すべき素子の降下電圧の和よりも高いことを特徴とする、請求項１に記載のサージ保護用半導体素子。
5. 前記分離用ダイオードの降伏電圧が、１０Ｖ以上であることを特徴とする、請求項４に記載のサージ保護用半導体素子。
6. 前記サージ保護用回路部の前記第１の表面電極と、別の前記サージ保護用回路部の前記第２の表面電極とを接続することによって、全てのサージ保護用回路部を直列接続する配線をさらに備えた、請求項１に記載のサージ保護用半導体素子。
7. サージから保護すべき素子を並列接続するツェナーダイオードを備えたサージ保護用半導体素子の製造方法であって、
   第１導電型の半導体基板の表面から内部に複数の第２導電型領域を形成する工程と、
   前記各第２導電型領域の表面から内部に第１導電型領域を形成する工程と、
   前記第１導電型領域の一部と前記第２導電型領域の一部とを露出する絶縁膜を形成する工程と、
   前記絶縁膜から露出した前記第１導電型領域と前記第２導電型領域とに、第１および第２の表面電極を形成する工程と、
   前記半導体基板の裏面に裏面電極を形成する工程とを備えたサージ保護用半導体素子の製造方法。
   

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