JP2006352006A - 整流素子およびその製造方法 - Google Patents

Abstract

【課題】 定常損失を低減しつつ耐圧を向上することのできる整流素子およびその製造方法を提供する。
【解決手段】 本発明の整流素子１０は、ワイドバンドギャップ半導体よりなるｎ^-半導体層２と、ｎ^-半導体層２内に形成され、かつ平面的に見てｎ^-半導体層２を囲むように形成されたｐ型半導体層５ａ，５ｂと、ｎ^-半導体層２とショットキー接触し、かつｐ型半導体層５ａ，５ｂと電気的に接続されたショットキー電極３と、ショットキー電極３とは異なる電位を印加可能であり、かつｎ^-半導体層２に電気的に接続されたカソード電極４とを備えている。ショットキー電極３とカソード電極４との電位差が変化することにより、ショットキー電極３とカソード電極４との間に電流を流す状態と、ｐ型半導体層５ａ，５ｂに囲まれるｎ^-半導体層２を空乏層化させてショットキー電極３とカソード電極４との間の電流経路を遮断する状態とを選択可能である。
【選択図】 図１

Description

本発明は、整流素子およびその製造方法に関し、より特定的には、パワーデバイスに適用される整流素子およびその製造方法に関する。

炭化ケイ素（ＳｉＣ）などのワイドバンドギャップ半導体は、ケイ素（Ｓｉ）に比べてバンドギャップが大きいため、高い絶縁耐圧を有し、また高温においても安定である。このため、ワイドバンドギャップ半導体を用いたパワーデバイスは、たとえばハイブリッド自動車の制御装置、家電、または電力などの高耐圧・低損失、高温動作が必要な分野への応用が期待されている。ここでパワーデバイスとは、大電力の変換や制御を行なうデバイスの総称である。今後もパワーデバイスの応用分野はさらに拡大するものと考えられる。

パワーデバイスとしての整流素子には、大きく分類してｐｎ接合ダイオードとショットキーバリアダイオード（ＳＢＤ）とがある。ｐｎ接合ダイオードは、電流通電時に半導体内部に蓄積される少数キャリアによってターンオフ過渡時に大きな逆電流が流れる性質がある。このため、スイッチング素子のターンオン時に過大な損失を発生させるだけでなく、過大なノイズの発生源となっており、整流素子の高速化を阻害する主要な要因になっている。一方、ＳＢＤでは、半導体内部で電流を運ぶ担体が多数キャリアのみであり、電流通電時においても少数キャリアの注入や蓄積がなく、ターンオフ時の逆電流を極めて小さくすることができる。このため、一般に、ｐｎ接合ダイオードと比較してＳＢＤは高周波領域で動作することができる。

以上により、ワイドバンドギャップ半導体を用いたＳＢＤは、高耐圧、高温動作、および高周波動作を実現し得る整流素子として期待されている。

図２９は、従来のＳｉＣ−ＳＢＤ（整流素子）の構成を示す断面図である。図２９を参照して、整流素子１１０は、ｎ型のＳｉＣ基板１０１と、ＳｉＣ基板１０１の主表面上に形成され、ＳｉＣ基板１０１よりも不純物濃度の低いｎ型のドリフト層１０２と、ドリフト層１０２の表面上に形成されたアノード電極１０３と、ＳｉＣ基板１０１の裏面上に形成されたカソード電極１０４とを有している。整流素子１１０においては、アノード電極１０３とドリフト層１０２とによってショットキー障壁が構成され、この障壁によって整流特性が実現される。

また、図３０は、従来のケイ素系ｐｎ接合ダイオード（整流素子）の構成を示す断面図である。図３０を参照して、整流素子１２０は、ｎ型のＳｉ基板１１１と、Ｓｉ基板１１１の主表面上に形成され、Ｓｉ基板１１１よりも不純物濃度の低いｎ型のドリフト層１１２と、ドリフト層１１２の表面に形成されたｐ型不純物領域１１５と、ｐ型不純物領域１１５の表面上に形成されたアノード電極１１３と、Ｓｉ基板１１１の裏面に形成されたカソード電極１１４とを有している。整流素子１２０においては、アノード電極１１３とｐ型不純物領域１１５とは電気的に（オーミック）接続され、ｐ型不純物領域１１５とｎ型のドリフト層１１２で構成されるｐｎ接合によって整流特性が実現される。

なお、従来の整流素子の構成は、たとえば特開２００１−５３２９３号公報（特許文献１）にも開示されている。
特開２００１−５３２９３号公報（特許文献１）

しかしながら、従来のＳＢＤにおいては、定常損失を低減しつつ耐圧を向上することは困難であった。以下、そのことを説明する。

定常損失を低減するためには、順方向電流の立ち上がり電圧（ＶＦ）を小さくすれば良い。立ち上がり電圧ＶＦはショットキー障壁高さφＢｎによって決まるので、半導体層（ドリフト層１０２またはドリフト層１１２）の不純物濃度を高濃度にしたり、ショットキー電極（アノード電極１０３またはアノード電極１１３）として仕事関数の小さい材料を選択したりすれば、ショットキー障壁高さφＢｎが低くなり、定常損失を低減することができる。しかし、ショットキー障壁高さφＢｎが低くなると、逆方向電圧の印加時において、漏れ電流が増大し、耐圧も低下する。一方、耐圧を向上するためにショットキー電極の障壁高さφＢｎを高くすると、順方向電流の立ち上がり電圧が大きくなり、定常損失が増加する。

したがって、本発明の目的は、定常損失を低減しつつ耐圧を向上することのできる整流素子およびその製造方法を提供することである。

本発明の整流素子は、ワイドバンドギャップ半導体よりなる第１導電型の第１不純物領域と、第１不純物領域内に形成され、かつ平面的に見て第１不純物領域を囲むように形成された第２導電型の第２不純物領域と、第１不純物領域とショットキー接触し、かつ第２不純物領域と電気的に接続された第１電極と、第１電極とは異なる電位を印加可能であり、かつ第１不純物領域に電気的に接続された第２電極とを備えている。第１電極と第２電極との電位差が変化することにより、第１電極と第２電極との間に電流を流す状態と、第２不純物領域に囲まれる第１不純物領域を空乏層化させて第１電極と第２電極との間の電流経路を遮断する状態とを選択可能である。

本発明の整流素子の製造方法は、ワイドバンドギャップ半導体よりなる第１不純物領域の表面に、平面的に見て第１不純物領域を囲むように第１不純物領域とは異なる導電型の第２不純物領域を形成する工程と、第１不純物領域とショットキー接触し、かつ第２不純物領域と電気的に接続された第１電極を形成する工程と、第１電極とは異なる電位を印加可能であり、かつ第１不純物領域に電気的に接続された第２電極を形成する工程とを備えている。第１電極と第２電極との電位差が変化することにより、第１電極と第２電極との間に電流を流す状態と、第２不純物領域に囲まれる第１不純物領域を空乏層化させて第１電極と第２電極との間の電流経路を遮断する状態とを選択可能であるように、第１不純物領域の不純物濃度が調整される。

本発明の整流素子およびその製造方法によれば、第１電極の電位が第２電極の電位よりも高い場合（順方向電圧が印加された場合）には、第２不純物領域に囲まれる第１不純物領域に空乏層化されていない部分ができるので、この部分を介して第１電極と第２電極との間に電流が流れる。一方、第２電極の電位が第１電極の電位よりも高い場合（逆方向電圧が印加された場合）には、第２の不純物領域に囲まれる第１の不純物領域が空乏層化することにより第１電極と第２電極との間の電流経路が遮断される。

このように、本発明においては、ショットキー障壁によって電流が制御されるのではなく、第２不純物領域に囲まれる第１不純物領域の空乏層によって電流が制御される。したがって、小さい順方向電圧で上記電流経路が形成されるように空乏層を調整することで、定常損失を低減することができる。また、第１不純物領域の不純物濃度は低いので、逆方向電圧印加時には大きな空乏層が第１不純物領域に形成される。これにより、整流素子の耐圧を向上することができる。

また、第１電極と第１不純物領域とがショットキー接合しているので、第１電極と第１不純物領域とで構成されるショットキー障壁による耐圧向上の効果も得られる。

本発明の整流素子において好ましくは、第１不純物領域は凸部を有しており、凸部の上面において第１不純物領域と第１電極とがショットキー接触しており、かつ凸部の側面において第２不純物領域と第１電極とが接触している。

上記製造方法において好ましくは、第１不純物領域に凸部を形成する工程をさらに備えている。第２不純物領域を形成する工程において、凸部の側面に第２不純物領域を形成する。

これにより、凸部の内部が第１電極と第２電極との間の電流経路として規定される。逆方向電圧印加時には、凸部の側面の第２不純物領域との境界から凸部の内部へ空乏層が延び、凸部の内部が空乏層化される。したがって、上記電流経路を容易に遮断することができ、電流を制御し易くなる。また耐圧を向上することができる。

本発明の整流素子において好ましくは、凸部における第１不純物領域の不純物濃度が凸部以外の第１不純物領域の不純物濃度よりも低い。これにより、逆方向電圧印加時に凸部内部へ空乏層が延びやすくなる。

本発明の整流素子において好ましくは、第１不純物領域は凸部を有しており、凸部の上面および側面において第１不純物領域と第１電極とがショットキー接触している。

上記製造方法において好ましくは、第１不純物領域に凸部を形成する工程をさらに備えている。第２不純物領域を形成する工程において、凸部の肩部に第２不純物領域を形成する。

これにより、凸部の上面および側面に第１不純物領域が形成されるので、凸部の上面にのみ第１不純物領域を形成する場合に比べて第１不純物領域の表面積を増加することができる。したがって、順方向電流の電流量を増加することができる。

本発明の整流素子において好ましくは、上記のいずれかの整流素子を複数備えている。複数の整流素子における第１不純物領域の各々は、平面的に見てマトリクス状あるいはストライプ状に形成されている。これにより、複数の上記整流素子が均一に形成される。

本発明の整流素子において好ましくは、第１不純物領域は相対的に不純物濃度の高い第１導電型の高濃度不純物領域を有しており、かつ高濃度不純物領域と第１電極とがショットキー接触している。

これにより、第１不純物領域全体の不純物濃度を高濃度にすることなく、第１不純物領域と第１電極とのショットキー障壁を低下させることができる。

上記製造方法において好ましくは、第１不純物領域および第２不純物領域の表面を熱酸化することにより熱酸化膜を形成する工程と、熱酸化膜を除去する工程とをさらに備えている。

これにより、第１不純物領域および第２不純物領域の表面の損傷部分を熱酸化膜とともに除去することができるので、第１不純物領域および第２不純物領域と、第１電極との接触性が向上する。

本発明の整流素子およびその製造方法によれば、定常損失を低減しつつ耐圧を向上することができる。

以下、本発明の実施の形態について、図を用いて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における整流素子の構成を示す断面図である。なお、図１は、後述する図２および図３におけるＩ−Ｉ線に沿う断面図である。図１を参照して、整流素子１０は、ｎ⁺半導体基板２０と、第１不純物領域としてのｎ^-半導体層２と、第２不純物領域としてのｐ型半導体層５ａ、５ｂと、アノード電極８と、第２電極としてのカソード電極４とを備えている。アノード電極８は、第１電極としてのショットキー電極３とＡｌ（アルミニウム）電極７とを有している。

ｎ⁺半導体基板２０上にはｎ^-半導体層２が形成されている。ｎ^-半導体層２の主表面１ａにはｐ型半導体層５ａ、５ｂの各々が形成されている。ｐ型半導体層５ａ、５ｂの各々は平面的に（図２および図３参照）見ると同一の領域であり、ｎ^-半導体層２は、主表面１ａにおいてｐ型半導体層５ａ、５ｂの各々に囲まれている。ｎ^-半導体層２およびｐ型半導体層５ａ、５ｂの主表面１ａにはショットキー電極３が形成されている。ショットキー電極３は、ｎ^-半導体層２とショットキー接触しており、かつｐ型半導体層５ａ、５ｂの各々と電気的に接続されている。ショットキー電極３上にはＡｌ電極７が形成されており、ショットキー電極３と電気的に接続されている。ｎ⁺半導体基板２０の裏面１ｂにはカソード電極４が形成されている。カソード電極４とｎ⁺半導体基板２０とはオーミック接触している。

ｎ⁺半導体基板２０およびｎ^-半導体層２は、ＳｉＣ、窒化ガリウム（ＧａＮ）、またはダイヤモンドなどのワイドバンドギャップ半導体よりなっている。ショットキー電極３はたとえばＷ（タングステン）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、またはＭｏ（モリブデン）などよりなっている。

図２は、本発明の実施の形態１における整流素子の構成を示す平面図である。図１および図２を参照して、ｎ⁺半導体基板２０上にｎ^-半導体層２とｐ型半導体層５ａ、５ｂとが形成されており、矩形の平面形状を有する複数のｎ^-半導体層２がマトリクス状に配列している。ｎ^-半導体層２を取り囲むようにｐ型半導体層５ａ、５ｂが形成されている。ｎ^-半導体層２とｐ型半導体層５ａ、５ｂとの双方の表面に接触するようにアノード電極８が形成されている。ｎ^-半導体層２の平面形状は、矩形である場合の他、多角形でもよいし、円であってもよい。また、図３は、本発明の実施の形態１における他の整流素子の構成を示す平面図である。図１および図３を参照して、ｎ⁺半導体基板２０上にｎ^-半導体層２とｐ型半導体層５ａ、５ｂが形成されており、細長い矩形の平面形状を有する複数のｎ^-半導体層２がストライプ状に配列している。ｎ^-半導体層２を取り囲むようにｐ型半導体層５ａ、５ｂが形成されている。ｎ^-半導体層２とｐ型半導体層５ａ、５ｂとの双方の表面に接触するようにアノード電極８が形成されていてもよい。

なお、図１〜図３を参照して、整流素子１０の具体的寸法はたとえば以下の通りである。ｎ⁺半導体基板２０の厚さｄ₁は約０．３８ｍｍであり、ｎ^-半導体層２の厚さｄ₂は１３μｍ以下である。また、ｐ型半導体層５ａ、５ｂの各々の厚さｄ₄は約１．０μｍであり、ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ^-半導体層２の幅ｄ₃は約０．５μｍである。また、ｐ型半導体層５ａ、５ｂの各々の幅は約１．０μｍである。ｐ型半導体層５ａ、５ｂの各々の幅ｄ₅は３μｍ以下である。また、ｎ⁺半導体基板２０の不純物濃度は約１×１０¹⁹／ｃｍ³である。ｎ^-半導体層２の不純物濃度は１×１０¹⁶／ｃｍ³以下であり、１×１０^１６／ｃｍ³程度であることが好ましい。

また、ｎ^-半導体層２とショットキー電極３との間のショットキー障壁φＢｎ₁の好ましい範囲は、ｎ^-半導体層２の不純物濃度、使用温度によって以下のように変化する。ｎ^-半導体層２の不純物濃度がたとえば１×１０¹⁴／ｃｍ³〜１×１０¹⁸／ｃｍ³である場合、ショットキー障壁φＢｎが０．６８ｅＶ＜φＢｎ₁＜１．０５ｅＶであることが好ましい。０．６８ｅＶ＜φＢｎ₁とすることで、２５０℃の温度でもｎ^-半導体層２とショットキー電極３とのショットキー接触を確保することができる。また、φＢｎ₁＜１．０５ｅＶとすることで、１Ａ／ｃｍ³の電流を流すのに必要な電圧を０．３Ｖ以下にすることができる。ショットキー障壁φＢｎ₁が上記範囲となることが期待できるショットキー電極３の材料としては、たとえばＣｕ（銅）、Ｍｏ（モリブデン）、Ｗ（タングステン）、またはＲｕ（ルテニウム）などが挙げられる。

また、ｎ^-半導体層２の不純物濃度がたとえば１×１０¹⁵／ｃｍ³〜１×１０¹⁸／ｃｍ³である場合、ショットキー障壁φＢｎ₁が０．５８ｅＶ＜φＢｎ₁＜０．９５ｅＶであることが好ましい。０．５８ｅＶ＜φＢｎ₁とすることで、２５０℃の温度でもｎ^-半導体層２とショットキー電極３とのショットキー接触を確保することができる。また、φＢｎ₁＜０．９５ｅＶとすることで、１Ａ／ｃｍ³の電流を流すのに必要な電圧を０．２Ｖ以下にすることができる。ショットキー障壁φＢｎ₁が上記範囲となることが期待できるショットキー電極３の材料としては、たとえばＣｒ（クロム）、Ｆｅ（鉄）、Ｃｕ、Ｍｏ、またはＷなどが挙げられる。

さらに、ｎ^-半導体層２の不純物濃度がたとえば１×１０¹⁶／ｃｍ³〜１×１０¹⁸／ｃｍ³である場合、ショットキー障壁φＢｎ₁が０．４８ｅＶ＜φＢｎ₁＜０．８４ｅＶであることが好ましい。０．４８ｅＶ＜φＢｎ₁とすることで、２５０℃の温度でもｎ^-半導体層２とショットキー電極３とのショットキー接触を確保することができる。また、φＢｎ₁＜０．８４ｅＶとすることで、１Ａ／ｃｍ³の電流を流すのに必要な電圧を０．１Ｖ以下にすることができる。ショットキー障壁φＢｎ₁が上記範囲となることが期待できるショットキー電極３の材料としては、たとえばＴｉ（チタン）、Ｃｒ、Ｆｅ、Ｃｕ、Ｚｎ（亜鉛）、Ｍｏ、Ｔｅ（テルル）、Ｓｎ（スズ）、Ｐｂ（鉛）、またはＷなどが挙げられる。

次に、半導体層と電極との間のショットキー障壁φＢｎの測定方法について説明する。始めに、ショットキー障壁φＢｎの大きさを測定したい半導体の材料とショットキー電極の材料とを組合せたＳＢＤを作製する。そして、このＳＢＤに順方向および逆方向のアノード電圧をそれぞれ印加してその時に流れるアノード電流の大きさを測定し、アノード電圧とアノード電流との関係を調べる。この測定結果のうち、順方向のアノード電圧とアノード電流との関係は、通常、図４に示すようになる。図４を参照して、アノード電圧の大きい領域である領域Ｉでは、ＳＢＤ自体の抵抗成分によってアノード電圧およびアノード電流が律則される。また、アノード電圧の小さい領域である領域ＩＩでは、ショットキー障壁φＢｎによってアノード電圧およびアノード電流が律則される。以上のようなアノード電圧とアノード電流との関係を、望ましくは２つ以上の温度で調べる。本実施の形態では、−４０℃、２５℃（室温）、８５℃、１５０℃、２００℃、２５０℃、および３００℃の７つの温度でアノード電圧とアノード電流との関係を調べる。

次に図５に示すように、領域ＩＩにおける各温度での測定結果について、アノード電圧をアノード電流に対してセミログ（Semi-Log）プロットする。続いて、線形近似にて、アノード電圧とアノード電流との関係を近似する直線を引く。そして、この直線から、理想因子ｎおよび逆方向飽和電流Ｊ_sを規定する。ここで、ＳＢＤのアノード電圧とアノード電流との関係は、式（１）で表わされる。

式（１）においてＪ_nはアノード電流であり、Ｊ_sは逆方向飽和電流であり、ｑは電子素量であり、Ｖはアノード電圧であり、ｎは理想因子であり、ｋ_Bはボルツマン定数であり、Ｔは絶対温度である。式（１）を変形して式（２）が得られる。

式（２）より、図５で得られた直線の傾きが理想因子ｎとなり、直線の外挿の切片（Ｖ＝０の場合のアノード電流Ｊ_n）が逆方向飽和電流Ｊ_sとなることが分かる。したがって、図５で得られた直線から、理想因子ｎおよび逆方向飽和電流Ｊ_sが規定される。

次に図６に示すように、逆方向飽和電流Ｊ_sを温度（ｑ／ｋ_BＴ）に対してセミログプロットする。そして、線形近似にて、逆方向飽和電流Ｊ_sと温度（ｑ／ｋ_BＴ）との関係を近似する直線を引き、ショットキー障壁φＢｎを規定する。ここで、ＳＢＤに関する理論（Thermionic Emission Theory）によれば、ＳＢＤのアノード電圧とアノード電流との関係は、式（３）で表わされる。

式（３）において、Ａ^*はリチャードソン定数である。式（３）より、図６で得られた直線の傾きがショットキー障壁φＢｎとなることが分かる。したがって、図６で得られた直線から、ショットキー障壁φＢｎが規定される。

整流素子１０は、アノード電極８とカソード電極４との電位が変化することにより、ショットキー電極３とカソード電極４との間に電流を流す状態と、ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ^-半導体層２を空乏層化させてショットキー電極３とカソード電極４との間の電流経路を遮断する状態とを選択可能である。続いて、本実施の形態における整流素子１０の具体的な動作原理について、図７〜図９を用いて説明する。

図７は、アノード電極とカソード電極とが同電位の状態における整流素子を説明するための図である。図７を参照して、アノード電極８とカソード電極４とが同電位であると、ｎ^-半導体層２とｐ型半導体層５ａ、５ｂの各々との境界に、空乏層９ａ、９ｂの各々が形成される。空乏層９ａは、ｐ型半導体層５ａとｎ^-半導体層２との境界からｎ^-半導体層２内へ延びて、空乏層９ｂは、ｐ型半導体層５ｂとｎ^-半導体層２との境界からｎ^-半導体層２内へ延びる。なお、空乏層９ａ、９ｂの各々は、図示しない位置において繋がっていてもよい。

ここで、アノード電極８とカソード電極４とが同電位の場合、空乏層９ａと空乏層９ｂとは、ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ^-半導体層２における交差部分Ｃにおいてわずかに交差するように延びる。これにより、ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ^-半導体層２が空乏層化される。その結果、アノード電極８とカソード電極４との間の電流経路が遮断される。アノード電極８とカソード電極４との間の電流経路とは、アノード電極８からｎ^-半導体層２およびｎ⁺半導体基板２０を介してカソード電極４へ延びる電流経路である。

整流素子１０においては、アノード電極８とカソード電極４とが同電位の状態で空乏層９ａと空乏層９ｂとがわずかに交差するように延びるように、ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ^-半導体層２の幅ｄ₃と、空乏層９ａ、９ｂの大きさとが規定されている。空乏層９ａ、９ｂの大きさは、ｐ型半導体層５ａ、５ｂの各々の不純物濃度およびｎ^-半導体層２の不純物濃度により規定可能である。

図８は、順方向電圧が印加された場合における整流素子を説明するための図である。図８を参照して、アノード電極８の電位がカソード電極４の電位よりも高いと（順方向電圧が印加されると）、空乏層９ａ、９ｂの各々は、図７の状態よりも図中横方向（幅方向）および図中上方向に収縮する。空乏層９ａ、９ｂが収縮すると、ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ^-半導体層２に空乏層化されていない部分（電流経路）ができる。図８において電流経路は幅ｄを有している。この電流経路を介して、アノード電極８とカソード電極４との間に電流Ｉが流れる。言い換えれば、ｎ^-半導体層２およびｎ⁺半導体基板２０を介して、アノード電極８とカソード電極４との間に電流が流れる。

順方向電圧が大きくなる程、空乏層９ａ、９ｂの各々は収縮するので、電流経路の幅ｄは大きくなり、流れる電流の量が増加する。さらに順方向電圧が大きくなると、ｎ^-半導体層２とｐ型半導体層５ａ、５ｂとのｐｎ接合が順方向にされているので、ｐｎ接合による電流も加わり、さらに電流の量が増加する。

上述のように整流素子１０においては、整流素子１０のアノード電極８とカソード電極４とが同電位の状態で、空乏層９ａと空乏層９ｂとはわずかに交差するように延びている。このため、空乏層９ａ、９ｂが少しでも収縮すると、ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ^-半導体層２に電流経路ができて電流が流れる。したがって、整流素子１０に印加される順方向電圧が小さくてもアノード電極８とカソード電極４との間に電流が流れる。

図９は、逆方向電圧が印加される場合における整流素子を説明するための図である。図９を参照して、カソード電極４の電位がアノード電極８の電位よりも高いと（逆方向電圧が印加されると）、空乏層９ａと空乏層９ｂとが一体化した空乏層９が深さ方向に延びる。このとき、ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ^-半導体層２は空乏化されており、アノード電極８とカソード電極４との間の電流経路は空乏層９により遮断されている。また、逆方向電圧がさらに大きくなると、カソード電極４とｐ型半導体層５ａ、５ｂの各々との間のｎ^-半導体層２の厚さＷが厚くなり、漏れ電流も減少する。

上述のように整流素子１０においては、アノード電極８とカソード電極４とが同電位の状態で、空乏層９ａと空乏層９ｂとはわずかに交差するように延びている。このため、アノード電極８とカソード電極４とが同電位の状態で既にアノード電極８とカソード電極４との間の電流経路が遮断されているので、印加される逆方向電圧が小さくても整流素子１０には電流が流れない。

続いて、本実施の形態における整流素子の製造方法について、図１０〜図１３を用いて説明する。始めに図１０を参照して、ＳｉＣよりなるｎ⁺半導体基板２０を準備する。ｎ⁺半導体基板２０は、Ｎ（窒素）を不純物として１×１０¹⁹／ｃｍ³の不純物濃度を有する。そして、たとえば厚さ１２μｍ程度のＳｉＣよりなるｎ^-半導体層２をｎ⁺半導体基板２０上にエピタキシャル成長させる。ｎ^-半導体層２の成長は、たとえばＣＶＤ（Chemical Vapor Deposition）法によって行なわれ、原料ガスとしてＳｉＨ₄とＣ₃Ｈ₈とを用い、不純物ガスとして窒素ガスを用いて行なわれる。これにより、ｎ^-半導体層２の不純物濃度がたとえば１×１０¹⁵／ｃｍ³とされる。次に、ドライ酸素を供給して、ｎ^-半導体層の主表面１ａを１２００℃以下の温度で熱酸化することによって、たとえば厚さ５０ｎｍの熱酸化膜２３をｎ^-半導体層２の主表面１ａ上に形成する。そして、たとえばＣＶＤ法を用いて、厚さ１μｍ以下のＳｉＯ₂よりなる酸化膜２４を熱酸化膜２３上に形成する。

次に図１１を参照して、酸化膜２４上に所定パターンのレジスト（図示なし）を形成し、このレジストをマスクとして、ＲＩＥ（Reactive Ion Etching）により熱酸化膜２３および酸化膜２４をエッチングする。これにより所定の領域に孔２４ａが開口され、孔２４ａの底部にはｎ^-半導体層２の主表面１ａが露出する。続いて、ｎ^-半導体層２を５００℃まで加熱し、酸化膜２４をマスクとしてたとえばＡｌ、Ｂ（ボロン）などの不純物をｎ^-半導体層２へイオン注入する。これにより、ｎ^-半導体層２の主表面１ａにｐ型半導体層５ａ、５ｂの各々が形成される。ｐ型半導体層５ａ、５ｂの各々の深さはたとえば１．０μｍとされ、不純物濃度はたとえば１×１０¹⁸／ｃｍ³とされる。

次に図１２を参照して、フッ酸などの溶液を用いて、酸化膜２４および熱酸化膜２３を除去する。これにより、ｎ^-半導体層２の主表面１ａ全面が露出される。そして、たとえば１７００℃程度の温度で２０分間、ｎ^-半導体層２をアニールし、ｐ型半導体層５ａ，５ｂに注入した不純物を電気的に活性化する。続いて、ドライ酸素を供給して、ｎ^-半導体層２を１２００℃以下の温度で熱酸化することによって、ｎ^-半導体層２の主表面１ａ上に厚さ５０ｎｍの熱酸化膜２５を形成する。

次に図１３を参照して、フッ酸などの溶液を用いて熱酸化膜２５を除去する。そして、たとえば蒸着法などを用いて、Ｗ、Ｔｉ、Ｎｉ、またはＭｏなどよりなる厚さ０．１μｍ程度のショットキー電極３をｎ^-半導体層２の主表面１ａ上に形成する。これにより、所定形状のショットキー電極３が形成される。

ここで、熱酸化膜２５を形成してこの熱酸化膜２５を除去することにより、上述のイオン注入やアニールにより損傷したｎ^-半導体層２およびｐ型半導体層５ａ、５ｂの表面を熱酸化膜２５とともに除去し、ショットキー電極３を清浄な表面上に形成することができる。

その後、たとえば蒸着法などを用いて、ショットキー電極３上に厚さ３〜５μｍのＡｌ電極７を形成し、ｎ⁺半導体基板２０の裏面１ｂにカソード電極４を形成する。以上の工程により、図３に示す整流素子１０が完成する。

本実施の形態の整流素子１０によれば、ショットキー障壁によっても電流が制御されるが、主にｐ型半導体層５ａ、５ｂの各々に囲まれるｎ^-半導体層２の空乏層によって電流が制御される。したがって、小さい順方向電圧で上記電流経路が形成されるように空乏層を調整することで、定常損失を低減することができる。また、ｎ^-半導体層２の不純物濃度は低いので、逆方向電圧印加時には大きな空乏層がｎ^-半導体層２に形成される。これにより、漏れ電流が減少し、整流素子の耐圧を向上することができる。

また、ショットキー電極３とｎ^-半導体層２とがショットキー接合しているので、ショットキー電極３とｎ^-半導体層２とで構成されるショットキー障壁による耐圧向上の効果も得られる。

（実施の形態２）
図１４は、本発明の実施の形態２における整流素子の構成を示す断面図である。図１４を参照して、本実施の形態の整流素子１０ａにおいて、ｎ^-半導体層２はその表面に凸部１２を有している。凸部１２は、ｎ⁺半導体基板２０の表面に均一にエピタキシャル成長されたｎ^-半導体層２において、凸部１２以外の領域に溝１３を形成することによって形成されている。凸部１２の側面１２ｂおよび溝１３の底面にはｐ型半導体層５ａ、５ｂの各々が形成されており、凸部１２内においてｎ^-半導体層２はｐ型半導体層５ａ、５ｂの各々に囲まれている。そして、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面とを覆うように、ショットキー電極３が形成されている。これにより、ショットキー電極３は、凸部１２の上面１２ａにおいてｎ^-半導体層２にショットキー接触し、凸部１２の側面１２ｂおよび溝１３の底面においてｐ型半導体層５ａ、５ｂに電気的に接触している。ショットキー電極３の上にはＡｌ電極７が形成されている。

整流素子１０ａの具体的寸法はたとえば以下の通りである。凸部１２の高さｄ₆は１μｍであり、幅ｄ₇は１μｍである。ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ^-半導体層２の幅ｄ₈は０．６５μｍである。ｎ^-半導体層２の下面から溝１３の底面までの厚さｄ₉は１２μｍ以下であり、ｐ型半導体層５ａ、５ｂの各々の厚さｄ₁₀は０．３μｍである。

なお、これ以外の構成は実施の形態１における整流素子１０の構成とほぼ同様である。よって、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

続いて、本実施の形態における整流素子１０ａの動作原理について、図１５〜図１７を用いて説明する。図１５は、アノード電極とカソード電極とが同電位の状態における整流素子を説明するための図である。図１５を参照して、アノード電極８とカソード電極４とが同電位であると、ｎ^-半導体層２とｐ型半導体層５ａ、５ｂの各々との境界に空乏層９ａ、９ｂの各々が形成される。空乏層９ａは、図中左側の側面１２ｂから凸部１２の内部へ（図中右方向へ）延び、かつ図中左側の溝１３の底面から下方向へ延びる。空乏層９ｂは、図中右側の側面１２ｂから凸部１２の内部へ（図中左方向へ）延び、かつ図中左側の溝１３の底面から下方向へ延びる。

ここで、アノード電極８とカソード電極４とが同電位の場合、空乏層９ａと空乏層９ｂとは、凸部１２における交差部分Ｃにおいてわずかに交差するように延びる。これにより、ｐ型半導体層５ａ、５ｂの各々に囲まれるｎ^-半導体層２、言い換えれば凸部１２のｎ^-半導体層２が空乏層化される。その結果、アノード電極８、ｎ^-半導体層２、およびカソード電極４と繋がる電流経路が遮断される。加えて、アノード電極８、ｐ型半導体層５ａまたは５ｂ、およびｎ^-半導体層２と繋がる電流経路は、ｐｎ接合により電流が流れない状態であるため、アノード電極８とカソード電極４との間に電流は流れない。

図１６は、順方向電圧が印加された場合における整流素子を説明するための図である。図１６を参照して、アノード電極８の電位がカソード電極４の電位よりも高いと（順方向電圧が印加されると）、空乏層９ａ、９ｂの各々は図１５の状態よりも図中横方向（幅方向）および図中上方向に収縮する。特に空乏層９ａ、９ｂが図中横方向に収縮すると、凸部１２の内部に空乏層化されていない部分（電流経路）ができる。図１６において電流経路は幅ｄを有している。この電流経路を介して、アノード電極８とカソード電極４との間に電流Ｉが流れる。

図１７は、逆方向電圧が印加される場合における整流素子を説明するための図である。図１７を参照して、カソード電極４の電位がアノード電極８の電位よりも高いと（逆方向電圧が印加されると）、空乏層９ａと空乏層９ｂとが一体化した空乏層９が下方向に延びる。このとき、凸部１２内は空乏層化されており、アノード電極８とカソード電極４との間の電流経路は空乏層９により遮断されている。

続いて、本実施の形態における整流素子１０ａの製造方法について、図１８〜図２１を用いて説明する。始めに実施の形態１と同様の製造工程を経て、図１０に示す構造を得る。

なお、ｎ^-半導体層２のエピタキシャル成長の際、ＣＶＤ法に用いる不純物ガスの割合を減らすことで、凸部１２とされる部分（ｎ^-半導体層２の上部）の不純物濃度をそれ以外の部分（ｎ^-半導体層２の下部）の不純物濃度よりも低くして、逆方向電圧印加の際に凸部１２内部へ空乏層が延びやすくしてもよい。この場合、たとえばｎ^-半導体層２の上部の不純物濃度は１×１０¹⁵／ｃｍ³程度とされ、たとえばｎ^-半導体層２の下部の不純物濃度は１×１０¹⁶／ｃｍ³程度とされる。また、図１０におけるｎ^-半導体層２の厚さは１３μｍ以下であることが好ましい。

次に図１８を参照して、酸化膜２４上に所定パターンのレジスト（図示なし）を形成する。そして、このレジストをマスクとして、酸化膜２４、熱酸化膜２３、およびｎ^-半導体層２の上部をたとえばＲＩＥを用いてエッチングする。これにより、ｎ^-半導体層２内に溝１３が形成され、エッチングされなかった部分に凸部１２が形成される。酸化膜２４および熱酸化膜２３のエッチングにはたとえばＣＦ₄系ガスが用いられ、ｎ^-半導体層２のエッチングにはたとえばＳＦ₆とＯ₂との混合ガスが用いられる。ｎ^-半導体層２はたとえば１μｍの深さだけエッチングされる。

次に図１９を参照して、ｎ^-半導体層２を５００℃まで加熱し、酸化膜２４をマスクとしてたとえばＡｌ、Ｂなどの不純物をｎ^-半導体層２へイオン注入する。これにより、凸部１２の上面１２ａおよび側面１２ｂにｐ型半導体層５ａ、５ｂが形成される。ｐ型半導体層５ａ、５ｂの深さはたとえば０．３μｍとされ、不純物濃度はたとえば１×１０¹⁸／ｃｍ³とされる。

次に図２０を参照して、フッ酸などの溶液を用いて、酸化膜２４および熱酸化膜２３を除去する。これにより、凸部１２の上面１２ａ、側面１２ｂ、および溝１３の底面が露出される。そして、たとえば１７００℃以下の温度で２０分間、ｎ^-半導体層２をアニールし、ｐ型半導体層５ａ，５ｂに注入した不純物を電気的に活性化する。続いて、ドライ酸素を供給して、ｎ^-半導体層２およびｐ型半導体層５ａ，５ｂを１２００℃以下の温度で熱酸化することによって、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面とに、厚さ５０ｎｍの熱酸化膜２５を形成する。

次に図２１を参照して、フッ酸などの溶液により熱酸化膜２５を除去し、ｎ^-半導体層２の表面を清浄な表面にする。続いて、たとえば蒸着法などを用いて、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面とに、厚さ０．１μｍのショットキー電極３となる膜を形成する。

その後、実施の形態１と同様の方法により、ショットキー電極３上にＡｌ電極７を形成し、ｎ⁺半導体基板２０の裏面１ｂにカソード電極４を形成する。以上の工程により、図１４に示す整流素子１０ａが完成する。

本実施の形態の整流素子１０ａによれば、凸部１２の内部が電流経路として規定される。逆方向電圧印加時には、凸部１２の側面１２ｂから内部へ空乏層９ａ、９ｂが延び、凸部１２の内部が空乏層化される。したがって、電流経路を容易に遮断することができ、電流を制御し易くなる。また耐圧を向上することができる。

（実施の形態３）
図２２は、本発明の実施の形態３における整流素子の構成を示す断面図である。図２２を参照して、本実施の形態の整流素子１０ｂは、実施の形態２の整流素子１０ａの構成と比較して、ｐ型半導体層５ａ、５ｂの各々の位置が異なる。ｐ型半導体層５ａ、５ｂの各々は、凸部１２の側面１２ｂには形成されておらず、溝１３の底面のみに形成されている。また、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面とを覆うようにショットキー電極３が形成されている。これにより、ショットキー電極３は、凸部１２の上面１２ａおよび側面１２ｂにおいてｎ^-半導体層２にショットキー接触し、溝１３の底部においてｐ型半導体層５ａ、５ｂの各々に電気的に接触している。

整流素子１０ｂの具体的寸法はたとえば以下の通りである。凸部１２の幅ｄ₇は０．６５μｍであり、ｐ型拡散層５ａ、５ｂの各々の厚さｄ₁₀は、たとえば０．５μｍである。

なお、これ以外の構成は実施の形態２における整流素子１０ａの構成とほぼ同様である。よって、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

本実施の形態の整流素子１０ｂは、ｐ型半導体層５ａ、５ｂから延びる空乏層９ａ、９ｂによって、アノード電極８とカソード電極４との間に電流を流す状態と、アノード電極８とカソード電極４との間の電流経路を遮断する状態とを選択可能である。図２２では、空乏層９ａ、９ｂの各々が凸部１２の下部へ延びて交差部分Ｃにて互いに交差し、これにより電流経路が遮断された状態を示している。

続いて、本実施の形態における整流素子１０ｂの製造方法について、図２３〜図２６を用いて説明する。始めに、実施の形態２の製造工程と同様の製造工程を経て、図１８の構造を得る。

次に図２３を参照して、たとえばＬＰ（Low Pressure）ＣＶＤ法を用いて、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）よりなる厚さ０．５μｍ以下の酸化膜２６を形成する。酸化膜２６は、酸化膜２４上と、凸部１２の側面１２ｂと、溝１３の底面上とに形成される。

次に図２４を参照して、たとえばＲＩＥなどを用いて、酸化膜２６を均一にエッチバックする。これにより、酸化膜２４上および溝１３の底面上に存在する酸化膜２６が完全に除去され、凸部１２の側面１２ｂにのみ酸化膜２６が残る。これにより、溝１３の底面が露出し、凸部１２が酸化膜２４および２６で完全に覆われた状態になる。続いて、ｎ^-半導体層２を５００℃まで加熱し、酸化膜２４および２６をマスクとしてたとえばＡｌ、Ｂ（ボロン）などの不純物をｎ^-半導体層２へイオン注入する。これにより、溝１３の底面にｐ型半導体層５ａ、５ｂの各々が形成される。ｐ型半導体層５ａ、５ｂの各々の深さはたとえば０．５〜１．０μｍとされ、不純物濃度はたとえば１×１０¹⁸／ｃｍ³とされる。

次に図２５を参照して、フッ酸などの溶液を用いて、熱酸化膜２３、酸化膜２４および２６を除去する。続いて、たとえば１７００℃以下の温度で２０分間、ｎ^-半導体層２をアニールし、ｐ型半導体層５ａ，５ｂに注入した不純物を電気的に活性化する。次に、ドライ酸素を供給して、ｎ^-半導体層２およびｐ型半導体層５ａ，５ｂを１２００℃程度の温度で熱酸化することによって、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面とに、厚さ５０ｎｍの熱酸化膜２３を形成する。

次に図２６を参照して、フッ酸などの溶液により熱酸化膜２３を除去し、ｎ^-半導体層２とｐ型半導体層５ａ，５ｂの表面を清浄な表面にする。続いて、たとえば蒸着法などを用いて、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面とに、厚さ０．１μｍのショットキー電極３となる膜を形成する。

その後、実施の形態１と同様の方法により、ショットキー電極３上にＡｌ電極７を形成し、半導体基板２０の裏面１ｂにカソード電極４を形成する。以上の工程により、図２２に示す整流素子１０ｂが完成する。

本実施の形態の整流素子１０ｂによれば、凸部１２の上面１２ａに加えて側面１２ｂにもｎ^-半導体層２が形成されるので、凸部の上面にのみｎ^-半導体層２を形成する場合に比べてショットキー電極３と接触するｎ^-半導体層２の表面積を増加することができる。したがって、順方向電流の電流量を増加することができる。

また、溝１３の底面にあるｐ型半導体層５ａ，５ｂからｎ^-半導体層２に空乏層９ａ、９ｂが縦方向と横方向に延びることで凸部１２の底面（側面１２ｂの下方）部分のｎ^-半導体層を空乏層化して、電流経路を容易に遮断することができるので、電流を制御し易くなる。また耐圧を向上することができる。

（実施の形態４）
図２７は、本発明の実施の形態４における整流素子の構成を示す断面図である。図２７を参照して、本実施の形態の整流素子１０ｃは、実施の形態２の整流素子１０ａの構成と比較して、高濃度不純物領域としてのｎ型半導体層６が形成されている点において異なる。ｎ型半導体層６は凸部１２の上面１２ａに形成されており、ショットキー電極３とショットキー接触している。またｎ型半導体層６は、凸部１２においてその周囲をｎ^-半導体層２に取り囲まれている。ｎ型半導体層６の不純物濃度はｎ^-半導体層２の不純物濃度よりも高い。

なお、これ以外の構成は実施の形態２における整流素子１０ａの構成とほぼ同様である。よって、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

本実施の形態の整流素子１０ｃによれば、ｎ^-半導体層２の不純物濃度を高濃度にすることなく、ｎ型半導体層６とショットキー電極３とのショットキー障壁φＢｎ₁を低下させることができる。

図２８は、本発明の実施の形態４における他の整流素子の構成を示す断面図である。図２８を参照して、本実施の形態の整流素子１０ｄは、実施の形態３の整流素子１０ｂの構成と比較して、高濃度不純物領域としてのｎ型半導体層６が形成されている点において異なる。ｎ型半導体層６は凸部１２の上面１２ａに形成されており、ショットキー電極３とショットキー接触している。またｎ型半導体層６は、凸部１２の内部においてその周囲をｎ^-半導体層２に取り囲まれている。ｎ型半導体層６の不純物濃度はｎ^-半導体層２の不純物濃度よりも高い。

なお、これ以外の構成は実施の形態３における整流素子１０ｂの構成とほぼ同様である。よって、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

図２８の整流素子１０ｄにおいても、図２７の整流素子と同様の効果を得ることができる。

以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。

本発明の整流素子は、パワーデバイスに適用される整流素子に適している。

本発明の実施の形態１における整流素子の構成を示す断面図であって、図２および図３のＩ−Ｉ線に沿う断面図である。 本発明の実施の形態１における整流素子の構成を示す平面図である。 本発明の実施の形態１における他の整流素子の構成を示す平面図である。 ショットキーダイオードにおける順方向のアノード電圧とアノード電流との関係を模式的に示す図である。 図４のアノード電圧をアノード電流に対してセミログプロットした図である。 逆方向飽和電流Ｊ_sを温度（ｑ／ｋ_BＴ）に対してセミログプロットした図である。 本発明の実施の形態１において、アノード電極とカソード電極とが同電位の状態における整流素子を説明するための図である。 本発明の実施の形態１において、順方向電圧が印加された場合における整流素子を説明するための図である。 本発明の実施の形態１において、逆方向電圧が印加される場合における整流素子を説明するための図である。 本発明の実施の形態１における整流素子の製造方法の第１工程を示す断面図である。 本発明の実施の形態１における整流素子の製造方法の第２工程を示す断面図である。 本発明の実施の形態１における整流素子の製造方法の第３工程を示す断面図である。 本発明の実施の形態１における整流素子の製造方法の第４工程を示す断面図である。 本発明の実施の形態２における整流素子の構成を示す断面図である。 本発明の実施の形態２において、アノード電極とカソード電極とが同電位の状態における整流素子を説明するための図である。 本発明の実施の形態２において、順方向電圧が印加された場合における整流素子を説明するための図である。 本発明の実施の形態２において、逆方向電圧が印加される場合における整流素子を説明するための図である。 本発明の実施の形態２における整流素子の製造方法の第１工程を示す断面図である。 本発明の実施の形態２における整流素子の製造方法の第２工程を示す断面図である。 本発明の実施の形態２における整流素子の製造方法の第３工程を示す断面図である。 本発明の実施の形態２における整流素子の製造方法の第４工程を示す断面図である。 本発明の実施の形態３における整流素子の構成を示す断面図である。 本発明の実施の形態３における整流素子の製造方法の第１工程を示す断面図である。 本発明の実施の形態３における整流素子の製造方法の第２工程を示す断面図である。 本発明の実施の形態３における整流素子の製造方法の第３工程を示す断面図である。 本発明の実施の形態３における整流素子の製造方法の第４工程を示す断面図である。 本発明の実施の形態４における整流素子の構成を示す断面図である。 本発明の実施の形態４における他の整流素子の構成を示す断面図である。 従来のＳｉＣ−ＳＢＤ（整流素子）の構成を示す断面図である。 従来のケイ素系ｐｎ接合ダイオード（整流素子）の構成を示す断面図である。

符号の説明

１ａ 主表面、１ｂ 裏面、２，１０２，１１２ ｎ^-半導体層（ドリフト層）、３ ショットキー電極、４，１０４，１１４ カソード電極、５ａ，５ｂ ｐ型半導体層、６ ｎ型半導体層、７ Ａｌ電極、８，１０３，１１３ アノード電極、９，９ａ，９ｂ 空乏層、１０，１０ａ〜１０ｄ，１１０，１２０ 整流素子、１２ 凸部、１２ａ 上面、１２ｂ 側面、１３ 溝、２０ ｎ⁺半導体基板、２３，２５ 熱酸化膜、２４，２６ 酸化膜、２４ａ 孔、１０１ ＳｉＣ基板、１１１ Ｓｉ基板、１１５ ｐ型不純物領域。

Claims (10)

1. ワイドバンドギャップ半導体よりなる第１導電型の第１不純物領域と、
   前記第１不純物領域内に形成され、かつ平面的に見て前記第１不純物領域を囲むように形成された第２導電型の第２不純物領域と、
   前記第１不純物領域とショットキー接触し、かつ前記第２不純物領域と電気的に接続された第１電極と、
   前記第１電極とは異なる電位を印加可能であり、かつ前記第１不純物領域に電気的に接続された第２電極とを備え、
   前記第１電極と前記第２電極との電位差が変化することにより、前記第１電極と前記第２電極との間に電流を流す状態と、前記第２不純物領域に囲まれる前記第１不純物領域を空乏層化させて前記第１電極と前記第２電極との間の電流経路を遮断する状態とを選択可能な、整流素子。
2. 前記第１不純物領域は凸部を有し、
   前記凸部の上面において前記第１不純物領域と前記第１電極とがショットキー接触し、かつ前記凸部の側面において前記第２不純物領域と前記第１電極とが接触することを特徴とする、請求項１に記載の整流素子。
3. 前記凸部における第１不純物領域の不純物濃度が前記凸部以外の前記第１不純物領域の不純物濃度よりも低いことを特徴とする、請求項２に記載の整流素子。
4. 前記第１不純物領域は凸部を有し、
   前記凸部の上面および側面において前記第１不純物領域と前記第１電極とがショットキー接触することを特徴とする、請求項１に記載の整流素子。
5. 請求項１〜４に記載の整流素子を複数備え、
   複数の前記整流素子における前記第１不純物領域の各々は、平面的に見てマトリクス状あるいはストライプ状に形成されていることを特徴とする、整流素子。
6. 前記第１不純物領域は相対的に不純物濃度の高い第１導電型の高濃度不純物領域を有し、かつ前記高濃度不純物領域と前記第１電極とがショットキー接触することを特徴とする、請求項１〜５のいずれかに記載の整流素子。
7. ワイドバンドギャップ半導体よりなる第１不純物領域の表面に、平面的に見て前記第１不純物領域を囲むように前記第１不純物領域とは異なる導電型の第２不純物領域を形成する工程と、
   前記第１不純物領域とショットキー接触し、かつ前記第２不純物領域と電気的に接続された第１電極を形成する工程と、
   前記第１電極とは異なる電位を印加可能であり、かつ前記第１不純物領域に電気的に接続された第２電極を形成する工程とを備え、
   前記第１電極と前記第２電極との電位差が変化することにより、前記第１電極と前記第２電極との間に電流を流す状態と、前記第２不純物領域に囲まれる前記第１不純物領域を空乏層化させて前記第１電極と前記第２電極との間の電流経路を遮断する状態とを選択可能であるように、前記第１不純物領域の不純物濃度が調整される、整流素子の製造方法。
8. 前記第１不純物領域に凸部を形成する工程をさらに備え、
   前記第２不純物領域を形成する工程において、前記凸部の側面に前記第２不純物領域を形成することを特徴とする、請求項７に記載の整流素子の製造方法。
9. 前記第１不純物領域に凸部を形成する工程をさらに備え、
   前記第２不純物領域を形成する工程において、前記凸部の肩部に前記第２不純物領域を形成することを特徴とする、請求項７に記載の整流素子の製造方法。
10. 前記第１不純物領域および前記第２不純物領域の表面を熱酸化することにより熱酸化膜を形成する工程と、
    前記熱酸化膜を除去する工程とをさらに備える、請求項７〜９のいずれかに記載の整流素子の製造方法。

Images