JP2017126604A - 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び昇降機 - Google Patents

半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び昇降機 Download PDF

Info

Publication number
JP2017126604A
JP2017126604A JP2016003643A JP2016003643A JP2017126604A JP 2017126604 A JP2017126604 A JP 2017126604A JP 2016003643 A JP2016003643 A JP 2016003643A JP 2016003643 A JP2016003643 A JP 2016003643A JP 2017126604 A JP2017126604 A JP 2017126604A
Authority
JP
Japan
Prior art keywords
region
semiconductor device
electrode
sic
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016003643A
Other languages
English (en)
Other versions
JP6584966B2 (ja
Inventor
清水　達雄
Tatsuo Shimizu
達雄 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2016003643A priority Critical patent/JP6584966B2/ja
Priority to US15/387,149 priority patent/US10141410B2/en
Publication of JP2017126604A publication Critical patent/JP2017126604A/ja
Application granted granted Critical
Publication of JP6584966B2 publication Critical patent/JP6584966B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/051—Manufacture or treatment of Schottky diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3408—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/90—Thermal treatments, e.g. annealing or sintering

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】ショットキー障壁高さのばらつきが抑制された半導体装置を提供する。【解決手段】実施形態の半導体装置は、ｎ型のＳｉＣ領域と、ＳｉＣ領域に接した電極と、酸素を含む、ＳｉＣ領域内の前記電極側の領域と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び昇降機に関する。
次世代の半導体装置用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失且つ高温動作可能な半導体装置を実現することができる。
ｎ型のＳｉＣ領域と金属を含む電極との間のショットキー障壁高さがばらつくと、半導体装置の特性ばらつきが生じ問題となる。ショットキー障壁高さのばらつきが抑制された半導体装置の実現が望まれる。
Ｓ．Ｔａｎｉｍｏｔｏ ｅｔ ａｌ.，"Ｔｏｗａｒｄ ａ ｂｅｔｔｅｒ ｕｎｄｅｒｓｔａｎｄｉｎｇ ｏｆ Ｎｉ−ｂａｓｅｄ ｏｈｍｉｃ ｃｏｎｔａｃｔｓ ｏｎ ＳｉＣ"，Ｍａｔｅｒ．Ｓｃｉ．Ｆｏｒｕｍ,Ｖｏｌｓ．６７９−６８０，ｐｐ４６５−４６８（２０１１）．
本発明が解決しようとする課題は、ショットキー障壁高さのばらつきが抑制された半導体装置、半導体装置の製造方法、上記半導体装置を用いたインバータ回路、駆動装置、車両、及び昇降機を提供することにある。
実施形態の半導体装置は、ｎ型のＳｉＣ領域と、ＳｉＣ領域に接した電極と、酸素を含む、ＳｉＣ領域内の前記電極側の領域と、を備える。
第１の実施形態の半導体装置を示す模式断面図。 第１の実施形態のＳｉＣ半導体の結晶構造を示す図。 第１の実施形態の半導体装置の元素プロファイルを示す図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置及び半導体装置の製造方法の作用の説明図。 第１の実施形態の半導体装置及び半導体装置の製造方法の作用の説明図。 第２の実施形態の半導体装置を示す模式断面図。 第３の実施形態の半導体装置を示す模式断面図。 第４の実施形態の半導体装置を示す模式断面図。 第５の実施形態の半導体装置を示す模式断面図。 第５の実施形態の第１の変形例の半導体装置を示す模式断面図。 第５の実施形態の第２の変形例の半導体装置を示す模式断面図。 第５の実施形態の第３の変形例の半導体装置を示す模式断面図。 第５の実施形態の第４の変形例の半導体装置を示す模式断面図。 第６の実施形態の半導体装置を示す模式断面図。 第６の実施形態の変形例の半導体装置を示す模式断面図。 第７の実施形態の半導体装置を示す模式断面図。 第７の実施形態の変形例の半導体装置を示す模式断面図。 第８の実施形態の駆動装置の模式図。 第９の実施形態の車両の模式図。 第１０の実施形態の車両の模式図。 第１１の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、ｎ型のＳｉＣ領域と、ＳｉＣ領域に接した電極と、酸素を含む、ＳｉＣ領域内の電極側の領域と、を備える。
図１は、本実施形態の半導体装置であるショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）の構成を示す模式断面図である。
このＳＢＤ１００は、ｎ＋型のＳｉＣ基板１０、ｎ−型のドリフト領域（ＳｉＣ領域）１２、酸素領域（領域）１４、アノード電極（電極）１６、カソード電極１８を備える。
ｎ＋型のＳｉＣ基板１０は、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣである。ｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
図２は、ＳｉＣ半導体の結晶構造を示す図である。ＳｉＣ半導体の代表的な結晶構造は、４Ｈ−ＳｉＣのような六方晶系である。六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の一方が（０００１）面である。（０００１）面を、シリコン面と称する。シリコン面にはＳｉ（シリコン）が配列している。
六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の他方が（０００−１）面である。（０００−１）面を、カーボン面と称する。カーボン面にはＣ（炭素）が配列している
一方、六角柱の側面（柱面）が、（１−１００）面と等価な面であるｍ面、すなわち｛１−１００｝面である。また、隣り合わない一対の稜線を通る面が（１１−２０）面と等価な面であるa面、すなわち｛１１−２０｝面である。ｍ面及びa面には、Ｓｉ（シリコン）及びＣ（炭素）の双方が配列している。
以下、ＳｉＣ基板１０の表面（上面）がシリコン面に対し０度以上８度以下傾斜した面、裏面（下面）がカーボン面に対し０度以上８度以下傾斜した面である場合を例に説明する。シリコン面に対し０度以上８度以下傾斜した面、及び、カーボン面に対し０度以上８度以下傾斜した面は、それぞれ、特性上、シリコン面、カーボン面とほぼ同等とみなすことができる。
ｎ−型のドリフト領域１２は、例えば、ＳｉＣ基板１０上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。ドリフト領域１２の、ｎ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下である。
ドリフト領域１２の表面は、シリコン面に対し０度以上８度以下傾斜した面である。ドリフト領域１２の膜厚は、例えば、５μｍ以上１５０μｍ以下である。
ドリフト領域１２上には、金属を含むアノード電極１６が設けられている。アノード電極１６はドリフト領域１２に接する。ドリフト領域１２とアノード電極１６は、電気的に接続される。
アノード電極１６に含まれる金属は、例えば、Ｎｉ（ニッケル）、Ｔｉ（チタン）、又は、Ｍｏ（モリブデン）ある。アノード電極１６は、単体の金属であっても複数の金属の積層構造であっても構わない。また、アノード電極１６は、複数の金属の合金であっても構わない。また、アノード電極１６は、金属シリサイドや金属カーバイド等の金属半導体化合物を含んでいても構わない。なお、アノード電極１４を形成する金属中の酸素濃度は、１×１０１６ｃｍ−３未満である。
ドリフト領域１２内のアノード電極１６側には、酸素を含む酸素領域（領域）１４が設けられる。酸素領域１４の酸素濃度は、例えば、１×１０１６ｃｍ−３以上１×１０２１ｃｍ−３以下である。また、酸素領域１４の酸素濃度は、例えば、１×１０１７ｃｍ−３以上１×１０２０ｃｍ−３以下である。酸素領域１４の酸素濃度は、例えば、酸素領域１４の最大酸素濃度で代表される。酸素領域１４の酸素濃度は、例えば、測定された酸素濃度の値の最大値である。
酸素領域１４は、酸素を含有するＳｉＣ領域である。酸素領域１４は、２つの酸素がＳｉＣ格子中の１つの炭素を置換した構造を備える。上記構造を備えることにより、酸素領域１４では、炭素空孔密度が低減されている。上記構造を備えることにより、酸素領域１４にＳｉ−Ｏ−Ｓｉ結合が存在する。
図３は、本実施形態の半導体装置の元素プロファイルを示す図である。ｎ−型のドリフト領域（ｎ型のＳｉＣ領域）１２とアノード電極（電極）１６とを含む断面の、酸素の濃度分布を示す。
図３に示すように、ドリフト領域１２とアノード電極１６との間の界面のドリフト領域１２側に、酸素の濃度分布のピークが存在する。このピークを含む領域が酸素領域１４である。
ＳｉＣ基板１０のドリフト領域１２と反対側には、金属を含むカソード電極１８が設けられる。カソード電極１８は、アノード電極１６との間にドリフト領域１２を挟む。カソード電極１８は、ＳｉＣ基板１０に接する。カソード電極１８は、ドリフト領域１２に電気的に接続される。
カソード電極１８に含まれる金属は、例えば、Ｎｉ（ニッケル）又はＡｌ（アルミニウム）である。カソード電極１８は、単体の金属であっても、複数の金属の積層構造であっても構わない。また、カソード電極１８は、複数の金属の合金であっても構わない。また、カソード電極１８は、金属半導体化合物を含んでいても構わない。
以下、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置の製造方法は、酸素を含有する雰囲気中、ＳｉＣの酸化量が１ｎｍ未満となる条件で熱処理を行い、ｎ型のＳｉＣ領域に酸素を含む領域を形成し、上記領域を形成した後に、上記ＳｉＣ領域上に金属を含む電極を形成する。本実施形態の半導体装置の製造方法は、図１に示した半導体装置の製造方法の一例である。
図４−図６は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
最初に、表面がシリコン面に対し０度以上８度以下傾斜した面、裏面がカーボン面に対し０度以上８度以下傾斜した面を有するｎ＋型のＳｉＣ基板１０を準備する。次に、ＳｉＣ基板１０の表面に、エピタキシャル成長法により、ｎ−型のドリフト領域１２を形成する（図４）。ドリフト領域１２の表面も、シリコン面に対し０度以上８度以下傾斜した面となる。
次に、ドリフト領域１２上に熱酸化により熱酸化膜１９を形成する（図５）。熱酸化は、例えば、酸化性雰囲気中で１２００℃以上１５００℃以下の温度で行われる。
次に、熱酸化膜１９を剥離する。熱酸化膜１９は、例えば、フッ酸系のウェットエッチングにより剥離される。
次に、酸素を含有する雰囲気中、ＳｉＣの酸化量が１ｎｍ未満となる条件で熱処理を行い、ドリフト領域１２に酸素領域１４を形成する（図６）。熱処理中のＳｉＣの酸化量は、例えば、熱処理時に熱処理炉内にＳｉＣウェハのテストウェハを入れることでモニタすることが可能である。
酸素領域１４は、ドリフト領域１２表面に形成される。熱処理により、ドリフト領域１２に酸素が拡散し、酸素領域１４が形成される。
熱処理の「ＳｉＣの酸化量が１ｎｍ未満となる条件」とは、実質的にＳｉＣを酸化しない条件である。熱処理は、例えば、３００℃以上９００℃以下の温度で行われる。
その後、公知のプロセスにより、酸素領域１４上に金属を含むアノード電極１６を形成する。更に、ＳｉＣ基板１０の裏面側に金属を含むカソード電極１８を形成し、図１に示す本実施形態のＳＢＤ１００が製造される。
以下、本実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。
図７は、本実施形態の半導体装置及び半導体装置の製造方法の作用の説明図である。第１原理計算に基づく、ＳｉＣを酸化する場合の炭素空孔の形成機構を示す。
ＳｉＣ表面から酸素（Ｏ）がＳｉＣ中に供給されると、ＳｉＣ格子中の炭素（Ｃ）と酸素が結合して一酸化炭素（ＣＯ）が生成される。結果として、炭素空孔が形成される（図７（ａ））。この炭素空孔形成機構を第１の炭素空孔形成モードと称する。
そして、炭素空孔と２個の酸素が共存する場合、炭素空孔を２個の酸素で置換した構造がエネルギー的に安定することが第１原理計算により明らかになった（図７（ｂ））。ＳｉＣ格子中にＳｉ−Ｏ−Ｓｉ結合が形成される。炭素空孔を２個の酸素で置換することにより、８．２ｅＶと大きなエネルギー利得が得られる。
図７（ｂ）に示す構造は、エネルギー的に安定である。しかし、例えば、高温でＳｉＣの酸化が進むと、ＳｉＣ中に２個の酸素が存在する構造は体積が大きいため周囲に歪を与える。この歪を解消するために、ＳｉＣ格子中の炭素が、格子間に放出され格子間炭素となる。結果として、炭素空孔が形成される（図７（ｃ））。この炭素空孔形成機構を第２の炭素空孔形成モードと称する。
ＳｉＣを酸化して酸化膜を形成する場合には、第１の炭素空孔形成モードと第２の炭素空孔形成モードの２つのモードにより、酸化膜直下のＳｉＣ中に炭素空孔が形成され得ることが明らかになった。
図８は、本実施形態の半導体装置及び半導体装置の製造方法の作用の説明図である。図８（ａ）がＳｉＣ格子中に炭素空孔がある場合のバンド図、図８（ｂ）がＳｉＣ格子中の炭素を２個の酸素で置換した場合のバンド図である。
図８（ａ）に示すように、炭素空孔が存在する場合は、バンドギャップにギャップ中状態が形成される。このギャップ中状態が相互作用することにより、バンドギャップの伝導帯の下端側に局在状態が形成される。また、価電子帯の上端側に局在状態が形成される。
図８（ｂ）に示すように、ＳｉＣ格子中の炭素を２個の酸素で置換した場合は、ギャップ中状態が消滅する。したがって、バンドギャップ中の電子やホールの局在状態が形成されることもない。
ｎ型のＳｉＣ領域と金属を含む電極との界面近傍に炭素空孔が存在すると、バンドギャップ中の局在状態に電子やホール（正孔）がトラップされる。電子やホールがトラップされた領域で局所的なフェルミレベルピニングが生じる。このため、ｎ型のＳｉＣ領域と電極との間に、局所的にショットキー障壁の低い部分が生じる。
局所的にショットキー障壁の低い部分が生じると、例えば、ＳＢＤのオン電圧（ＶＦ）のばらつきの原因となる恐れがある。また、局所的にショットキー障壁の低い部分が生じると、例えば、ショットキー障壁の低い部分に過剰な順方向電流（オン電流）が流れ、ＳＢＤ１００が破壊する恐れがある。
以上のように、ｎ型のＳｉＣ領域と電極との界面近傍に存在する炭素空孔が、ＳＢＤのオン電圧（ＶＦ）のばらつきや、破壊の原因となり得ることが明らかになった。
ＳＢＤのＳｉＣ領域と電極との界面近傍の炭素空孔は、ＳｉＣのエピタキシャル成長、又は、ＳｉＣの酸化等により形成される。
本実施形態のＳＢＤ１００は、アノード電極１６直下のドリフト領域１２に、酸素領域１４を設ける。言い換えれば、ドリフト領域１２とアノード電極１４との界面の近傍のドリフト領域１２側に酸素領域１４を設ける。
酸素領域１４では、炭素空孔を２個の原子によって置換することで、炭素空孔の密度が低減されている。したがって、フェルミレベルピニングが抑制され、オン電圧（ＶＦ）のばらつきが低減したＳＢＤ１００が実現される。また、破壊耐性の高いＳＢＤ１００が実現される。
酸素領域１４は、フェルミレベルピニングを抑制する観点から、ドリフト領域１２とアノード電極１６との界面から近い位置にあることが望ましい。この観点から、酸素領域１４の酸素濃度のピークの頂部の位置と、アノード電極１６との距離が１０ｎｍ以下であることが望ましく、５ｎｍ以下であることがより望ましく、３ｎｍ以下であることが更に望ましい。
酸素領域１４の酸素濃度のピークの半値全幅は、例えば、上記距離が１０ｎｍ以下、５ｎｍ以下、３ｎｍ以下の場合、それぞれ、１０ｎｍ以下、５ｎｍ以下、３ｎｍ以下である。
酸素濃度のピークの頂部と電極との距離は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。例えば、電極に含まれる金属がＳＩＭＳの検出限界以下になる点から、酸素濃度のピークの頂部までの距離を、酸素濃度のピークの頂部と電極との距離とする。酸素領域１４の酸素濃度のピークの半値全幅は、例えば、ＳＩＭＳにより測定することが可能である。
酸素領域１４の酸素濃度は、１×１０１６ｃｍ−３以上１×１０２１ｃｍ−３以下であることが望ましい。上記範囲を下回ると、十分にフェルミレベルピニングを抑制できない恐れがある。また、上記範囲を上回ると、酸素領域１４が絶縁層として働き、オン電流が低減する恐れがある。
酸素領域１４の酸素濃度は、１×１０１７ｃｍ−３以上１×１０２０ｃｍ−３以下であることがより望ましい。製造プロセスを最適化することにより、生成される炭素空孔の濃度を１×１０１７ｃｍ−３以上５×１０２０ｃｍ−３以下に調整することが可能である。存在する全ての炭素空孔に二つの酸素を導入した濃度が最適な濃度である。酸素領域１４の酸素濃度は、例えば、ＳＩＭＳにより測定することが可能である。
そして、酸素領域１４にＳｉ−Ｏ−Ｓｉ結合があることが望ましい。Ｓｉ−Ｏ−Ｓｉ結合があるか否かは、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、又はＦＴ−ＩＲ装置（Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ Ｉｎｆｒａｒｅｄ Ｓｐｅｃｔｒｏｍｅｔｅｒ）を用いた測定により判断することが可能である。
また、酸素領域１４中の酸素がＳｉＣ格子の炭素を置換していることが望ましい。酸素領域１４中の酸素がＳｉＣ格子の炭素を置換しているか否かは、ＸＰＳ、又はＦＴ−ＩＲ装置を用いた測定により判断することが可能である。
炭素空孔は、ドリフト領域１２中にランダムに分布する。したがって、炭素空孔に酸素を導入することにより形成された酸素領域１４中の酸素の分布もランダムになる。酸素領域１４中の酸素の分布は、例えば、３次元アトムプローブにより分析することが可能である。
本実施形態のＳＢＤ１００の製造方法では、酸素を含有する雰囲気中、実質的にＳｉＣの酸化が進行しない条件で、酸素領域１４を形成する。すなわち、ＳｉＣの酸化量が１ｎｍ未満となる条件で熱処理を行う。例えば、３００℃以上９００℃以下の低い温度で熱処理を行う。
酸素を含有する雰囲気中、実質的にＳｉＣの酸化が進行しない条件で、熱処理を行うことにより、ＳｉＣ中への酸素の過剰供給を抑制する。したがって、上記第１及び第２の炭素空孔形成モードによる炭素空孔形成が抑制される。そして、適度に供給される酸素により、ＳｉＣ中に存在する炭素空孔を２つの酸素で置換し、ＳｉＣ中の炭素空孔を低減する。
なお、シリコン面と比較して、酸化速度が速いカーボン面にアノード電極１６を形成する場合には、酸素領域１４を形成する熱処理は、例えば、３００℃以上８００℃以下で行うことが望ましい。ａ面やｍ面の酸化速度は、シリコン面とカーボン面との中間の速度となる。したがって、ａ面やｍ面にアノード電極１６を形成する場合には、例えば、３００℃以上８５０℃以下で行うことが望ましい。
望ましい熱処理の温度には、面方位依存性がある。カーボン面では３００℃以上８００℃以下、ａ面やｍ面では３００℃以上８５０℃以下、シリコン面では３００℃以上９００℃以下の温度で行われることが望ましい。
熱処理の温度が上記範囲を上回らなければ、例えば、６時間以上の常圧ドライ酸化をしても、ＳｉＣが１ｎｍ以上酸化されることがない。また、熱処理の温度が上記範囲を下回ると、酸素のドリフト領域１２中への拡散が不十分となり酸素領域１４が形成されない恐れがある。
酸素領域１４の形成前に、熱酸化により熱酸化膜１９を形成することが望ましい。熱酸化膜１９の形成時に、ドリフト領域１２内部に格子間炭素が拡散し、ドリフト領域１２深部の炭素空孔に入る。これにより、ドリフト領域１２深部の炭素空孔密度が低減する。ドリフト領域１２深部の炭素空孔は、電子と正孔の再結合中心として働く。ドリフト領域１２深部の炭素空孔密度が高くなるとキャリアライフタイムが短くなる。
熱酸化は、例えば、酸化性雰囲気中で１２００℃以上１５００℃以下の温度で行われる。上記範囲を下回ると、格子間炭素が十分拡散せず、ドリフト領域１２深部の炭素空孔密度が高くなる恐れがある。上記範囲を下回るとドリフト領域１２表面の炭素空孔密度が高くなりすぎる恐れがある。熱酸化は、１３００℃以上１４００℃以下が望ましく、例えば１３５０℃である。
以上、本実施形態によれば、アノード電極１６とドリフト領域１２との間のショットキー障壁高さのばらつきが抑制される。したがって、オン電圧（ＶＦ）のばらつきが低減したＳＢＤ１００が実現される。また、破壊耐性の高いＳＢＤ１００が実現される。
（第２の実施形態）
本実施形態の半導体装置は、第１の電極（電極）に接した、第１のＳｉＣ領域と第１の電極との間の複数のｐ型の第２のＳｉＣ領域を、更に備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。本実施形態の半導体装置は、ＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ）ダイオードである。
図９は、本実施形態の半導体装置であるＪＢＳダイオード２００の構成を示す模式断面図である。
ＪＢＳダイオード２００は、ｎ＋型のＳｉＣ基板１０、ｎ−型のドリフト領域（第１のＳｉＣ領域）１２、ｐ型の第２のＳｉＣ領域２０、酸素領域（領域）１４、アノード電極（第１の電極）１６、カソード電極（第２の電極）１８を備える。
ｐ型の第２のＳｉＣ領域２０は、アノード電極１６に接する。第２のＳｉＣ領域２０は、ドリフト領域１２とアノード電極１６との間に設けられる。第２のＳｉＣ領域２０は、ドリフト領域１２の表面に選択的に複数設けられる。第２のＳｉＣ領域２０は、ｐ型の不純物を含む。ｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
酸素領域（領域）１４は、ｐ型の第２のＳｉＣ領域２０内のアノード電極１６側にも設けられる。
ＪＢＳダイオード２００では、逆方向バイアス時に第２のＳｉＣ領域２０間のドリフト領域１２で空乏層が繋がる。したがって、逆方向バイアス時のリーク電流が抑制される。
以上、本実施形態によれば、第１の実施形態と同様の作用により、アノード電極１６とドリフト領域１２との間のショットキー障壁高さのばらつきが抑制される。したがって、オン電圧（ＶＦ）のばらつきが低減したＪＢＳダイオード２００が実現される。また、破壊耐性の高いＪＢＳダイオード２００が実現される。更に、逆方向バイアス時のリーク電流が抑制されたＪＢＳダイオード２００が実現される。
（第３の実施形態）
本実施形態の半導体装置は、第１の電極に接し、ｐ型の第２のＳｉＣ領域と第１の電極との間に設けられ、ｐ型の第２のＳｉＣ領域よりもｐ型不純物濃度の高いｐ型の第３のＳｉＣ領域を、更に備えること以外は、第２の実施形態と同様である。したがって、第２の実施形態と重複する内容については、記述を省略する。本実施形態の半導体装置は、ＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ／Ｓｃｈｏｔｔｋｙ）ダイオードである。
図１０は、本実施形態の半導体装置であるＭＰＳダイオード３００の構成を示す模式断面図である。
ＭＰＳダイオード３００は、ｎ＋型のＳｉＣ基板１０、ｎ−型のドリフト領域（第１のＳｉＣ領域）１２、ｐ型の第２のＳｉＣ領域２０、ｐ＋型の第３のＳｉＣ領域２２、酸素領域（領域）１４、アノード電極（第１の電極）１６、カソード電極（第２の電極）１８を備える。
ｐ型の第２ＳｉＣ領域２０は、ドリフト領域１２とアノード電極１６との間に設けられる。第２のＳｉＣ領域２０は、ドリフト領域１２の表面に選択的に複数設けられる。第２のＳｉＣ領域２０は、ｐ型の不純物を含む。ｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｐ＋型の第３のＳｉＣ領域２２は、アノード電極１６に接して設けられる。第３のＳｉＣ領域２２は、第２のＳｉＣ領域２０とアノード電極１６との間に設けられる。第３のＳｉＣ領域２２は、ｐ型の不純物を含む。第３のＳｉＣ領域２２のｐ型不純物濃度は、第２のＳｉＣ領域２０よりも高い。第３のＳｉＣ領域２２のｐ型不純物の濃度は、例えば、５×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下である。
酸素領域（領域）１４は、第３のＳｉＣ領域２２内のアノード電極１６側にも設けられる。
ＭＰＳダイオード３００では、逆方向バイアス時にｐ型の第２のＳｉＣ領域２０間のドリフト領域１２で空乏層が繋がる。したがって、逆方向バイアス時のリーク電流が抑制される。
ＭＰＳダイオード３００では、ｐ＋型の第３のＳｉＣ領域２２を設けることにより、第３のＳｉＣ領域２２とアノード電極１６との間のコンタクト抵抗が低減する。したがって、順方向バイアス時にアノード電極１６からドリフト領域１２へのホール注入が促進される。よって、伝導度変調が生じ、ＭＰＳダイオード３００のオン電流（順方向電流）が増大する。
以上、本実施形態によれば、第２の実施形態と同様の作用により、アノード電極１６とドリフト領域１２との間のショットキー障壁高さのばらつきが抑制される。したがって、オン電圧（ＶＦ）のばらつきが低減したＭＰＳダイオード３００が実現される。また、破壊耐性の高いＭＰＳダイオード３００が実現される。また、逆方向バイアス時のリーク電流が抑制されたＭＰＳダイオード３００が実現される。更に、オン電流の増大したＭＰＳダイオード３００が実現される。
なお、ｐ＋型の第３のＳｉＣ領域２２とアノード電極１６との間のコンタクト抵抗を更に低減するために、アノード電極１６の第３のＳｉＣ領域２２に接する領域にシリサイド領域を設けることも可能である。シリサイド領域は、例えば、ニッケルシリサイド、チタンシリサイドである。
（第４の実施形態）
本実施形態の半導体装置は、ｎ型の第１のＳｉＣ領域（ＳｉＣ領域）と第１の電極（電極）との間に設けられ、第１の電極に電気的に接続され、第１の電極よりも大きい仕事関数を有する第３の電極を、更に備えること以外は、第１の実施形態と同様である。本実施形態の半導体装置は、ドリフト領域に対する障壁が低い電極と、高い電極とを備えるＳＢＤである。
図１１は、本実施形態の半導体装置であるＳＢＤ４００の構成を示す模式断面図である。
ＳＢＤ４００は、ｎ＋型のＳｉＣ基板１０、ｎ−型のドリフト領域（第１のＳｉＣ領域）１２、酸素領域（領域）１４、アノード電極（電極又は第１の電極）１６、高障壁電極（第３の電極）２４、カソード電極（第２の電極）１８を備える。
高障壁電極２４は、ドリフト領域１２とアノード電極１６との間に設けられる。高障壁電極２４は、ドリフト領域１２内に複数設けられる。
高障壁電極２４は、アノード電極１６よりも大きい仕事関数を有する。高障壁電極２４は、金属を含む。例えば、高障壁電極２４に含まれる金属は、アノード電極１６に含まれる金属よりも大きい仕事関数を有する。高障壁電極２４は、ドリフト領域１２内に形成されたトレンチの内部に設けられる。
アノード電極１６は、例えば、Ｎｉ（ニッケル）、Ｔｉ（チタン）、又はＭｏ（モリブデン）等の金属である。高障壁電極２４は、例えば、Ａｕ（金）、Ｐｔ（プラチナ）等の金属である。高障壁電極２４は、例えば、Ａｌ（アルミニウム）等の導電性不純物を含む多結晶の３Ｃ−ＳｉＣである。また、高障壁電極２４は、例えば、酸化ルテニウム等の導電性酸化物である。
アノード電極に含まれる金属は、例えば、Ｎｉ（ニッケル）、Ｔｉ（チタン）、又はＭｏ（モリブデン）ある。高障壁電極２４に含まれる金属は、例えば、Ａｕ（金）、又はＰｔ（プラチナ）である。
酸素領域（領域）１４は、ドリフト領域１２内の高障壁電極２４側にも設けられる。
ＳＢＤ４００は、アノード電極１６とドリフト領域１２との間の低いショットキー障壁と、高障壁電極２４とドリフト領域１２との間の高いショットキー障壁の２種類のショットキー障壁高さを有する電極構造を備える。ＳＢＤ４００は、いわゆるダブルショットキーダイオードである。
ＳＢＤ４００では、逆方向バイアス時に高障壁電極２４間のドリフト領域１２で空乏層が繋がる。したがって、逆方向バイアス時のリーク電流が抑制される。
また、酸素領域１４を設けることにより、高障壁電極２４とドリフト領域１２との間のショットキー障壁高さが安定する。したがって、逆方向バイアス時の空乏層が安定して形成され、リーク電流の抑制効果が安定する。また、逆方向バイアス時の高障壁電極２４とドリフト領域１２との間のリーク電流も低く抑制することが可能となる。
以上、本実施形態によれば、第１の実施形態と同様の作用により、アノード電極１６とドリフト領域１２との間のショットキー障壁高さのばらつきが抑制される。したがって、オン電圧（ＶＦ）のばらつきが低減したＳＢＤ４００が実現される。また、破壊耐性の高いＳＢＤ４００が実現される。更に、逆方向バイアス時のリーク電流が抑制されたＳＢＤ４００が実現される。
（第５の実施形態）
本実施形態の半導体装置は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
図１２は、本実施形態の半導体装置であるＭＯＳＦＥＴ５００の構成を示す模式断面図である。ＭＯＳＦＥＴ５００は、例えば、ウェル領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。ＭＯＳＦＥＴ５００は、電子をキャリアとするｎ型のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ５００は、ゲート電極がトレンチ内に設けられたダブルトレンチゲート構造のＭＯＳＦＥＴである。
この構造では、ドーパントをイオン注入にて形成し、１７００℃から１９００℃程度の高温の活性化アニールを行う。そして、高温の活性化アニールの後、トレンチを形成する。このため、トレンチを形成した後の高温アニールが不要となる。
ＭＯＳＦＥＴ５００は、ｎ＋型のＳｉＣ基板１０、ｎ−型のドリフト領域（ＳｉＣ領域、第１のＳｉＣ領域）１２、酸素領域（領域）１４、ｐ型のウェル領域２８、ｎ＋型のソース領域３０、ソース電極３２、ドレイン電極（第２の電極）３４、ゲート絶縁層３６、ゲート電極３８、金属層（電極、第１の電極）４０、層間絶縁層４２を備える。ドリフト領域１２には、第１のトレンチ５０と第２のトレンチ６０が設けられている。
ｎ＋型のＳｉＣ基板１０は、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む。ｎ＋型のＳｉＣ基板１０は、例えば、４Ｈ−ＳｉＣのＳｉＣである。
以下、ＳｉＣ基板１０の上面がシリコン面に対し０度以上８度以下傾斜した面、下面がカーボン面に対し０度以上８度以下傾斜した面である場合を例に説明する。シリコン面に対し０度以上８度以下傾斜した面、及び、カーボン面に対し０度以上８度以下傾斜した面は、それぞれ、特性上、シリコン面、カーボン面とほぼ同等とみなすことができる。
ｎ−型のドリフト領域１２は、例えば、ＳｉＣ基板１０上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。ドリフト領域１２の、ｎ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下である。
ドリフト領域１２の表面は、シリコン面に対し０度以上８度以下傾斜した面である。ドリフト領域１２の膜厚は、例えば、５μｍ以上１５０μｍ以下である。
ウェル領域２８は、ドリフト領域１２上に設けられる。ウェル領域２８は、ｐ型のＳｉＣである。ウェル領域２８は、ソース領域３０とドリフト領域１２との間に設けられる。ウェル領域２８は、ＭＯＳＦＥＴ５００のチャネル領域として機能する。
ウェル領域２８は、例えば、Ａｌ（アルミニウム）をｐ型不純物として含む。ウェル領域２８のｐ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である。ウェル領域２８の深さは、例えば、０．４μｍ以上０．８μｍ以下である。
ソース領域３０は、ソース電極３２とウェル領域２８との間に複数設けられる。ソース領域３０は、ウェル領域２８上に設けられる。ソース領域３０は、ｎ＋型のＳｉＣである。ソース領域３０は、例えば、Ｐ（リン）をｎ型不純物として含む。ソース領域３０のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ソース電極３２とソース領域３０との間のコンタクト抵抗を低減する観点から、ソース領域３０の表面におけるｎ型不純物の濃度は、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
ソース領域３０の深さは、ウェル領域２８の深さよりも浅く、例えば、０．２μｍ以上０．４μｍ以下である。
ゲート絶縁層３６は、ドリフト領域１２内に設けられた第１のトレンチ５０内に設けられる。ゲート絶縁層３６は、ゲート電極３８と、ドリフト領域１２及びウェル領域２８との間に設けられる。ゲート絶縁層３６は、ドリフト領域１２、ウェル領域２８、及び、ソース領域３０に接する。
ゲート絶縁層３６には、例えば、酸化シリコンや、ｈｉｇｈ−ｋ材料が適用可能である。ｈｉｇｈ−ｋ材料は、例えば、酸化ハフニウムや酸化ジルコニウムである。
ゲート電極３８は、第１のトレンチ５０内に設けられる。ゲート電極３８は、ゲート絶縁層３６に接する。ゲート電極３８は、複数のウェル領域２８の内の２個のウェル領域２８の間に設けられる。
ゲート電極３８は、例えば、ｎ型不純物を含む多結晶シリコンである。ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。
層間絶縁層４２は、ゲート電極３８上に設けられる。層間絶縁層４２は、例えば、シリコン酸化膜である。
金属層４０は、ドリフト領域１２内に設けられた第２のトレンチ６０内に設けられる。金属層４０は、ゲート絶縁層３６との間に、ドリフト領域１２を間に挟んで設けられる。第２のトレンチ６０の深さは、例えば、第１のトレンチ５０の深さよりも深い。
金属層４０は、ドリフト領域１２、ウェル領域２８、及び、ソース領域３０に接する。金属層４０とドリフト領域１２との間の接合は、ショットキー接合である。金属層４０の仕事関数は、アノード電極３２の仕事関数よりも大きい。金属層４０とドリフト領域１２との間の接合がショットキー接合であるか否かは、ＭＯＳＦＥＴ５００がオフ状態でのソース電極３２とドレイン電極３４間の電圧−電流特性を測定することで判定が可能である。
金属層４０とウェル領域２８との間の接合は、オーミック接合であることが望ましい。
金属層４０は、例えば、Ａｕ（金）、Ｐｔ（プラチナ）等の金属である。金属層４０は、例えば、Ａｌ（アルミニウム）等の導電性不純物を含む多結晶の３Ｃ−ＳｉＣである。また、金属層４０は、例えば、酸化ルテニウム等の導電性酸化物である。
ドリフト領域１２内の金属層４０側には、酸素を含む酸素領域（領域）１４が設けられる。酸素領域１４の酸素濃度は、例えば、１×１０１６ｃｍ−３以上１×１０２１ｃｍ−３以下である。また、酸素領域１４の酸素濃度は、例えば、１×１０１７ｃｍ−３以上１×１０２０ｃｍ−３以下である。
酸素領域１４は、酸素を含有するＳｉＣ領域である。酸素領域１４は、２つの酸素がＳｉＣ格子中の１つの炭素を置換した構造を備える。上記構造を備えることにより、酸素領域１４では、ＳｉＣ領域の炭素空孔密度が低減されている。上記構造を備えることにより、酸素領域１４にＳｉ−Ｏ−Ｓｉ結合が存在する。
ソース電極３２は、ソース領域３０の表面に設けられる。ソース電極３２は、ソース領域３０と、金属層４０とに電気的に接続される。ソース電極３２は、ソース領域３０と金属層４０に接する。ソース電極３２は、ウェル領域２８に電位を与える機能も備える。
ソース電極３２は、金属を含む。ソース電極３２に含まれる金属は、例えば、Ｎｉ（ニッケル）、Ｔｉ（チタン）、又はＭｏ（モリブデン）ある。ソース電極３２は、複数の金属の積層構造であっても構わない。また、ソース電極３２は、複数の金属の合金であっても構わない。また、ソース電極３２は、金属シリサイドや金属カーバイド等の金属半導体化合物を含んでいても構わない。
ドレイン電極３４は、ＳｉＣ基板１０の裏面に設けられる。ドレイン電極３４は、ドリフト領域１２と電気的に接続される。ドレイン電極３４は、ＳｉＣ基板１０に接する。
ドレイン電極３４は、金属を含む。ドレイン電極３４に含まれる金属は、例えば、Ｎｉ（ニッケル）、Ｔｉ（チタン）、又はＭｏ（モリブデン）ある。ドレイン電極３４は、複数の金属の積層構造であっても構わない。また、ドレイン電極３４は、複数の金属の合金であっても構わない。また、ドレイン電極３４は、金属シリサイドや金属カーバイド等の金属半導体化合物を含んでいても構わない。ドレイン電極３４は、例えば、ニッケルシリサイド（ＮｉＳｉ）である。
以下、本実施形態の半導体装置の作用及び効果について説明する。
本実施形態のＭＯＳＦＥＴ５００のように、トレンチゲート構造を採用することにより、縦型ＭＯＳＦＥＴのユニットセルの面積が縮小できる。したがって、単位面積あたりに流せる電流量が増大し、ＭＯＳＦＥＴのオン抵抗が低減する。しかし、ＭＯＳＦＥＴ５００のオフ状態で、第１のトレンチ５０底部の角部に電界が集中し、ゲート絶縁層３６が破壊する恐れがある。
本実施形態では、第２のトレンチ６０内に、仕事関数がソース電極３２より大きい金属層４０を設ける。金属層４０とｎ−型のドリフト領域１２との間の接合は、ショットキー接合となる。
ＭＯＳＦＥＴ５００のオフ状態では、金属層４０から第１のトレンチ５０に向けて、ドリフト領域１２に空乏層が伸びる。このため、第１のトレンチ５０底部の角部の電界が緩和される。したがって、ゲート絶縁層３６の破壊が抑制される。
例えば、金属層４０にかえて、第２のトレンチ６０の周囲にｐ型のＳｉＣ領域を設けて、ドリフト領域１２に空乏層を伸ばす構造も考えられる。しかしながら、この構造の場合、ｐ型のＳｉＣ領域形成のために、斜めイオン注入が必要となり、ユニットセルの面積縮小の妨げとなる。本実施形態では、第２のトレンチ６０内に金属層４０を設ける構造とすることで、ユニットセルの面積縮小が実現できる。
第２のトレンチ６０の深さは、第１のトレンチ５０の深さよりも深いことが望ましい。第２のトレンチ６０の深さが、第１のトレンチ５０の深さよりも深いことで、第１のトレンチ５０底部の角部の電界の緩和効果が大きくなる。
また、酸素領域１４を設けることにより金属層４０とドリフト領域１２との間のショットキー障壁高さが安定する。したがって、逆方向バイアス時の空乏層が安定して形成され、ゲート絶縁層３６の破壊抑制効果が安定する。よって、ＭＯＳＦＥＴ５００の信頼性が向上する。
以上、本実施形態によれば、低いオン抵抗を備えるＭＯＳＦＥＴ５００が実現される。また、金属層４０とドリフト領域１２との間のショットキー障壁高さが安定することにより、信頼性の向上したＭＯＳＦＥＴ５００が実現される。
（第５の実施形態の第１の変形例）
本変形例の半導体装置は、ｐ型のウェルコンタクト領域を備えること以外は、第５の実施形態と同様である。したがって、第５の実施形態と重複する内容については、記述を省略する。
図１３は、本変形例の半導体装置であるＭＯＳＦＥＴ５１０の構成を示す模式断面図である。ＭＯＳＦＥＴ５１０は、ｎ＋型のＳｉＣ基板１０、ｎ−型のドリフト領域（ＳｉＣ領域、第１のＳｉＣ領域）１２、酸素領域（領域）１４、ｐ型のウェル領域２８、ｐ＋型のウェルコンタクト領域４４、ｎ＋型のソース領域３０、ソース電極３２、ドレイン電極（第２の電極）３４、ゲート絶縁層３６、ゲート電極３８、金属層（電極、第１の電極）４０、層間絶縁層４２を備える。ドリフト領域１２には、第１のトレンチ５０と第２のトレンチ６０が設けられている。
ｐ＋型のウェルコンタクト領域４４は、金属層４０とウェル領域２８との間に設けられる。ウェルコンタクト領域４４は、ｐ＋型のＳｉＣである。ウェルコンタクト領域４４は、例えば、Ａｌをｐ型不純物として含む。
ウェルコンタクト領域４４のｐ型不純物の濃度は、ウェル領域２８のｐ型不純物の濃度よりも高い。ウェルコンタクト領域４４のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ウェルコンタクト領域４４を設けることにより、ウェルコンタクト領域４４と金属層４０との間のコンタクト抵抗が低減する。特に、ウェルコンタクト領域４４内の金属層４０側に酸素領域１４が存在することにより、フェルミレベルピニングが抑制されコンタクト抵抗が低減する。したがって、ウェル領域２８に安定した電位が与えられ、ＭＯＳＦＥＴ５１０の動作が安定する。
以上、本実施形態によれば、第５の実施形態同様、低いオン抵抗を備えるＭＯＳＦＥＴ５１０が実現される。また、金属層４０とドリフト領域１２との間のショットキー障壁高さが安定することにより、信頼性の向上したＭＯＳＦＥＴ５１０が実現される。また、ウェル領域２８に安定した電位が与えられ、ＭＯＳＦＥＴ５１０の動作が安定する。
（第５の実施形態の第２の変形例）
本変形例の半導体装置は、ｐ型の電界緩和領域、ｐ型のアノード領域を備えること以外は、第５の実施形態と同様である。したがって、第５の実施形態と重複する内容については、記述を省略する。
図１４は、本変形例の半導体装置であるＭＯＳＦＥＴ５２０の構成を示す模式断面図である。ＭＯＳＦＥＴ５２０は、ｎ＋型のＳｉＣ基板１０、ｎ−型のドリフト領域（ＳｉＣ領域、第１のＳｉＣ領域）１２、酸素領域（領域）１４、ｐ型のウェル領域２８、ｎ＋型のソース領域３０、ｐ＋型の電界緩和領域６２、ｐ＋型のアノード領域６４、ソース電極３２、ドレイン電極（第２の電極）３４、ゲート絶縁層３６、ゲート電極３８、金属層（電極、第１の電極）４０、層間絶縁層４２を備える。ドリフト領域１２には、第１のトレンチ５０と第２のトレンチ６０が設けられている。
ｐ＋型の電界緩和領域６２は、第１のトレンチ５０底部のゲート絶縁膜３６と、ドリフト領域１２との間に設けられる。電界緩和領域６２は、ｐ＋型のＳｉＣである。
電界緩和領域６２は、例えば、Ａｌをｐ型不純物として含む。電界緩和領域６２のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｐ＋型のアノード領域６４は、第２のトレンチ６０の底部の金属層４０と、ドリフト領域１２との間に設けられる。アノード領域６４は、ｐ＋型のＳｉＣである。
アノード領域６４は、例えば、Ａｌをｐ型不純物として含む。アノード領域６４のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ソース電極３２、金属層４０、アノード領域６４、ドリフト領域１２、ＳｉＣ基板１０、ドレイン電極４４が、ＰｉＮダイオードを構成する。このＰｉＮダイオードは、いわゆるボディダイオード（還流ダイオード）として機能する。
ソース電極３２に、ドレイン電極３４に対し相対的に正の電圧が印加された場合、ボディダイオードはオン状態となり、ソース電極３２からドレイン電極３４に電流が流れる。一方、ＭＯＳＦＥＴ５２０がオン状態、すなわち、ソース電極３２に、ドレイン電極３４に対し相対的に負の電圧が印加された場合、ボディダイオードはオフ状態となる。
例えば、ＭＯＳＦＥＴ５２０がインバータのスイッチングデバイスとして適用された場合、上記ＰｉＮダイオードにより、ＭＯＳＦＥＴ５２０が大きな還流電流を流すことが可能になる。
特に、アノード領域６４内の金属層４０側に酸素領域１４が存在することにより、フェルミレベルピニングが抑制されコンタクト抵抗が低減する。したがって、ＰｉＮダイオードの順方向電流が増大する。
また、第１のトレンチ５０の底部に、電界緩和領域６２を設けることにより、第１のトレンチ５０底部の角部の電界集中が更に緩和される。更に、アノード領域６４からの空乏層の広がりによっても、トレンチ５０の底部の電界は緩和される。よって、ゲート絶縁膜３６の破壊が、更に抑制される。
以上、本実施形態によれば、第５の実施形態同様、低いオン抵抗を備えるＭＯＳＦＥＴ５２０が実現される。また、金属層４０とドリフト領域１２との間のショットキー障壁高さが安定することにより、信頼性の向上したＭＯＳＦＥＴ５２０が実現される。また、アノード領域６４を設けることにより、大きな還流電流を流すことが可能なＭＯＳＦＥＴ５２０が実現される。また、更に、信頼性の向上したＭＯＳＦＥＴ５２０が実現される。
（第５の実施形態の第３の変形例）
本変形例の半導体装置は、ｐ型のウェルコンタクト領域の深さが、ｐ型のウェル領域よりも深いこと以外は、第５の実施形態の第１の変形例と同様である。したがって、第５の実施形態の第１の変形例と重複する内容については、記述を省略する。
図１５は、本変形例の半導体装置であるＭＯＳＦＥＴ５３０の構成を示す模式断面図である。ＭＯＳＦＥＴ５３０は、ｎ＋型のＳｉＣ基板１０、ｎ−型のドリフト領域（ｎ型のＳｉＣ領域）１２、酸素領域（領域）１４、ｐ型のウェル領域２８、ｐ＋型のウェルコンタクト領域４４、ソース領域３０、ソース電極３２、ドレイン電極３４、ゲート絶縁層３６、ゲート電極３８、金属層（電極又は第１の電極）４０、層間絶縁層４２を備える。ドリフト領域１２には、第１のトレンチ５０と第２のトレンチ６０が設けられている。
ｐ＋型のウェルコンタクト領域４４は、金属層４０とウェル領域２８との間に設けられる。ウェルコンタクト領域４４は、ｐ＋型のＳｉＣである。ウェルコンタクト領域４４は、例えば、Ａｌをｐ型不純物として含む。ウェルコンタクト領域４４の深さは、ウェル領域２８よりも深い。
ウェルコンタクト領域４４のｐ型不純物の濃度は、ウェル領域２８のｐ型不純物の濃度よりも高い。ウェルコンタクト領域４４のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ウェルコンタクト領域４４を設けることにより、ウェルコンタクト領域４４と金属層４０との間のコンタクト抵抗が低減する。特に、ウェルコンタクト領域４４内の金属層４０側に酸素領域１４が存在することにより、フェルミレベルピニングが抑制されコンタクト抵抗が低減する。したがって、ウェル領域２８に安定した電位が与えられ、ＭＯＳＦＥＴ５１０の動作が安定する。
また、ソース電極３２、金属層４０、ウェルコンタクト領域４４、ドリフト領域１２、ＳｉＣ基板１０、ドレイン電極４４が、ＰｉＮダイオードを構成する。このＰｉＮダイオードが、ボディダイオードとして機能する。
以上、本変形例によれば、第５の実施形態の第１の変形例同様、低いオン抵抗を備えるＭＯＳＦＥＴ５３０が実現される。また、金属層４０とドリフト領域１２との間のショットキー障壁高さが安定することにより、信頼性の向上したＭＯＳＦＥＴ５３０が実現される。また、ウェル領域２８に安定した電位が与えられ、ＭＯＳＦＥＴ５３０の動作が安定する。また、深いウェルコンタクト領域４４を設けることにより、大きな還流電流を流すことが可能なＭＯＳＦＥＴ５３０が実現される。
（第５の実施形態の第４の変形例）
本変形例の半導体装置は、第２のトレンチ内が金属層で埋め込まれていること以外は、第５の実施形態の第３の変形例と同様である。したがって、第５の実施形態の第３の変形例と重複する内容については、記述を省略する。
図１６は、本変形例の半導体装置であるＭＯＳＦＥＴ５４０の構成を示す模式断面図である。ＭＯＳＦＥＴ５３０は、ｎ＋型のＳｉＣ基板１０、ｎ−型のドリフト領域（ｎ型のＳｉＣ領域）１２、酸素領域（領域）１４、ｐ型のウェル領域２８、ｐ＋型のウェルコンタクト領域４４、ソース領域３０、ソース電極３２、ドレイン電極３４、ゲート絶縁層３６、ゲート電極３８、金属層（電極又は第１の電極）４０、層間絶縁層４２を備える。ドリフト領域１２には、第１のトレンチ５０と第２のトレンチ６０が設けられている。
第２のトレンチ６０内が金属層４０で埋め込まれている。
本変形例によれば、第５の実施形態の第１の変形例同様、低いオン抵抗を備えるＭＯＳＦＥＴ５４０が実現される。また、金属層４０とドリフト領域１２との間のショットキー障壁高さが安定することにより、信頼性の向上したＭＯＳＦＥＴ５４０が実現される。また、ウェル領域２８に安定した電位が与えられ、ＭＯＳＦＥＴ５４０の動作が安定する。また、深いウェルコンタクト領域４４を設けることにより、大きな還流電流を流すことが可能なＭＯＳＦＥＴ５４０が実現される。
（第６の実施形態）
本実施形態の半導体装置は、還流ダイオードとして、２種類のショットキー障壁高さを有するＳＢＤを備える点で、第５の実施形態と異なる。第５の実施形態と重複する内容については記述を省略する。
図１７は、本実施形態の半導体装置であるＭＯＳＦＥＴ６００の構成を示す模式断面図である。ＭＯＳＦＥＴ６００は、ＤＩＭＯＳＦＥＴである。ＭＯＳＦＥＴ６００は、電子をキャリアとするｎ型のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ６００は、ゲート電極がトレンチ内に設けられたトレンチゲート構造のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ６００は、ｎ＋型のＳｉＣ基板１０、ｎ−型のドリフト領域（ＳｉＣ領域、第１のＳｉＣ領域）１２、酸素領域（領域）１４、ｐ型のウェル領域２８、ｎ＋型のソース領域３０、ソース電極３２、ドレイン電極（第２の電極）３４、ゲート絶縁層３６、ゲート電極３８、金属層（電極、第１の電極）４０ａ、４０ｂ、層間絶縁層４２を備える。ドリフト領域１２には、第１のトレンチ５０と第２のトレンチ６０ａ、６０ｂが設けられている。
金属層４０ａは、第２のトレンチ６０ａ内に設けられる。金属層４０ｂは、第２のトレンチ６０ｂ内に設けられる。金属層４０ａ、４０ｂは、ソース電極３２よりも大きい仕事関数を備える。
ソース電極３２、金属層４０ａ、４０ｂ、ドリフト領域１２、ＳｉＣ基板１０、ドレイン電極３４が、ＳＢＤを構成する。このＳＢＤは、ソース電極３２とドリフト領域１２との間の低いショットキー障壁と、金属層４０ａ、４０ｂとドリフト領域１２との間の高いショットキー障壁の２種類のショットキー障壁高さを有する構造を備える。このＳＢＤは、いわゆるダブルショットキーダイオードである。このＳＢＤは、ＭＯＳＦＥＴ６００のボディダイオード（還流ダイオード）として機能する。
ソース電極３２に、ドレイン電極３４に対し相対的に正の電圧が印加された場合、ボディダイオードはオン状態となり、ソース電極３２からドレイン電極３４に電流が流れる。一方、ＭＯＳＦＥＴ６００がオン状態、すなわち、ソース電極３２に、ドレイン電極３４に対し相対的に負の電圧が印加された場合、ボディダイオードはオフ状態となる。この時、金属層４０a及び金属層４０ｂから伸びる空乏層で、ソース電極３２とドリフト領域１２との界面が覆われる。したがって、ボディダイオードのリーク電流が低減する。
例えば、ＭＯＳＦＥＴ６００がインバータのスイッチングデバイスとして適用された場合、上記ダブルショットキーダイオードにより、ＭＯＳＦＥＴ６００が大きな還流電流を流すことが可能なる。
また、ダブルショットキーダイオードであるため、ＰｉＮダイオードと比較してスイッチング速度が向上する。また、ショットキーバリアダイオード（ＳＢＤ）と比較して、逆バイアス時のリーク電流が低減する。
なお、ダブルショットーダイオードは、高いショットキーバリアを持つトレンチ電極が、低いショットキーバリアを持つ電極を取り囲むように形成する。トレンチ電極は、例えばライン状、四角形、六角形など様々な形状を有することが可能である。また、複数の高いショットキーバリアを持つ埋め込まれた金属領域が、分散してメッシュ状となっていても構わない。
また、ソース電極３２直下のドリフト領域１２に、酸素領域１４を設けることにより、フェルミレベルピニングが抑制され、オン電圧（ＶＦ）のばらつきが低減したダブルショットーダイオードが実現される。また、破壊耐性の高いダブルショットーダイオードが実現される。
また、金属層４０a、４０ｂとドリフト領域１２との間に酸素領域１４を設けることにより、金属層４０a、４０ｂとドリフト領域１２との間のショットキー障壁高さが安定する。したがって、逆方向バイアス時の空乏層が安定して形成され、リーク電流の抑制効果が安定する。また、逆方向バイアス時の金属層４０a、４０ｂとドリフト領域１２との間のリーク電流も低く抑制することが可能となる。
以上、本実施形態によれば、第５の実施形態同様、低いオン抵抗を備えるＭＯＳＦＥＴ６００が実現される。また、金属層４０ａ、４０ｂとドリフト領域１２との間のショットキー障壁高さが安定することにより、信頼性の向上したＭＯＳＦＥＴ６００が実現される。また、特性の優れたボディダイオードを備えるＭＯＳＦＥＴ６００が実現される。
（第６の実施形態の変形例）
本変形例の半導体装置は、ｐ型のウェルコンタクト領域と、ｐ型のアノード領域を備えること以外は、第６の実施形態と同様である。したがって、第６の実施形態と重複する内容については、記述を省略する。
図１８は、本実施形態の半導体装置であるＭＯＳＦＥＴ６１０の構成を示す模式断面図である。ＭＯＳＦＥＴ６１０は、ｎ＋型のＳｉＣ基板１０、ｎ−型のドリフト領域（ＳｉＣ領域、第１のＳｉＣ領域）１２、酸素領域（領域）１４、ｐ型のウェル領域２８、ｎ＋型のソース領域３０、ｐ＋型のウェルコンタクト領域４４、ｐ＋型のアノード領域６４、ソース電極３２、ドレイン電極（第２の電極）３４、ゲート絶縁層３６、ゲート電極３８、金属層（電極、第１の電極）４０ａ、４０ｂ、層間絶縁層４２を備える。ドリフト領域１２には、第１のトレンチ５０と第２のトレンチ６０ａ、６０ｂが設けられている。
ｐ＋型のウェルコンタクト領域４４は、金属層４０とウェル領域２８との間に設けられる。ウェルコンタクト領域４４は、ｐ＋型のＳｉＣである。ウェルコンタクト領域４４は、例えば、Ａｌをｐ型不純物として含む。
ウェルコンタクト領域４４のｐ型不純物の濃度は、ウェル領域２８のｐ型不純物の濃度よりも高い。ウェルコンタクト領域４４のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ウェルコンタクト領域４４を設けることにより、ウェルコンタクト領域４４と金属層４０との間のコンタクト抵抗が低減する。特に、ウェルコンタクト領域４４内の金属層４０側に酸素領域４０が存在することにより、フェルミレベルピニングが抑制されコンタクト抵抗が低減する。したがって、ウェル領域２８に安定した電位が与えられ、ＭＯＳＦＥＴ６１０の動作が安定する。
ｐ＋型のアノード領域６４は、第２のトレンチ６０の底部の金属層４０と、ドリフト領域１２との間に設けられる。アノード領域６４は、ｐ＋型のＳｉＣである。
アノード領域６４は、例えば、Ａｌをｐ型不純物として含む。アノード領域６４のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
アノード領域６４を設けることにより、ボディダイオードがＭＰＳとなる。したがって、ボディダイオードの順方向電流が増大する。よって、大きな還流電流を流すことが可能になる。更に、アノード領域６４からの空乏層の広がりによっても、トレンチ５０の底部の電界は緩和される。よって、ゲート絶縁膜３６の破壊が、抑制される。
以上、本変形例によれば、第６の実施形態同様、低いオン抵抗を備えるＭＯＳＦＥＴ６１０が実現される。また、金属層４０ａ、４０ｂとドリフト領域１２との間のショットキー障壁高さが安定することにより、信頼性の向上したＭＯＳＦＥＴ６１０が実現される。また、特性の優れたボディダイオードを備えるＭＯＳＦＥＴ６１０が実現される。また、ウェル領域２８に安定した電位が与えられ、ＭＯＳＦＥＴ６１０の動作が安定する。更に、ボディダイオードをＭＰＳとすることにより、大きな還流電流を流すことが可能になる。
（第７の実施形態）
本実施形態の半導体装置は、プレーナ構造のＭＯＳＦＥＴである点で、第６の実施形態と異なる。以下、第６の実施形態と重複する内容については記述を省略する。
図１９は、本実施形態の半導体装置であるＭＯＳＦＥＴ７００の構成を示す模式断面図である。ＭＯＳＦＥＴ７００は、ＤＩＭＯＳＦＥＴである。ＭＯＳＦＥＴ７００は、電子をキャリアとするｎ型のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ７００は、プレーナ構造のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ７００は、ｎ＋型のＳｉＣ基板１０、ｎ−型のドリフト領域（ＳｉＣ領域、第１のＳｉＣ領域）１２、酸素領域（領域）１４、ｐ型のウェル領域２８、ｎ＋型のソース領域３０、ソース電極３２、ドレイン電極（第２の電極）３４、ゲート絶縁層３６、ゲート電極３８、金属層（電極、第１の電極）４０ａ、４０ｂ、層間絶縁層４２を備える。ドリフト領域１２には、トレンチ６０ａ、６０ｂが設けられている。
金属層４０ａは、トレンチ６０ａ内に設けられる。金属層４０ｂは、トレンチ６０ｂ内に設けられる。金属層４０ａ、４０ｂは、ソース電極３２よりも大きい仕事関数を備える。
ソース電極３２、金属層４０ａ、４０ｂ、ドリフト領域１２、ＳｉＣ基板１０、ドレイン電極３４が、ＳＢＤを構成する。このＳＢＤは、ソース電極３２とドリフト領域１２との間の低いショットキー障壁と、金属層４０ａ、４０ｂとドリフト領域１２との間の高いショットキー障壁の２種類のショットキー障壁高さを有する。このＳＢＤは、いわゆるダブルショットキーダイオードである。このＳＢＤは、ＭＯＳＦＥＴ７００のボディダイオードとして機能する。
以上、本実施形態によれば、第６の実施形態同様、低いオン抵抗を備えるＭＯＳＦＥＴ７００が実現される。また、金属層４０ａ、４０ｂとドリフト領域１２との間のショットキー障壁高さが安定することにより、信頼性の向上したＭＯＳＦＥＴ７００が実現される。また、特性の優れたボディダイオードを備えるＭＯＳＦＥＴ７００が実現される。
（第７の実施形態の変形例）
本変形例の半導体装置は、２つのトレンチ間に、ソース領域及びウェル領域が設けられる点で、第７の実施形態と異なる。以下、第７の実施形態と重複する内容については記述を省略する。
図２０は、本変形例の半導体装置であるＭＯＳＦＥＴ７１０の構成を示す模式断面図である。ＭＯＳＦＥＴ７１０は、ＤＩＭＯＳＦＥＴである。ＭＯＳＦＥＴ７１０は、電子をキャリアとするｎ型のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ７１０は、プレーナ構造のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ７１０は、ｎ＋型のＳｉＣ基板１０、ｎ−型のドリフト領域（ＳｉＣ領域、第１のＳｉＣ領域）１２、酸素領域（領域）１４、ｐ型のウェル領域２８、ｐ領域２９、ｎ＋型のソース領域３０、ｎ＋領域３１、ソース電極３２、ドレイン電極（第２の電極）３４、ゲート絶縁層３６、ゲート電極３８、金属層（電極又は第１の電極）４０ａ、４０ｂ、層間絶縁層４２を備える。ドリフト領域１２には、トレンチ６０ａ、６０ｂが設けられている。
金属層４０ａは、トレンチ６０ａ内に設けられる。金属層４０ｂは、トレンチ６０ｂ内に設けられる。金属層４０ａ、４０ｂは、ソース電極３２よりも大きい仕事関数を備える。
ソース電極３２、ｎ＋領域３１、金属層４０ａ、４０ｂ、ｐ領域２９、ソース領域３０、ドリフト領域１２、ＳｉＣ基板１０、ドレイン電極３４が、いわゆるトランスペアレント型のダイオードを構成する。このダイオードは、ＭＯＳＦＥＴ７１０のボディダイオードとして機能する。
ｎ＋領域３１によりソース電極３２のコンタクト抵抗を十分に下げることが出来る。例えば、メッシュ状に金属層４０ａ、４０ｂなどを作った場合、ｎ＋領域３１はソース領域３０に連結させることが出来、コンタクト面積を増大させることが可能である。なお、コンタクト面積を増大することが可能な、このメッシュ構造のダブルショットキー型ダイオードは、ダブルトレンチ構造に適用することも出来る。
また、ｐ領域２９の層厚によって、電子の障壁を制御することが出来る。ｐ領域２９の厚みは、例えば、ウェル領域２８形成のためのｐ型不純物のイオン注入時に、ｐ領域２９を形成する領域にレジストを介在させることで、ウェル領域２８よりも薄くすることが可能である。
ｐ層２９の厚みを薄くすることで、ダイオードの立ち上がり電圧の低電圧化、言い換えれば、ダイオードの低閾値電圧化が可能である。ｐ領域２９の厚さを薄くすると閾値電圧は低くなり、電子が通り易くなる。耐圧の低下は、金属層４０ａ、４０ｂからの空乏化にて補償する。すなわち、ダブルショットキー型トランスペアレントダイオードとなる。
以上、本実施形態によれば、第７の実施形態同様、低いオン抵抗を備えるＭＯＳＦＥＴ７１０が実現される。また、金属層４０ａ、４０ｂとドリフト領域１２との間のショットキー障壁高さが安定することにより、信頼性の向上したＭＯＳＦＥＴ７１０が実現される。また、特性の優れたボディダイオードを備えるＭＯＳＦＥＴ７１０が実現される。
（第８の実施形態）
本実施形態のインバータ回路及び駆動装置は、第５の実施形態の半導体装置を備える駆動装置である。
図２１は、本実施形態の駆動装置の模式図である。駆動装置８００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第５の実施形態のＭＯＳＦＥＴ５００をスイッチング素子とする３個の半導体モジュール１００ａ、１００ｂ、１００ｃで構成される。３個の半導体モジュール１００ａ、１００ｂ、１００ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
本実施形態によれば、信頼性の向上したＭＯＳＦＥＴを備えることで、インバータ回路１５０及び駆動装置８００の信頼性が向上する。
（第９の実施形態）
本実施形態の車両は、第５の実施形態の半導体装置を備える車両である。
図２２は、本実施形態の車両の模式図である。本実施形態の車両９００は、鉄道車両である。車両９００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第５の実施形態のＭＯＳＦＥＴ５００をスイッチング素子とする３個の半導体モジュール１００ａ、１００ｂ、１００ｃで構成される。３個の半導体モジュール１００ａ、１００ｂ、１００ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両９００の車輪９０が回転する。
本実施形態によれば、信頼性の向上したＭＯＳＦＥＴを備えることで、車両９００の信頼性が向上する。
（第１０の実施形態）
本実施形態の車両は、第５の実施形態の半導体装置を備える車両である。
図２３は、本実施形態の車両の模式図である。本実施形態の車両１０００は、自動車である。車両１０００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第５の実施形態のＭＯＳＦＥＴ５００をスイッチング素子とする３個の半導体モジュール１００ａ、１００ｂ、１００ｃで構成される。３個の半導体モジュール１００ａ、１００ｂ、１００ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１０００の車輪９０が回転する。
本実施形態によれば、信頼性の向上したＭＯＳＦＥＴを備えることで、車両１０００の信頼性が向上する。
（第１１の実施形態）
本実施形態の昇降機は、第５の実施形態の半導体装置を備える昇降機である。
図２４は、本実施形態の昇降機（エレベータ）の模式図である。本実施形態の昇降機１１００は、かご１０１０、カウンターウエイト１０１２、ワイヤロープ１０１４、巻上機１０１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第５の実施形態のＭＯＳＦＥＴ５００をスイッチング素子とする３個の半導体モジュール１００ａ、１００ｂ、１００ｃで構成される。３個の半導体モジュール１００ａ、１００ｂ、１００ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機１０１６が回転し、かご１０１０が昇降する。
本実施形態によれば、信頼性の向上したＭＯＳＦＥＴを備えることで、昇降機１１００の信頼性が向上する。
以上、第１乃至第７の実施形態及びその変形例では、炭化珪素（ＳｉＣ）の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。また、Ｓｉ面上に電極を形成する場合を、主に説明したが、ｃ面、ａ面、ｍ面あるいはそれらの中間的な面上にコンタクト電極を形成する場合にも、本発明は適用することが可能である。
また、第１乃至第７の実施形態及びその変形例ではダイオード及びＭＯＳＦＥＴを半導体装置の一例として説明したが、例えば、ＭＩＳＦＥＴ（Ｍｅａｔｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）におけるｎ型のＳｉＣ領域とその上の電極においても、本発明を適用することが可能である。
なお、第１乃至第７の実施形態及びその変形例において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）あるいはＳｂ（アンチモン）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ ドリフト領域（ＳｉＣ領域）
１４ 酸素領域（領域）
１６ アノード電極（電極）
４０ 金属層（電極）
４０ａ 金属層（電極）
４０ｂ 金属層（電極）
１００ ＳＢＤ（半導体装置）
１５０ インバータ回路
２００ ＪＢＳダイオード（半導体装置）
３００ ＭＰＳダイオード（半導体装置）
４００ ＳＢＤ（半導体装置）
５００ ＭＯＳＦＥＴ（半導体装置）
５１０ ＭＯＳＦＥＴ（半導体装置）
５２０ ＭＯＳＦＥＴ（半導体装置）
５３０ ＭＯＳＦＥＴ（半導体装置）
６００ ＭＯＳＦＥＴ（半導体装置）
６１０ ＭＯＳＦＥＴ（半導体装置）
７００ ＭＯＳＦＥＴ（半導体装置）
７１０ ＭＯＳＦＥＴ（半導体装置）
８００ 駆動装置
９００ 車両
１０００ 車両
１１００ 昇降機

Claims (17)

  1. ｎ型のＳｉＣ領域と、
    前記ＳｉＣ領域に接した電極と、
    酸素を含む、前記ＳｉＣ領域内の前記電極側の領域と、
    を備える半導体装置。
  2. 前記領域の酸素濃度が１×１０１６ｃｍ−３以上１×１０２１ｃｍ−３以下である請求項１記載の半導体装置。
  3. 前記電極は金属を含む請求項１又は請求項２記載の半導体装置。
  4. 前記金属は、Ｎｉ（ニッケル）、Ｔｉ（チタン）又はＭｏ（モリブデン）である請求項３記載の半導体装置。
  5. 前記領域の酸素の濃度分布のピークの頂部の位置と、前記電極との距離が１０ｎｍ以下である請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記領域の酸素の濃度分布のピークの半値全幅が１０ｎｍ以下である請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. 前記領域にＳｉ−Ｏ−Ｓｉ結合がある請求項１乃至請求項６いずれか一項記載の半導体装置。
  8. 前記ＳｉＣ領域のｎ型不純物濃度が１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である請求項１乃至請求項７いずれか一項記載の半導体装置。
  9. 酸素を含有する雰囲気中、ＳｉＣの酸化量が１ｎｍ未満となる条件で熱処理を行い、ｎ型のＳｉＣ領域に酸素を含む領域を形成し、
    前記領域を形成した後に、前記ＳｉＣ領域上に電極を形成する半導体装置の製造方法。
  10. 前記電極は金属を含む請求項９記載の半導体装置の製造方法。
  11. 前記熱処理の温度は９００℃以下である請求項９又は請求項１０記載の半導体装置の製造方法。
  12. 前記熱処理の前に、前記ＳｉＣ領域上に熱酸化により熱酸化膜を形成し、前記熱酸化膜を剥離する請求項９乃至請求項１１いずれか一項記載の半導体装置の製造方法。
  13. 前記熱酸化の温度が１２００℃以上１５００℃以下である請求項１２記載の半導体装置の製造方法。
  14. 請求項１乃至請求項８いずれか一項記載の半導体装置を備えるインバータ回路。
  15. 請求項１乃至請求項８いずれか一項記載の半導体装置を備える駆動装置。
  16. 請求項１乃至請求項８いずれか一項記載の半導体装置を備える車両。
  17. 請求項１乃至請求項８いずれか一項記載の半導体装置を備える昇降機。
JP2016003643A 2016-01-12 2016-01-12 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び昇降機 Active JP6584966B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016003643A JP6584966B2 (ja) 2016-01-12 2016-01-12 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び昇降機
US15/387,149 US10141410B2 (en) 2016-01-12 2016-12-21 Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle and elevator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016003643A JP6584966B2 (ja) 2016-01-12 2016-01-12 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び昇降機

Publications (2)

Publication Number Publication Date
JP2017126604A true JP2017126604A (ja) 2017-07-20
JP6584966B2 JP6584966B2 (ja) 2019-10-02

Family

ID=59275072

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016003643A Active JP6584966B2 (ja) 2016-01-12 2016-01-12 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び昇降機

Country Status (2)

Country Link
US (1) US10141410B2 (ja)
JP (1) JP6584966B2 (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019110226A (ja) * 2017-12-19 2019-07-04 三菱電機株式会社 ＳｉＣ半導体装置、電力変換装置およびＳｉＣ半導体装置の製造方法
JP2020013059A (ja) * 2018-07-20 2020-01-23 株式会社東芝 装置の製造方法
JP2020043243A (ja) * 2018-09-11 2020-03-19 富士電機株式会社 半導体装置
JP2020077664A (ja) * 2018-11-05 2020-05-21 国立大学法人 筑波大学 炭化珪素半導体装置
US10770581B2 (en) 2018-09-11 2020-09-08 Fuji Electric Co., Ltd. Semiconductor device
WO2020188862A1 (ja) * 2019-03-18 2020-09-24 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
JPWO2020188686A1 (ja) * 2019-03-18 2021-10-14 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
JP2021180262A (ja) * 2020-05-14 2021-11-18 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2022048926A (ja) * 2020-09-15 2022-03-28 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2022048927A (ja) * 2020-09-15 2022-03-28 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2023045863A (ja) * 2021-09-22 2023-04-03 東芝デバイス＆ストレージ株式会社 半導体装置及び半導体装置の製造方法
JP7275407B1 (ja) * 2021-12-27 2023-05-17 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
JP2026057435A (ja) * 2024-09-23 2026-04-02 漢磊科技股▲ふん▼有限公司 半導体装置及び半導体装置を製造する方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6911453B2 (ja) * 2017-03-28 2021-07-28 富士電機株式会社 半導体装置およびその製造方法
JP6776205B2 (ja) * 2017-09-20 2020-10-28 株式会社東芝 半導体装置の製造方法
JP7059556B2 (ja) * 2017-10-05 2022-04-26 富士電機株式会社 半導体装置
US10608122B2 (en) * 2018-03-13 2020-03-31 Semicondutor Components Industries, Llc Schottky device and method of manufacture
DE102018120734B4 (de) 2018-08-24 2025-01-30 Infineon Technologies Ag Halbleitervorrichtung, die ein übergangsmaterial in einem graben enthält, und herstellungsverfahren
CN109904155B (zh) * 2019-01-31 2021-02-02 电子科技大学 一种集成高速反向续流二极管的碳化硅mosfet器件
JP6648852B1 (ja) * 2019-04-26 2020-02-14 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US12363927B2 (en) 2020-08-27 2025-07-15 Shindengen Electric Manufacturing Co., Ltd. Wide gap semiconductor device
JP7476132B2 (ja) * 2021-03-23 2024-04-30 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7680409B2 (ja) * 2022-10-07 2025-05-20 ウィル セミコンダクター （シャンハイ） カンパニー リミテッド 半導体装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299642A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体素子及びその製造方法
JP2004221513A (ja) * 2002-03-28 2004-08-05 Rohm Co Ltd 半導体装置およびその製造方法
JP2006352006A (ja) * 2005-06-20 2006-12-28 Sumitomo Electric Ind Ltd 整流素子およびその製造方法
JP2007288172A (ja) * 2006-03-24 2007-11-01 Hitachi Ltd 半導体装置
WO2012140795A1 (ja) * 2011-04-11 2012-10-18 新電元工業株式会社 炭化珪素半導体装置及びその製造方法
WO2014155651A1 (ja) * 2013-03-29 2014-10-02 株式会社日立製作所 炭化珪素半導体装置及びその製造方法
WO2015040675A1 (ja) * 2013-09-17 2015-03-26 株式会社日立製作所 半導体装置、電力変換装置、鉄道車両、および半導体装置の製造方法
JP2015128082A (ja) * 2013-12-27 2015-07-09 マツダ株式会社 半導体装置
WO2015128975A1 (ja) * 2014-02-26 2015-09-03 株式会社日立製作所 パワーモジュールおよび電力変換装置
JP2016058657A (ja) * 2014-09-11 2016-04-21 国立研究開発法人産業技術総合研究所 炭化珪素半導体素子及び炭化珪素半導体素子の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7727904B2 (en) * 2005-09-16 2010-06-01 Cree, Inc. Methods of forming SiC MOSFETs with high inversion layer mobility
JP5453867B2 (ja) 2009-03-24 2014-03-26 株式会社デンソー ショットキーバリアダイオードを備えた炭化珪素半導体装置およびその製造方法
JP5714455B2 (ja) * 2011-08-31 2015-05-07 ルネサスエレクトロニクス株式会社 半導体集積回路
JP6104523B2 (ja) * 2012-06-07 2017-03-29 株式会社日立製作所 半導体装置の製造方法
JP5608840B1 (ja) * 2012-12-27 2014-10-15 パナソニック株式会社 炭化珪素半導体装置およびその製造方法
JP5738376B2 (ja) 2013-10-02 2015-06-24 三菱電機株式会社 炭化珪素ショットキバリアダイオードの製造方法
JP6305294B2 (ja) 2014-09-19 2018-04-04 株式会社東芝 半導体装置及びその製造方法
JP6158153B2 (ja) 2014-09-19 2017-07-05 株式会社東芝 半導体装置及びその製造方法
US9601574B2 (en) * 2014-12-29 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. V-shaped epitaxially formed semiconductor layer

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299642A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体素子及びその製造方法
JP2004221513A (ja) * 2002-03-28 2004-08-05 Rohm Co Ltd 半導体装置およびその製造方法
JP2006352006A (ja) * 2005-06-20 2006-12-28 Sumitomo Electric Ind Ltd 整流素子およびその製造方法
JP2007288172A (ja) * 2006-03-24 2007-11-01 Hitachi Ltd 半導体装置
WO2012140795A1 (ja) * 2011-04-11 2012-10-18 新電元工業株式会社 炭化珪素半導体装置及びその製造方法
WO2014155651A1 (ja) * 2013-03-29 2014-10-02 株式会社日立製作所 炭化珪素半導体装置及びその製造方法
WO2015040675A1 (ja) * 2013-09-17 2015-03-26 株式会社日立製作所 半導体装置、電力変換装置、鉄道車両、および半導体装置の製造方法
JP2015128082A (ja) * 2013-12-27 2015-07-09 マツダ株式会社 半導体装置
WO2015128975A1 (ja) * 2014-02-26 2015-09-03 株式会社日立製作所 パワーモジュールおよび電力変換装置
JP2016058657A (ja) * 2014-09-11 2016-04-21 国立研究開発法人産業技術総合研究所 炭化珪素半導体素子及び炭化珪素半導体素子の製造方法

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019110226A (ja) * 2017-12-19 2019-07-04 三菱電機株式会社 ＳｉＣ半導体装置、電力変換装置およびＳｉＣ半導体装置の製造方法
JP2020013059A (ja) * 2018-07-20 2020-01-23 株式会社東芝 装置の製造方法
US10770581B2 (en) 2018-09-11 2020-09-08 Fuji Electric Co., Ltd. Semiconductor device
JP2020043243A (ja) * 2018-09-11 2020-03-19 富士電機株式会社 半導体装置
JP7243094B2 (ja) 2018-09-11 2023-03-22 富士電機株式会社 半導体装置
JP7333509B2 (ja) 2018-11-05 2023-08-25 国立大学法人 筑波大学 炭化珪素半導体装置
JP2020077664A (ja) * 2018-11-05 2020-05-21 国立大学法人 筑波大学 炭化珪素半導体装置
JPWO2020188686A1 (ja) * 2019-03-18 2021-10-14 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
JP7094439B2 (ja) 2019-03-18 2022-07-01 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
JPWO2020188862A1 (ja) * 2019-03-18 2021-10-21 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
JP7138770B2 (ja) 2019-03-18 2022-09-16 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
WO2020188862A1 (ja) * 2019-03-18 2020-09-24 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
JP2021180262A (ja) * 2020-05-14 2021-11-18 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US11901430B2 (en) 2020-05-14 2024-02-13 Kabushiki Kaisha Toshiba Semiconductor device, method of manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP7362546B2 (ja) 2020-05-14 2023-10-17 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11532721B2 (en) 2020-05-14 2022-12-20 Kabushiki Kaisha Toshiba Semiconductor device, method of manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
US11424327B2 (en) 2020-09-15 2022-08-23 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP7271484B2 (ja) 2020-09-15 2023-05-11 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7271483B2 (ja) 2020-09-15 2023-05-11 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2022048927A (ja) * 2020-09-15 2022-03-28 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2022048926A (ja) * 2020-09-15 2022-03-28 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2023045863A (ja) * 2021-09-22 2023-04-03 東芝デバイス＆ストレージ株式会社 半導体装置及び半導体装置の製造方法
JP7589125B2 (ja) 2021-09-22 2024-11-25 東芝デバイス＆ストレージ株式会社 半導体装置及び半導体装置の製造方法
JP7275407B1 (ja) * 2021-12-27 2023-05-17 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
JP2026057435A (ja) * 2024-09-23 2026-04-02 漢磊科技股▲ふん▼有限公司 半導体装置及び半導体装置を製造する方法

Also Published As

Publication number Publication date
US10141410B2 (en) 2018-11-27
US20170200787A1 (en) 2017-07-13
JP6584966B2 (ja) 2019-10-02

Similar Documents

Publication Publication Date Title
JP6584966B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び昇降機
US10991821B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP6903931B2 (ja) 半導体装置および半導体装置の製造方法
CN104285301B (zh) 半导体装置及其制造方法
JP5606529B2 (ja) 電力用半導体装置
US8933466B2 (en) Semiconductor element
US9793392B2 (en) Semiconductor device
JP7362546B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP6271356B2 (ja) 半導体装置の製造方法
JP2018195782A (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2019197792A (ja) 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法
JP6863464B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2017092355A (ja) 半導体装置および半導体装置の製造方法
US11201223B2 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevator each having a threshold-voltage-increasing portion in silicon carbide layer
JP7501000B2 (ja) 半導体装置
JP6884803B2 (ja) 半導体装置および半導体装置の製造方法
CN103548142B (zh) 半导体元件、半导体装置、及其制造方法
JP6567601B2 (ja) 半導体装置
JP7451981B2 (ja) 半導体装置
JP7333509B2 (ja) 炭化珪素半導体装置
JP7106882B2 (ja) 半導体装置および半導体装置の製造方法
JP2021002652A (ja) 半導体装置および半導体装置の製造方法
JP2021089918A (ja) 炭化珪素半導体装置
JP6265278B2 (ja) 炭化珪素半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180223

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190301

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190806

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190904

R151 Written notification of patent or utility model registration

Ref document number: 6584966

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151