JP2007082002A - 分周回路、クロック生成回路、およびそれを搭載した電子機器 - Google Patents

Abstract

【課題】 水晶振動子などの発振周波数を、小数部を含む数値で分周したい。
【解決手段】 小数部を含む複数ビットのデジタルデータで規定された分周比のうち、プログラマブルカウンタ１４には整数部のビットデータが設定され、プログラマブルカウンタ１４は、設定されたビットデータを、入力されるクロックに対応してカウントダウンする。積算回路１６は、小数部のビットデータを、プログラマブルカウンタ１４へのロードサイクルに応じて積算していく。参照レジスタ２０は、参照値として１を保持する。積算回路１６は、小数部のビット数に対応した積算レジスタ１７を含み、小数部のビットデータの積算値が積算レジスタ１７をオーバーフローしたとき、参照レジスタ２０の参照値を一時的に０に設定する。
【選択図】 図２

Description

本発明は、ＰＬＬ（Phase Locked Loop）などに使用される分周回路、クロック生成回路、およびそれを搭載した電子機器に関する。

マイコンなどによる周波数制御には、ＰＬＬ機構を備える発振器が広く利用されている。高周波数の電圧制御発振器（ＶＣＯ；Voltage Controlled Oscillator)を使ったＰＬＬでは、分周器のカウント速度が間に合わないため、プリスケーラと呼ばれる固定の分周器を入れたり、パルススワロ方式を採用することがある。パルススワロ方式は、例えば特許文献１に開示されいる。パルススワロ方式を採用したＰＬＬは、２種類の分周比を切り替え可能なデュアルモジュラスプリスケーラと、プログラマブル分周器を備え、電圧制御発振器の出力をＮまたは（Ｎ＋１）で分周する。
特開２００２−０７６８８４号公報

上述したように、電圧制御発振器の出力を分周する分周器の分周比(桁数)を大きくすると、安定して分周可能な上限周波数を高くするのは難しい。

分周比(桁数)を小さくすれば、高速な分周器が作りやすいが、その代わり基準周波数を高くする必要があり、ＰＬＬがロック可能なステップ周波数間隔が拡大し、細かな周波数を設定することが難しい。

この点、ＤＤＳ（Direct Digital Synthesizer）を使用すれば、小数部を含む数値の波形合成を行うことができる。しかしながら、ＤＤＳは、大きな加算器を高い周波数で動作させる必要があり、消費電力も大きくなってしまう。

本発明はこうした状況に鑑みてなされたものであり、その目的は、簡素な構成で、入力されるクロックを小数部を含む数値で分周することができる分周回路、クロック生成回路、およびそれを搭載した電子機器を提供することにある。

上記課題を解決するために、本発明のある態様の分周回路は、小数部を含む複数ビットのデジタルデータで規定された分周比のうち、整数部のビットデータを利用して分周するカウンタと、小数部のビットデータを、カウンタへのロードサイクルに応じて積算していく積算回路と、を備える。積算回路は、小数値の積算値が１以上になったとき、分周比に１を加える。

この態様によると、簡素な構成で、入力されるクロックを小数部を含む数値で分周することができる。また、小数部の値が切り捨てられることなく、分周比に反映させることができる。

本発明の別の態様もまた、分周回路である。この分周回路は、小数部を含む複数ビットのデジタルデータで規定された分周比のうち、整数部のビットデータが設定され、そのビットデータを、入力されるクロックに対応してカウントダウンするカウンタと、小数部のビットデータを、カウンタへのロードサイクルに応じて積算していく積算回路と、参照値として１を保持する参照レジスタと、カウンタの値と参照レジスタの値とを比較し、一致したときアクティブ信号を出力する比較回路と、を備える。積算回路は、小数部のビット数に対応した積算レジスタを含み、小数部のビットデータの積算値が積算レジスタをオーバーフローしたとき、参照レジスタの参照値を一時的に０に設定する。

この態様によると、簡素な構成で、入力されるクロックを小数部を含む数値で分周することができる。また、小数部の値が切り捨てられることなく、分周比に反映させることができる。

本発明のさらに別の態様もまた、クロック生成回路である。このクロック生成回路は、所定の基準クロックと、本クロック生成回路の出力を起点とする帰還クロックとを比較し、それらの誤差を打ち消すための制御信号を出力する位相比較器と、制御信号に応じた発振周波数でクロックを出力する電圧制御発振器と、電圧制御発振器の出力クロックを分周し、分周したクロックを帰還クロックとして位相比較器に入力する上述したいずれかの態様の分周回路と、を備える。

この態様によると、小数部を含む数値で分周することが可能なため、出力クロックの周波数を柔軟に設定することができる。

本発明のさらに別の態様もまた、クロック生成回路である。このクロック生成回路は、所与のクロックを分周し、基準クロックを生成する上述したいずれかの態様の分周回路と、基準クロックと、本クロック生成回路の出力を起点とする帰還クロックとを比較し、それらの誤差を打ち消すための制御信号を出力する位相比較器と、制御信号に応じた発振周波数でクロックを出力する電圧制御発振器と、電圧制御発振器の出力クロックを分周し、分周したクロックを帰還クロックとして位相比較器に入力する上述したいずれかの態様の分周回路と、を備える。

この態様によると、小数部を含む数値で分周することが可能なため、出力クロックの周波数を柔軟に設定することができる。基準クロックの周波数を容易に高くすることができるため、位相比較器の出力応答周波数を上げることができる。

位相比較器の出力する制御信号に含まれるノイズ成分を低減し、電圧制御発振器に出力するループフィルタをさらに備えてもよい。基準周波数を高くできたことで、位相比較器出力の制御信号には基準周波数を高くする前に比べ、低い周波数成分が除去されており、ループ・フィルタはローコストな簡素な構成であっても、高いフィルタ効果が得られる。

本発明のさらに別の態様は、電子機器である。この電子機器は、クロック生成回路と、クロック生成回路により生成したクロックを利用して、所定のデータを再生する再生回路と、を備える。

なお、以上の構成要素の任意の組合せ、本発明の表現を装置、方法、システムなどの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、簡素な構成で、入力されるクロックを小数部を含む数値で分周することができる。

まず、本発明の実施形態における分周回路の詳細を説明する前に、当該分周回路が適用されるＰＬＬ機構を持つクロック生成回路１００について説明する。図１は、本発明の実施形態における分周回路が用いられるクロック生成回路１００の構成を示す図である。本クロック生成回路１００は、基準発振器１０５、第１分周回路１１０、位相比較器１２０、ループフィルタ１３０、電圧制御発振器１４０および第２分周回路１５０を備える。少なくとも第１分周回路１１０、位相比較器１２０および第２分周回路１５０は、ひとつの半導体基板上に一体集積化されてもよい。

基準発振器１０５には水晶発振器などが用いられ、本クロック生成回路１００の出力するクロックの元となるクロックを生成する。第１分周回路１１０は、基準発振器１０５から入力されるクロックを所定の第１分周比Ｎ１を利用して、位相比較器１２０に供給すべき基準クロックを生成する。第１分周回路１１０の詳細な構成は後述する。

位相比較器１２０は、第１分周回路１１０から入力される基準クロックの周波数と、後述する第２分周回路１５０から入力される帰還クロックの周波数とを比較し、それらの差分を打ち消すための制御電圧を出力する。ループフィルタ１３０は、位相比較器１２０の出力した制御電圧に含まれる高周波成分や雑音を取り除く。また、ループフィルタ１３０は、その時定数などによりＰＬＬの応答性を決定する。ループフィルタ１３０には、ローパスフィルタを使用することができる。ローパスフィルタは、抵抗と容量で構成されるパッシブフィルタでもよいし、さらにオペアンプを使用したアクティブフィルタを用いてもよい。

電圧制御発振器１４０は、上記制御電圧に応じて、発振周波数が変化する発振器である。電圧制御発振器１４０は、上記制御電圧に応じて、上記基準クロックの周波数と後述する第２分周回路１５０の第２分周比Ｎ２との積算値に近づくように、発振周波数が制御される。ＰＬＬ機構により当該制御が繰り返されて、上記基準クロックの周波数と第２分周比Ｎ２の周波数の積に最終的にロックする。電圧制御発振器１４０の出力クロックは、本クロック生成回路１００の出力信号として外部に出力されるとともに、第２分周回路１５０に帰還される。

第２分周回路１５０は、電圧制御発振器１４０の出力クロックと所定の第２分周比Ｎ２を利用して、位相比較器１２０に出力する帰還クロックを生成する。第２分周回路１５０の詳細な構成は後述する。

このようなＰＬＬ機構を備えるクロック生成回路１００の出力クロックの周波数をｆｏ、基準発振器１０５の発振周波数をｆｏｓｃ、第１分周比をＮ１、および第２分周比をＮ２とすると、以下の式１が成り立つ。
ｆｏ＝ｆｏｓｃ÷Ｎ１×Ｎ２ …（式１）

ここで、第１分周比Ｎ１および第２分周比Ｎ２に小数部を含む数値を設定できれば、所望の出力周波数ｆｏを柔軟に無理なく生成することができる。すなわち、基準周波数を変更したい周波数ステップにまで低く分周することなく所望の出力周波数が設定可能となる。また、位相比較器出力に含まれる制御信号の周波数スペクトラムから、音声帯域などの有用な帯域へのノイズによる影響を低減可能な基準周波数、第１分周比Ｎ１および第２分周比Ｎ２を選択可能となる。

以下、第１分周回路１１０の詳細な構成について説明する。図２は、本発明の実施形態１における第１分周回路１１０の詳細な構成を示す図である。実施形態１における第１分周回路１１０は、バッファ１２、プログラマブルカウンタ１４、積算回路１６、積算レジスタ１７、比較回路１８および参照レジスタ２０を備える。当該第１分周回路１１０は、ひとつの半導体基板上に一体集積化されてもよい。図２では、第１分周比Ｎ１は２０ビットのデジタルデータで規定され、上位１５ビットが整数部に対応し、下位５ビットは小数部に対応する。上位１５ビットはバッファ１２を介してプログラマブルカウンタ１４に入力され、下位５ビットは積算回路１６に入力される。

プログラマブルカウンタ１４は、設定された第１分周比Ｎ１の上位１５ビット分のデータを、入力されるクロックにしたがいカウントダウンしていく。参照レジスタ２０は、プログラマブルカウンタ１４の値と比較すべき参照値を保持するレジスタである。０または１のいずれかを保持するレジスタであってもよいし、複数ビットを保持するレジスタであってもよい。この場合、最下位ビットの値を参照値として使用することができる。参照レジスタ２０は、１に設定される。比較回路１８は、プログラマブルカウンタ１４の値と参照レジスタ２０の値とを比較し、一致したときアクティブ信号を位相比較器１２０に出力する。例えば、両方の値が不一致のときローレベルの信号を出力し、一致したときハイレベルの信号を出力する。通常、プログラマブルカウンタ１４に設定された値が１までカウントダウンされると、アクティブ信号を出力することになり、入力されるクロックを第１分周比Ｎ１の整数部の値で分周したことになる。

積算回路１６は、積算レジスタ１７を含み、第１分周比Ｎ１の下位５ビット分のデータを積算レジスタ１７に積算していく。積算レジスタ１７は、第１分周比Ｎ１の小数部のビット数に対応しており、本実施形態では５ビットのレジスタである。積算レジスタ１７は、積算値がオーバーフローすると、参照レジスタ２０に一時的に０を設定するためのキャリー信号を出力する。ここでは、積算値が３２以上になるとキャリー信号を出力する。

参照レジスタ２０の値またはその最下位ビットの値が０になると、比較回路１８はプログラマブルカウンタ１４の値が０までカウントダウンされたとき、アクティブ信号を出力することになる。すなわち、プログラマブルカウンタ１４が０をカウントする分、設定値に１を足した値で分周することになる。

比較回路１８の出力するアクティブ信号は、バッファ１２からプログラマブルカウンタ１４へのロードタイミングおよび積算回路１６の積算タイミングを規定する。バッファ１２は、保持している第１分周比Ｎ１の上位１５ビット分のデータを上記アクティブ信号の入力タイミングに応じて、プログラマブルカウンタ１４に設定する。積算回路１６は、上記アクティブ信号の入力タイミングに応じて、第１分周比Ｎ１の下位５ビット分のデータを積算する。参照レジスタ２０は、比較回路１８が上記アクティブ信号を出力した後、０を保持する場合、１に再設定される。最下位ビットを参照値にしている場合、最下位ビットが１に再設定される。

図２の構成では、第１分周比Ｎ１の下位５ビットを、パルススワロー方式のＰＬＬ機構で使用されるパルススワローカウンタの役割に類似した働きをさせている。すなわち、分周比の整数部の値と整数値の値＋１との切り替え制御をするときの基準情報として、第１分周比Ｎ１の小数部を使用する。

図２では、第１分周回路１１０の構成を示したが、第２分周回路１５０も同様の構成である。第１分周比Ｎ１の代わりに第２分周比Ｎ２が使用される。プログラマブルカウンタ１４は、設定された第２分周比Ｎ２の上位１５ビット分のデータを、位相比較器１２０の出力クロックにしたがいカウントダウンしていく。その他は第１分周回路１１０の説明と同様である。

図３は、実施形態１における第１分周回路１１０の動作例を示す図である。第１分周比Ｎ１として１９２．２５が設定された例で説明する。第１分周比Ｎ１が２０ビットのデジタルデータで規定されるとすると、１９２．２５は"000000011000000.01000"と記述される。このデジタルデータは、整数部に相当する上位１５ビット"000000011000000"と小数部に相当する下位５ビット"01000"とに分離される。上位１５ビット"000000011000000"はプログラマブルカウンタ１４に設定され、下位５ビット"01000"は積算回路１６に入力される。この１９２に相当する上位１５ビット"000000011000000"を分周比として使用すると、生成するクロックに小数部が反映されないことになる。本実施形態では、この小数部を分周比に反映させる機構を備える。

図３にて、第１分周比Ｎ１は、プログラマブルカウンタ１４にその上位１５ビット"000000011000000"が設定され、積算レジスタ１７に下位５ビット"01000"が累積される。参照レジスタ２０は１を保持している。プログラマブルカウンタ１４はカウントダウンしていき、１に到達すると、次の第１分周比Ｎ１のロードサイクルに入る。次のロードサイクルでも、プログラマブルカウンタ１４にその上位１５ビット"000000011000000"が設定されて、積算レジスタ１７に下位５ビット"01000"が累積される。積算レジスタ１７は、積算の結果、"10000"を保持することになる。参照レジスタ２０は１を保持している。

同様に、次のロードサイクルで積算レジスタ１７は"11000"となり、さらに次のロードサイクルで"00000"となりオーバーフローする。これに応じて、参照レジスタ２０は０に遷移する。このロードサイクルでは、プログラマブルカウンタ１４は０までカウントダウンすることになり、分周比が１９３となる。次のロードサイクルで、積算レジスタ１７は"01000"となり、参照レジスタ２０は１に復帰する。以下の同様の処理が繰り返される。

なお、積算レジスタ１７がオーバーフローしたときデータが残っている場合、そのデータはそのまま生かされる。例えば、"11000"が２回積算されると、オーバーフローするが積算レジスタ１７には"10000"が残る。そして、次に積算されると、再度オーバーフローして"01000"が残る。このように、小数部の値はすべて分周比に反映される。

図４は、本発明の実施形態２における第１分周回路１１０の詳細な構成を示す図である。実施形態２における第１分周回路１１０は、実施形態１と比較し、第１分周比Ｎ１の整数部が参照レジスタ２１に設定される。実施形態２における第１分周回路１１０は、バッファ１２、プログラマブルカウンタ１５、積算回路１６、積算レジスタ１７、比較回路１９および参照レジスタ２１を備える。当該第１分周回路１１０は、ひとつの半導体基板上に一体集積化されてもよい。図４でも、第１分周比Ｎ１は２０ビットのデジタルデータで規定され、上位１５ビットが整数部に対応し、下位５ビットが小数部に対応する。上位１５ビットはバッファ１２を介して参照レジスタ２１に入力され、下位５ビットは積算回路１６に入力される。

プログラマブルカウンタ１５は、１から後述する参照値と一致するまで、入力されるクロックにしたがいカウントアップしていく。参照レジスタ２１は、プログラマブルカウンタ１５の値と比較すべき参照値を保持するレジスタである。参照レジスタ２１には、第１分周比Ｎ１の上位１５ビットが設定される。比較回路１９は、プログラマブルカウンタ１５の値と参照レジスタ２１の値とを比較し、一致したときアクティブ信号を位相比較器１２０に出力する。通常、プログラマブルカウンタ１５に設定された値が第１分周比Ｎ１の整数部の値までカウントアップされると、アクティブ信号を出力することになり、入力されるクロックを第１分周比Ｎ１の整数値で分周したことになる。

積算回路１６は、積算レジスタ１７を含み、第１分周比Ｎ１の下位５ビット分のデータを積算レジスタ１７に積算していく。積算レジスタ１７は、第１分周比Ｎ１の小数部のビット数に対応しており、本実施形態では５ビットのレジスタである。積算レジスタ１７は、積算値がオーバーフローすると、参照レジスタ２１に一時的に１を加えるためのキャリー信号を出力する。ここでは、積算値が３２以上になるとキャリー信号を出力する。

参照レジスタ２１の値が第１分周比Ｎ１の整数部の値＋１になると、比較回路１９はプログラマブルカウンタ１５の値が当該整数部の値＋１までカウントアップされたとき、アクティブ信号を出力することになる。

比較回路１９の出力するアクティブ信号は、バッファ１２から参照レジスタ２１へのロードタイミングおよび積算回路１６の積算タイミングを規定する。バッファ１２は、保持している第１分周比Ｎ１の上位１５ビット分のデータを上記アクティブ信号の入力タイミングに応じて、参照レジスタ２１に設定する。積算回路１６は、上記アクティブ信号の入力タイミングに応じて、第１分周比Ｎ１の下位５ビットの値を積算する。参照レジスタ２１は、比較回路１９が上記アクティブ信号を出力した後、第１分周比Ｎ１の整数部の値＋１を保持する場合、第１分周比Ｎ１の整数部の値に再設定される。

以上説明したように実施形態１および実施形態２における分周回路によれば、入力されるクロックを小数部を含む数値で分周することができる。ＰＬＬ機構を持つクロック生成回路にて、小数部を含む水晶発振器の発振周波数などを本分周回路で分周すれば、位相比較器の基準クロックを容易に高くすることができる。よって、高周波の出力クロックを容易に得ることができる。しかも、パルススワロ方式やＤＳＳを使用する場合と比較し、簡素な構成で実現することができる。

また、パルススワロ方式を採用し、プリスケーラでｎ分周とｎ＋１分周とを繰り返す手法は、ループフィルタで除去しにくい周期性を持つ誤差パルスが位相比較器の出力に発生する。この点、本分周回路によれば、端数を反映させるために積算方式を採用しているため、誤差パルスを高い周波数で分散させることができる。よって、フィルタとして作りやすい帯域まで、その誤差パルスのリップルをシェイピングすることができる。

さらに、位相比較器の基準クロックの周波数を容易に音声帯域外に設定することができ、ＰＬＬ機構を備えたクロック発生回路の特性低下の要因を大きく改善することができる。すなわち、簡単なループフィルタにより高特性のクロック源を低コストで構築することができる。したがって、クロック源から音質への悪影響を低減することができ、フィルタ設計も容易になる。

次に、上記クロック生成回路１００を搭載した電子機器２００について説明する。図５は、クロック生成回路１００を搭載した電子機器２００の構成を示す図である。電子機器２００は、テレビなどのセット機器が該当し、ビデオデータおよびオーディオデータを再生する機能を備える。図５では、オーディオデータＡＤＡＴＡを再生するブロックのみを描いている。

電子機器２００は、クロック生成回路１００、オーディオデータ再生回路２１０、オーディオデータ処理ブロック２２０およびスピーカ２３０を備える。オーディオデータ再生回路２１０は、上記実施形態におけるクロック生成回路１００により生成されたクロックにしたがい、オーディオデータＡＤＡＴＡを再生する。オーディオデータ処理ブロック２２０は、再生されたオーディオデータＡＤＡＴＡに対し、デジタル／アナログ変換や各種エフェクト処理などを施し、スピーカ２３０に出力する。ビデオデータの場合、図示しないビデオデータ再生回路およびビデオデータ処理ブロックを経て図示しないディスプレイに表示される。

この電子機器２００は上記実施形態におけるクロック生成回路１００を搭載しているため、簡素な構成で所望の周波数のクロックを生成することができ、そのクロックをオーディオデータやビデオデータの再生に利用することができる。

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

例えば、図２および図４で、第１分周回路１１０に入力されるクロックは、基準発振器１０５から供給される例を説明した。この点、第１分周回路１１０に対する所与のクロックとして、外部から伝送されてきたクロックを使用してもよい。

また、出力クロックの周波数を調整するため、電圧制御発振器の後段に所定の分周比で分周するプリスケーラを設けてもよい。

実施形態における分周回路が用いられるクロック生成回路の構成を示す図である。 実施形態１における第１分周回路の詳細な構成を示す図である。 実施形態１における第１分周回路の動作例を示す図である。 実施形態２における第１分周回路の詳細な構成を示す図である。 クロック生成回路を搭載した電子機器の構成を示す図である。

符号の説明

１２ バッファ、 １４ プログラマブルカウンタ、 １６ 積算回路、 １７ 積算レジスタ、 １８ 比較回路、 ２０ 参照レジスタ、 １００ クロック生成回路、 １０５ 基準発振器、 １１０ 第１分周回路、 １２０ 位相比較器、 １３０ ループフィルタ、 １４０ 電圧制御発振器、 １５０ 第２分周回路、 ２００ 電子機器、 ２１０ オーディオデータ再生回路、 ２２０ オーディオデータ処理ブロック、 ２３０ スピーカ。

Claims (7)

1. 小数部を含む複数ビットのデジタルデータで規定された分周比のうち、整数部のビットデータを利用して分周するカウンタと、
   前記小数部のビットデータを、前記カウンタへのロードサイクルに応じて積算していく積算回路と、を備え、
   前記積算回路は、小数値の積算値が１以上になったとき、前記分周比に１を加えることを特徴とする分周回路。
2. 小数部を含む複数ビットのデジタルデータで規定された分周比のうち、整数部のビットデータが設定され、そのビットデータを、入力されるクロックに対応してカウントダウンするカウンタと、
   前記小数部のビットデータを、前記カウンタへのロードサイクルに応じて積算していく積算回路と、
   参照値として１を保持する参照レジスタと、
   前記カウンタの値と前記参照レジスタの値とを比較し、一致したときアクティブ信号を出力する比較回路と、を備え、
   前記積算回路は、前記小数部のビット数に対応した積算レジスタを含み、前記小数部のビットデータの積算値が前記積算レジスタをオーバーフローしたとき、前記参照レジスタの参照値を一時的に０に設定することを特徴とする分周回路。
3. ひとつの半導体基板上に一体集積化されたことを特徴とする請求項１または２に記載の分周回路。
4. 所定の基準クロックと、本クロック生成回路の出力を起点とする帰還クロックとを比較し、それらの誤差を打ち消すための制御信号を出力する位相比較器と、
   前記制御信号に応じた発振周波数でクロックを出力する電圧制御発振器と、
   前記電圧制御発振器の出力クロックを分周し、分周したクロックを前記帰還クロックとして前記位相比較器に入力する請求項１から３のいずれかに記載の分周回路と、
   を備えることを特徴とするクロック生成回路。
5. 所与のクロックを分周し、基準クロックを生成する請求項１から３のいずれかに記載の分周回路と、
   前記基準クロックと、本クロック生成回路の出力を起点とする帰還クロックとを比較し、それらの誤差を打ち消すための制御信号を出力する位相比較器と、
   前記制御信号に応じた発振周波数でクロックを出力する電圧制御発振器と、
   前記電圧制御発振器の出力クロックを分周し、分周したクロックを前記帰還クロックとして前記位相比較器に入力する請求項１から３のいずれかに記載の分周回路と、
   を備えることを特徴とするクロック生成回路。
6. 前記位相比較器の出力する制御信号に含まれるノイズ成分を低減し、前記電圧制御発振器に出力するループフィルタをさらに備えることを特徴とする請求項４または５に記載のクロック生成回路。
7. 請求項４から６のいずれかに記載のクロック生成回路と、
   前記クロック生成回路により生成したクロックを利用して、所定のデータを再生する再生回路と、
   を備えることを特徴とする電子機器。

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