JPH08340254A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH08340254A JPH08340254A JP7144542A JP14454295A JPH08340254A JP H08340254 A JPH08340254 A JP H08340254A JP 7144542 A JP7144542 A JP 7144542A JP 14454295 A JP14454295 A JP 14454295A JP H08340254 A JPH08340254 A JP H08340254A
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- phase
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ＰＬＬが広い同期範囲を保持しながら高い周
波数の信号も出力できる様なＤＤＳ利用の周波数シンセ
サイザの実現。 【構成】 基準の位相を与える基準発振源1 と、出力の
位相とを比較する位相比較器2 と、出力の位相差を積分
し直流電圧を得るループフィルタ3 と、出力をディジタ
ル信号に変換する A/D変換器4と、外部から発生周波数
を位相インクリメント値（Δφ）で与えた周波数設定デ
ータを、入力クロック周波数の 1/2以下の任意の周波数
の信号を直接ディジタル的に発生するシンセサイザＤＤ
Ｓ5 とを具え、該ＤＤＳ（5 ）の出力信号をＮ分周する
分周器8 を通し基準発振源（1 ）と同一周波数としたの
ち位相比較器2 へ入力して位相同期ループＰＬＬを完成
する。
波数の信号も出力できる様なＤＤＳ利用の周波数シンセ
サイザの実現。 【構成】 基準の位相を与える基準発振源1 と、出力の
位相とを比較する位相比較器2 と、出力の位相差を積分
し直流電圧を得るループフィルタ3 と、出力をディジタ
ル信号に変換する A/D変換器4と、外部から発生周波数
を位相インクリメント値（Δφ）で与えた周波数設定デ
ータを、入力クロック周波数の 1/2以下の任意の周波数
の信号を直接ディジタル的に発生するシンセサイザＤＤ
Ｓ5 とを具え、該ＤＤＳ（5 ）の出力信号をＮ分周する
分周器8 を通し基準発振源（1 ）と同一周波数としたの
ち位相比較器2 へ入力して位相同期ループＰＬＬを完成
する。
Description
【０００１】
【産業上の利用分野】本発明は、移動通信等の分野に使
用されるもので、基準信号に位相同期させるＰＬＬ型の
周波数シンセサイザであり、其のＰＬＬが、広い周波数
の同期範囲を保ちながら高いＲＦ周波数帯の信号を細か
い周波数ステップで出力することが出来る周波数シンセ
サイザに関するものである。そして特に外部から発生周
波数を位相インクリメント値（Δφ）のデータとして与
えた周波数設定データを、発生周波数より高い周波数の
基準入力クロックの１周期毎に加算累積する事により，
入力クロック周波数の 1/2以下の任意の周波数の信号を
直接ディジタル的に発生するシンセサイザＤＤＳ（ Dir
ect Digital Synthesizer 直接・ディジタル・シンセサ
イザ）を利用した周波数シンセサイザに関する。
用されるもので、基準信号に位相同期させるＰＬＬ型の
周波数シンセサイザであり、其のＰＬＬが、広い周波数
の同期範囲を保ちながら高いＲＦ周波数帯の信号を細か
い周波数ステップで出力することが出来る周波数シンセ
サイザに関するものである。そして特に外部から発生周
波数を位相インクリメント値（Δφ）のデータとして与
えた周波数設定データを、発生周波数より高い周波数の
基準入力クロックの１周期毎に加算累積する事により，
入力クロック周波数の 1/2以下の任意の周波数の信号を
直接ディジタル的に発生するシンセサイザＤＤＳ（ Dir
ect Digital Synthesizer 直接・ディジタル・シンセサ
イザ）を利用した周波数シンセサイザに関する。
【０００２】
【従来の技術】図６は従来の最も一般的なＰＬＬ型の周
波数シンセサイザの構成例である。同図において、１は
位相比較の際に基準位相を与える局部発振源、２は位相
比較器、３はループフィルタ、17は電圧制御発振器(VC
O) 、8 は分周比Ｎの分周器、9は出力端子である。この
従来例の動作について説明すると、VCO 17の出力(fo)を
分周器8 でＮ分周した出力信号(fo/N)と基準の局部発振
源1 の出力信号(fr)の位相とを、位相比較器2 にて位相
比較する。そして此の位相比較器2 の出力の位相差を表
す誤差信号を、ループフィルタ3 を介し直流電圧とし、
VCO 17の発振周波数を変える制御電圧として印加する。
すると、分周器8 の出力(fo/N)と局部発振源1 の出力(f
r)の両方の周波数と位相とが一致するように位相同期ル
ープＰＬＬが動作する。この時の周波数シンセサイザの
出力周波数foは、次式で表せる。 fo＝fr・N ──(1). この図６の様な周波数シンセサイ
ザでは、ＰＬＬが同期状態を保持する周波数範囲は、VC
O 17の周波数を変える周波数変調感度に依存するが、VC
O 17として例えば水晶発振器を使用した場合を考える
と、周波数を変えられる範囲は、せいぜい数百ppm であ
り、より広い周波数範囲の位相同期を必要とする場合に
は適当でない。また、VCO 17は通常、アナログ素子によ
り構成されるので、周囲温度や電源電圧の変動による発
振周波数の変動もあって結果的に、上記図６の周波数シ
ンセサイザのＰＬＬの同期する周波数範囲を狭める要因
となっていた。
波数シンセサイザの構成例である。同図において、１は
位相比較の際に基準位相を与える局部発振源、２は位相
比較器、３はループフィルタ、17は電圧制御発振器(VC
O) 、8 は分周比Ｎの分周器、9は出力端子である。この
従来例の動作について説明すると、VCO 17の出力(fo)を
分周器8 でＮ分周した出力信号(fo/N)と基準の局部発振
源1 の出力信号(fr)の位相とを、位相比較器2 にて位相
比較する。そして此の位相比較器2 の出力の位相差を表
す誤差信号を、ループフィルタ3 を介し直流電圧とし、
VCO 17の発振周波数を変える制御電圧として印加する。
すると、分周器8 の出力(fo/N)と局部発振源1 の出力(f
r)の両方の周波数と位相とが一致するように位相同期ル
ープＰＬＬが動作する。この時の周波数シンセサイザの
出力周波数foは、次式で表せる。 fo＝fr・N ──(1). この図６の様な周波数シンセサイ
ザでは、ＰＬＬが同期状態を保持する周波数範囲は、VC
O 17の周波数を変える周波数変調感度に依存するが、VC
O 17として例えば水晶発振器を使用した場合を考える
と、周波数を変えられる範囲は、せいぜい数百ppm であ
り、より広い周波数範囲の位相同期を必要とする場合に
は適当でない。また、VCO 17は通常、アナログ素子によ
り構成されるので、周囲温度や電源電圧の変動による発
振周波数の変動もあって結果的に、上記図６の周波数シ
ンセサイザのＰＬＬの同期する周波数範囲を狭める要因
となっていた。
【０００３】より広い周波数範囲の出力信号を発生でき
る別の周波数シンセサイザとして、図７に示す如き、Ｄ
ＤＳ（直接ディジタル合成シンセサイザ）がある。図７
において、18は位相アキュムレータ、19は外部から位相
インクリメント値Δφとして与えられる周波数設定デー
タの入力端子、20はメモリ、21は D/Aコンバータ、22は
低域フィルタ、7 は DDS入力クロック、23はＤＤＳであ
る。
る別の周波数シンセサイザとして、図７に示す如き、Ｄ
ＤＳ（直接ディジタル合成シンセサイザ）がある。図７
において、18は位相アキュムレータ、19は外部から位相
インクリメント値Δφとして与えられる周波数設定デー
タの入力端子、20はメモリ、21は D/Aコンバータ、22は
低域フィルタ、7 は DDS入力クロック、23はＤＤＳであ
る。
【０００４】このＤＤＳ23の動作を説明すると、メモリ
20には、与えられた位相データを振幅データに変換する
データが格納されていて、位相アキュムレータ18が、入
力クロック7(周波数fck ) の１周期毎に、入力端子19の
周波数設定データ（位相インクリメント値Δφ）に応じ
てメモリ20から読み出した位相データを、振幅データ
（ディジタル値）に変換する。その後、 D/Aコンバータ
21によりアナログ電圧値に変換され、低域フィルタ22を
通し出力する。ここで、位相アキュムレータ18が前値に
加算し累積するデータのビット数をｂとすると、ＤＤＳ
23の出力周波数fdは、次式で与えられる。 fd＝(f
ck・Δφ)/ 2b ──(2) 例えば fck＝30 MHz, fd＝7.5 MHz, b＝32とすると、fd
＝7.5 MHz ＝( 30 MHz・Δφ)/232, Δφ＝(7.5 MHz)
(232)/ 30 MHz＝230 ＝40000000 (hex)となる。この場
合、ＤＤＳ23の出力周波数fdは、外部入力の周波数設定
データΔφの設定により、広い周波数範囲の出力とする
ことが出来るが、符号化・復号化における標本化定理に
より、出力周波数fdは、入力クロック7 の周波数fck の
1/2を越えることは出来ず、実際にはクロック周波数fc
k の 1/3〜1/4 以下の低い周波数となるので、高い周波
数の出力信号を得る事は出来ないという問題点があっ
た。
20には、与えられた位相データを振幅データに変換する
データが格納されていて、位相アキュムレータ18が、入
力クロック7(周波数fck ) の１周期毎に、入力端子19の
周波数設定データ（位相インクリメント値Δφ）に応じ
てメモリ20から読み出した位相データを、振幅データ
（ディジタル値）に変換する。その後、 D/Aコンバータ
21によりアナログ電圧値に変換され、低域フィルタ22を
通し出力する。ここで、位相アキュムレータ18が前値に
加算し累積するデータのビット数をｂとすると、ＤＤＳ
23の出力周波数fdは、次式で与えられる。 fd＝(f
ck・Δφ)/ 2b ──(2) 例えば fck＝30 MHz, fd＝7.5 MHz, b＝32とすると、fd
＝7.5 MHz ＝( 30 MHz・Δφ)/232, Δφ＝(7.5 MHz)
(232)/ 30 MHz＝230 ＝40000000 (hex)となる。この場
合、ＤＤＳ23の出力周波数fdは、外部入力の周波数設定
データΔφの設定により、広い周波数範囲の出力とする
ことが出来るが、符号化・復号化における標本化定理に
より、出力周波数fdは、入力クロック7 の周波数fck の
1/2を越えることは出来ず、実際にはクロック周波数fc
k の 1/3〜1/4 以下の低い周波数となるので、高い周波
数の出力信号を得る事は出来ないという問題点があっ
た。
【０００５】
【発明が解決しようとする課題】本発明は、上記の図６
の従来のＰＬＬと図７の従来のＤＳＳの周波数シンセサ
イザの問題点を解決する為になされたものであり、ＰＬ
Ｌとして広い周波数範囲で同期を保持しながら，出力と
して高い周波数も出力できるような、周波数シンセサイ
ザを実現することを其の目的とする。
の従来のＰＬＬと図７の従来のＤＳＳの周波数シンセサ
イザの問題点を解決する為になされたものであり、ＰＬ
Ｌとして広い周波数範囲で同期を保持しながら，出力と
して高い周波数も出力できるような、周波数シンセサイ
ザを実現することを其の目的とする。
【０００６】
【課題を解決するための手段】この目的達成のための本
発明の周波数シンセサイザの基本構成は、ＤＤＳを，Ｐ
ＬＬの内部に使用した構成であって、図１の原理的な構
成図を参照し、位相比較の際に基準位相を与える基準発
振源(1) と、其の出力の基準位相と後記ＤＤＳ(5) の出
力位相とを比較する位相比較器(2) と、其の出力の位相
差を積分するループフィルタ( 3)と、其の積分出力のア
ナログの直流電圧をディジタル信号に変換する A/D変換
器(4) と、外部から発生周波数fdを設定する為に位相イ
ンクリメント値Δφのデータとして与えられた周波数設
定データを該発生周波数fdより高い周波数fck の基準入
力クロックの１周期毎に加算累積する事により，入力ク
ロック周波数fck の 1/2以下の任意の周波数の信号を直
接ディジタル的に発生するシンセサイザＤＤＳ(5) とを
具え、該A/D 変換器(4) の出力を該ＤＤＳ(5) へ発生周
波数の微調整用データ（下位ビット）として与えて、該
ＤＤＳ(5) の出力信号をＮ分周する分周器(8)を通し前
記基準発振源(1) の周波数frと同一周波数としたのち前
記位相比較器(2) へ入力して位相同期ループＰＬＬを完
成する様に構成する。
発明の周波数シンセサイザの基本構成は、ＤＤＳを，Ｐ
ＬＬの内部に使用した構成であって、図１の原理的な構
成図を参照し、位相比較の際に基準位相を与える基準発
振源(1) と、其の出力の基準位相と後記ＤＤＳ(5) の出
力位相とを比較する位相比較器(2) と、其の出力の位相
差を積分するループフィルタ( 3)と、其の積分出力のア
ナログの直流電圧をディジタル信号に変換する A/D変換
器(4) と、外部から発生周波数fdを設定する為に位相イ
ンクリメント値Δφのデータとして与えられた周波数設
定データを該発生周波数fdより高い周波数fck の基準入
力クロックの１周期毎に加算累積する事により，入力ク
ロック周波数fck の 1/2以下の任意の周波数の信号を直
接ディジタル的に発生するシンセサイザＤＤＳ(5) とを
具え、該A/D 変換器(4) の出力を該ＤＤＳ(5) へ発生周
波数の微調整用データ（下位ビット）として与えて、該
ＤＤＳ(5) の出力信号をＮ分周する分周器(8)を通し前
記基準発振源(1) の周波数frと同一周波数としたのち前
記位相比較器(2) へ入力して位相同期ループＰＬＬを完
成する様に構成する。
【０００７】
【作用】本発明の周波数シンセサイザでは、位相同期ル
ープＰＬＬの位相比較器(2)の出力の位相差を表す誤差
信号を、ループフィルタ(3) を介して直流電圧に変換
し、其の変換した直流電圧を更に A/D変換器(4) でディ
ジタル信号に変換し、其のディジタル信号をＤＤＳ(5)
へ、外部から位相インクリメント値Δφとして入力する
周波数設定データM+k の下位ビットk とすることによ
り、別入力の周波数設定データM+k の上位ビットM によ
るＤＤＳ(5) の出力foの概略周波数の下位の微小周波数
の制御をする。従って、本発明の周波数シンセサイザ
は、ＰＬＬとして広い周波数範囲で同期を保持しなが
ら，出力として高い周波数も周波数精度良く発生するこ
とが出来る。
ープＰＬＬの位相比較器(2)の出力の位相差を表す誤差
信号を、ループフィルタ(3) を介して直流電圧に変換
し、其の変換した直流電圧を更に A/D変換器(4) でディ
ジタル信号に変換し、其のディジタル信号をＤＤＳ(5)
へ、外部から位相インクリメント値Δφとして入力する
周波数設定データM+k の下位ビットk とすることによ
り、別入力の周波数設定データM+k の上位ビットM によ
るＤＤＳ(5) の出力foの概略周波数の下位の微小周波数
の制御をする。従って、本発明の周波数シンセサイザ
は、ＰＬＬとして広い周波数範囲で同期を保持しなが
ら，出力として高い周波数も周波数精度良く発生するこ
とが出来る。
【０００８】
【実施例】図１の原理的な構成図はそのまま、本発明の
実施例の周波数シンセサイザの構成図である。図１にお
いて、(4) は A/D変換器、(5) はＤＤＳ、(6) はＤＤＳ
(5)に外部から与える周波数設定データ(M+k)の中の上位
ビットM のデータであって、その他は図７の従来例と同
一のものは同一の符号とする。図１の本発明の周波数シ
ンセサイザでは、ＤＤＳ5 の出力(fd)を分周器8 で N分
周した出力信号(fd/N) と、基準発振源1 の出力信号(f
r)の両者の位相比較を位相比較器2 で行う。そして此の
位相比較器2 の出力信号を、ループフィルタ3 にて直流
電圧に変換し A/D変換器4 によりディジタル値に変換し
て、ＤＤＳ5 に対し周波数設定データ(M+k)の下位ビッ
トk として与える。一般的に A/D変換器4 の出力ビット
数は10〜16ビットであり, ＤＤＳ5 の周波数設定データ
M+k は 32 ビット程度の位相インクリメント値Δφとし
て与えられるので、此の周波数設定データM+k を上位ビ
ットM と下位ビットk とに分けて、上位ビットM は、Ｄ
ＤＳ5 に対し別途設定される様に構成されている。この
時、分周器8 の出力信号(fd/N)と基準発振源1の出力信
号(fr)とは、周波数と位相が共に一致する様に、位相同
期ループＰＬＬが動作し、図１の周波数シンセサイザの
出力周波数foは、次式で与えられる。
実施例の周波数シンセサイザの構成図である。図１にお
いて、(4) は A/D変換器、(5) はＤＤＳ、(6) はＤＤＳ
(5)に外部から与える周波数設定データ(M+k)の中の上位
ビットM のデータであって、その他は図７の従来例と同
一のものは同一の符号とする。図１の本発明の周波数シ
ンセサイザでは、ＤＤＳ5 の出力(fd)を分周器8 で N分
周した出力信号(fd/N) と、基準発振源1 の出力信号(f
r)の両者の位相比較を位相比較器2 で行う。そして此の
位相比較器2 の出力信号を、ループフィルタ3 にて直流
電圧に変換し A/D変換器4 によりディジタル値に変換し
て、ＤＤＳ5 に対し周波数設定データ(M+k)の下位ビッ
トk として与える。一般的に A/D変換器4 の出力ビット
数は10〜16ビットであり, ＤＤＳ5 の周波数設定データ
M+k は 32 ビット程度の位相インクリメント値Δφとし
て与えられるので、此の周波数設定データM+k を上位ビ
ットM と下位ビットk とに分けて、上位ビットM は、Ｄ
ＤＳ5 に対し別途設定される様に構成されている。この
時、分周器8 の出力信号(fd/N)と基準発振源1の出力信
号(fr)とは、周波数と位相が共に一致する様に、位相同
期ループＰＬＬが動作し、図１の周波数シンセサイザの
出力周波数foは、次式で与えられる。
【０００９】 fo ＝ fd ＝ fr ・Ｎ (＝fck ・Δφ/ 2 b ) ── (3) （但しΔφは10進数の上位数M と下位数k とを合わせた
位相インクリメント値であり、２進化して周波数設定デ
ータM+k となる。) この場合、ＤＤＳ5 の出力周波数fd
の範囲は、一般の電圧制御発振器VCO の出力周波数の範
囲に比して可成り広く、例えば、数kHz 〜数十MHz であ
るので、図１の本発明の実施例のＤＤＳ5を内蔵したＰ
ＬＬが同期状態を保持する同期範囲は、図６の従来の電
圧制御発振器VCO のＰＬＬの場合に比し広くなる。ま
た、(3) 式からも明らかな様に、図１の周波数シンセサ
イザの出力周波数foは、基準発振源1 の発振周波数frの
Ｎ倍となるので、本発明の周波数シンセサイザは、高い
周波数の発生信号を、周波数の精度良く出力することが
出来る。
位相インクリメント値であり、２進化して周波数設定デ
ータM+k となる。) この場合、ＤＤＳ5 の出力周波数fd
の範囲は、一般の電圧制御発振器VCO の出力周波数の範
囲に比して可成り広く、例えば、数kHz 〜数十MHz であ
るので、図１の本発明の実施例のＤＤＳ5を内蔵したＰ
ＬＬが同期状態を保持する同期範囲は、図６の従来の電
圧制御発振器VCO のＰＬＬの場合に比し広くなる。ま
た、(3) 式からも明らかな様に、図１の周波数シンセサ
イザの出力周波数foは、基準発振源1 の発振周波数frの
Ｎ倍となるので、本発明の周波数シンセサイザは、高い
周波数の発生信号を、周波数の精度良く出力することが
出来る。
【００１０】また、図１におけるＤＤＳ5 への DDS入力
クロック7 を、図２に示す様に、外部入力クロック10と
しての温度補償水晶発振器TCXOの出力を与えるとする
と、(3)式のクロック周波数fck が、周囲温度の変化に
対して安定となるので、図２に示す周波数シンセサイザ
は、其のＰＬＬの同期範囲が周囲温度によって狭くなる
ことを防ぐことが出来る。また、図１において、ＤＤＳ
5 への DDS入力クロック7 を、周波数シンセサイザの内
部ではなくて、外部から与えても良い。
クロック7 を、図２に示す様に、外部入力クロック10と
しての温度補償水晶発振器TCXOの出力を与えるとする
と、(3)式のクロック周波数fck が、周囲温度の変化に
対して安定となるので、図２に示す周波数シンセサイザ
は、其のＰＬＬの同期範囲が周囲温度によって狭くなる
ことを防ぐことが出来る。また、図１において、ＤＤＳ
5 への DDS入力クロック7 を、周波数シンセサイザの内
部ではなくて、外部から与えても良い。
【００１１】図３に他の実施例の構成を示す。図３は、
基準発振源1 と位相比較器2 との間に、基準分周器11を
設けている。この場合、基準分周器11の分周比をｎと
し、fr/n＝fd/Nとすると、図３の周波数シンセサイザの
出力周波数foは、次式で与えられる。 fo ＝ fd ＝
fr ・Ｎ／ｎ (＝fck ・Δφ/ 2 b ) ── (4) (4) 式より、図３の周波数シンセサイザでは分周比Ｎ，
ｎを適当に選定することにより、出力周波数foを基準発
振源(1) の発振周波数 fr より低い出力周波数foとする
ことも出来る。
基準発振源1 と位相比較器2 との間に、基準分周器11を
設けている。この場合、基準分周器11の分周比をｎと
し、fr/n＝fd/Nとすると、図３の周波数シンセサイザの
出力周波数foは、次式で与えられる。 fo ＝ fd ＝
fr ・Ｎ／ｎ (＝fck ・Δφ/ 2 b ) ── (4) (4) 式より、図３の周波数シンセサイザでは分周比Ｎ，
ｎを適当に選定することにより、出力周波数foを基準発
振源(1) の発振周波数 fr より低い出力周波数foとする
ことも出来る。
【００１２】図４に更に他の実施例の構成を示す。図４
は、ループフィルタ3 と A/D変換器4 との間に、アンプ
12を挿入し、位相比較器2 の位相差検出感度を見掛け上
で上げている。この事により、周波数シンセサイザの出
力周波数foの周波数分解能を向上することが出来る。
は、ループフィルタ3 と A/D変換器4 との間に、アンプ
12を挿入し、位相比較器2 の位相差検出感度を見掛け上
で上げている。この事により、周波数シンセサイザの出
力周波数foの周波数分解能を向上することが出来る。
【００１３】図５に更に他の実施例の構成を示す。図５
では、分周比が固定の図１〜図４の分周器8 と図３の基
準分周器11とに代って、分周比が可変の可変分周器13,1
6 が設けられ、シンセサイザの周波数設定データ(M+k)
15を予め記憶して置くメモリテーブル14も設けられてい
る。この場合は、周波数シンセサイザの周波数設定デー
タ(M+k) 15に応じて、可変分周器13,16 の分周比 N′,
n′を選定すると共に、其の選定した分周比 N′,n′に
対応したＤＤＳ5 への外部からの周波数設定データ(M+
k) の下位ビットk を、メモリテーブル14から読み出し
て設定する。この事により、更に広い周波数範囲で動作
する周波数シンセサイザを実現することが出来る。
では、分周比が固定の図１〜図４の分周器8 と図３の基
準分周器11とに代って、分周比が可変の可変分周器13,1
6 が設けられ、シンセサイザの周波数設定データ(M+k)
15を予め記憶して置くメモリテーブル14も設けられてい
る。この場合は、周波数シンセサイザの周波数設定デー
タ(M+k) 15に応じて、可変分周器13,16 の分周比 N′,
n′を選定すると共に、其の選定した分周比 N′,n′に
対応したＤＤＳ5 への外部からの周波数設定データ(M+
k) の下位ビットk を、メモリテーブル14から読み出し
て設定する。この事により、更に広い周波数範囲で動作
する周波数シンセサイザを実現することが出来る。
【００１４】なお、特に図示しないが、上記の図２〜図
５の各実施例を相互に組み合わせた実施例も実現できる
事は、言うまでも無い。
５の各実施例を相互に組み合わせた実施例も実現できる
事は、言うまでも無い。
【００１５】
【発明の効果】以上説明した如く、本発明によれば、Ｐ
ＬＬが持つ広い同期範囲を確保しながら、ＰＬＬ内部の
ＤＤＳ単独では実現出来なかった様な高い周波数の出力
信号を得ることの出来る周波数シンセサイザを実現でき
る効果が得られる。
ＬＬが持つ広い同期範囲を確保しながら、ＰＬＬ内部の
ＤＤＳ単独では実現出来なかった様な高い周波数の出力
信号を得ることの出来る周波数シンセサイザを実現でき
る効果が得られる。
【図１】 本発明の周波数シンセサイザの基本構成を示
す原理図
す原理図
【図２】 本発明の請求項２に対応する実施例の構成図
【図３】 本発明の請求項３に対応する実施例の構成図
【図４】 本発明の請求項４に対応する実施例の構成図
【図５】 本発明の請求項５に対応する実施例の構成図
【図６】 従来のＰＬＬの周波数シンセサイザの構成例
の図
の図
【図７】 従来の直接ディジタル合成シンセサイザＤＤ
Ｓの構成図
Ｓの構成図
1 は基準発振源、2 は位相比較器、3 はループフィル
タ、4 は A/D変換器、5 はＤＤＳ、6 は周波数設定デー
タ(M+k) の上位ビットM 、7 は DDS入力クロック、8 は
固定分周比Nの分周器、9 は出力信号端子、10は外部入
力クロック、11は基準分周器、12はアンプ、13,16 は可
変分周比N ′,n′の可変分周器、14はメモリテーブル、
15は周波数シンセサイザへの外部入力の周波数設定デー
タ(M+k) 、17は従来のＰＬＬの電圧制御発振器VCO 、18
は従来のＤＤＳの位相アキュムレータ、19は従来のＤＤ
Ｓへの外部入力の周波数設定データ(M+k) 、20はメモ
リ、21はD/A変換器、22は低域フィルタ、23はＤＤＳで
ある。
タ、4 は A/D変換器、5 はＤＤＳ、6 は周波数設定デー
タ(M+k) の上位ビットM 、7 は DDS入力クロック、8 は
固定分周比Nの分周器、9 は出力信号端子、10は外部入
力クロック、11は基準分周器、12はアンプ、13,16 は可
変分周比N ′,n′の可変分周器、14はメモリテーブル、
15は周波数シンセサイザへの外部入力の周波数設定デー
タ(M+k) 、17は従来のＰＬＬの電圧制御発振器VCO 、18
は従来のＤＤＳの位相アキュムレータ、19は従来のＤＤ
Ｓへの外部入力の周波数設定データ(M+k) 、20はメモ
リ、21はD/A変換器、22は低域フィルタ、23はＤＤＳで
ある。
Claims (5)
- 【請求項１】 位相比較の際に基準位相を与える基準発
振源(1) と、其の出力の基準位相と後記ＤＤＳ(5) の出
力位相とを比較する位相比較器(2) と、其の出力の位相
差を積分するループフィルタ(3) と、其の積分出力のア
ナログの直流電圧をディジタル信号に変換する A/D変換
器(4) と、外部から発生周波数を位相インクリメント値
（Δφ）として与え設定した周波数設定データを，該発
生周波数より高い周波数の基準入力クロック(7)の１周
期毎に加算累積する事により，該入力クロックの周波数
の 1/2以下の任意周波数の信号を直接ディジタル的に発
生するシンセサイザＤＤＳ(5) とを具え、該A/D 変換器
(4) の出力を該ＤＤＳ(5)へ発生周波数の微調整用デー
タとして与えて、該ＤＤＳ(5) の出力信号をＮ分周する
分周器(8) を通し前記基準発振源(1) の周波数と同一周
波数としたのち前記位相比較器(2)へ入力して位相同期
ループＰＬＬを完成することを特徴とする周波数シンセ
サイザ。 - 【請求項２】 前記ＤＤＳ(5) へ供給する基準入力クロ
ック(7) を、外部入力クロック(10)としての温度補償水
晶発振器(TCXO)からの出力に置換したことを特徴とする
請求項１記載の周波数シンセサイザ。 - 【請求項３】 前記基準発振源(1) の出力を固定の分周
比ｎで分周する基準分周器(11)を設け、該基準分周器(1
1)の出力周波数(fr/n)を前記分周器(8) の出力周波数(f
d/N)に等しくした後、前記位相比較器(2) へ入力するこ
とを特徴とする請求項１記載の周波数シンセサイザ。 - 【請求項４】 前記ループフィルタ(3) の出力のアナロ
グの直流電圧を増幅するアンプ(12)を設け、該アンプ(1
2)の出力を前記 A/D変換器(4) へ入力することを特徴と
する請求項１記載の周波数シンセサイザ。 - 【請求項５】 前記基準発振源(1) の出力を可変分周比
ｎ′で分周する第１の可変分周器(16)と、前記ＤＤＳ
(5) の出力を可変分周比Ｎ′で分周する第２の可変分周
器(13)と、外部入力の周波数設定データ(15)を予め記憶
して置くメモリテーブル(14)とを設け、該メモリテーブ
ル(14)から周波数設定データ(15)を読み出し該ＤＤＳ
(5) へ供給する時に前記第１の可変分周器(16)と第２の
可変分周器(13)とを駆動し該第１の可変分周器(16)の出
力周波数(fr/n ′) と第２の可変分周器(13)の出力周波
数(fr/N ′) とを等しくした後、両方の分周出力を前記
位相比較器(2) へ入力することを特徴とする請求項１記
載の周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7144542A JPH08340254A (ja) | 1995-06-12 | 1995-06-12 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7144542A JPH08340254A (ja) | 1995-06-12 | 1995-06-12 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340254A true JPH08340254A (ja) | 1996-12-24 |
Family
ID=15364728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7144542A Withdrawn JPH08340254A (ja) | 1995-06-12 | 1995-06-12 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08340254A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320574B1 (en) | 1997-02-24 | 2001-11-20 | Genesis Microchip, Corp. | Circuit and method for generating pixel data elements from analog image data and associated synchronization signals |
| JP2002271197A (ja) * | 2001-03-08 | 2002-09-20 | Fujitsu Ltd | ルビジウム原子発振器 |
| JP2007221548A (ja) * | 2006-02-17 | 2007-08-30 | Daihen Corp | ディジタル位相同期装置 |
| WO2008056581A1 (en) | 2006-11-08 | 2008-05-15 | Nihon Dempa Kogyo Co., Ltd. | Synthesizer module |
| WO2010032328A1 (ja) * | 2008-09-22 | 2010-03-25 | パイオニア株式会社 | Ｐｌｌ回路およびこれを用いた膜厚測定器 |
| JPWO2011062114A1 (ja) * | 2009-11-19 | 2013-04-04 | 株式会社アドバンテスト | 信号出力器、複数信号の信号源および複数のレーザ光パルスの出力装置 |
-
1995
- 1995-06-12 JP JP7144542A patent/JPH08340254A/ja not_active Withdrawn
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| USRE40859E1 (en) | 1997-02-24 | 2009-07-21 | Genesis Microchip (Delaware) Inc. | Method and system for displaying an analog image by a digital display device |
| USRE42615E1 (en) | 1997-02-24 | 2011-08-16 | Genesis Microchip (Delaware) Inc. | Method and system for displaying an analog image by a digital display device |
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| US6570455B2 (en) | 2001-03-08 | 2003-05-27 | Fujitsu Limited | Rubidium atom oscillator generating a stable frequency |
| JP2007221548A (ja) * | 2006-02-17 | 2007-08-30 | Daihen Corp | ディジタル位相同期装置 |
| US7825702B2 (en) | 2006-11-08 | 2010-11-02 | Nihon Dempa Kogyo Co., Ltd | Synthesizer module |
| WO2008056581A1 (en) | 2006-11-08 | 2008-05-15 | Nihon Dempa Kogyo Co., Ltd. | Synthesizer module |
| WO2010032328A1 (ja) * | 2008-09-22 | 2010-03-25 | パイオニア株式会社 | Ｐｌｌ回路およびこれを用いた膜厚測定器 |
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| US8432151B2 (en) | 2008-09-22 | 2013-04-30 | Pioneer Corporation | Film-thickness measuring device using PLL circuit |
| JPWO2011062114A1 (ja) * | 2009-11-19 | 2013-04-04 | 株式会社アドバンテスト | 信号出力器、複数信号の信号源および複数のレーザ光パルスの出力装置 |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |