JP2007096609A - 半導体スイッチ回路装置 - Google Patents

Abstract

【課題】スイッチ回路装置は、線形性を維持しつつ、ハンドリングパワーの高出力化が求められている。
【解決手段】半導体スイッチ回路装置は、第１スイッチ素子群と第２スイッチ素子群と容量素子とバイアス電圧生成回路と切替制御端子とを具備する。第１スイッチ素子群は第１ノードと第２ノードとの間に接続され、第１ノードは第１入出力端子に接続される。第２スイッチ素子群は第３ノードと第４との間に接続され、第３ノードは第２入出力端子に接続される。容量素子は、第２ノードと第４ノードとの間に接続され、第１スイッチ素子群と第２スイッチ素子群との間のバイアスを遮断する。バイアス電圧生成回路は、第１スイッチ素子群に印加される第１制御電圧と第２スイッチ素子群に印加される第２制御電圧とを生成する。切替制御端子は、第１ノード・第２ノード間、及び、第３ノード・第４ノード間の導通遮断を制御する開閉電圧が印加される。この開閉電圧は、バイアス電圧生成回路に供給される電源電圧の最大電圧と最小電圧である。
【選択図】 図３

Description

本発明は、半導体スイッチ回路装置に関し、特に高周波信号を切り替える半導体スイッチ回路装置に関する。

近年、携帯電話用ＩＣの高集積化、高機能化が飛躍的に進むなか、アンテナフロントエンドに用いられる送信／受信を切り替える機能を有するスイッチ用半導体集積回路（以下スイッチＩＣ）にも高性能化が求められるようになってきている。送信／受信切替えのスイッチＩＣは、ＳＰＤＴ（Ｓｉｎｇｌｅ ｐｏｌｅ ｄｕａｌ ｔｈｒｏｗ：単極双投）構成の回路が用いられる。このスイッチＩＣは、通常２本のコントロール端子により制御される。したがって、スイッチＩＣを制御する制御回路は、２本の制御線、即ち、２ビットの信号を出力する必要がある。この２つの信号は、相反の関係にある。そのため、１本の制御線で供給される信号をスイッチＩＣ内部に設けられたインバータ回路によって２本の制御線を生成する方法もあるが、より簡便に制御できる１本の制御線で制御するスイッチＩＣが求められている。

図１は、特開２００５−５８５７号公報に開示されているスイッチ回路装置の回路図である。このスイッチ回路装置は、共通端子ＩＮと入出力端子ＯＵＴ１と入出力端子ＯＵＴ２とを備え、共通端子ＩＮと入出力端子ＯＵＴ１との間にスイッチ部Ｆ１と、共通端子ＩＮと入出力端子ＯＵＴ２との間にスイッチ部Ｆ２とを具備する。スイッチ部Ｆ１は、３段直列に接続される電界効果トランジスタ（ＦＥＴ）１−１、ＦＥＴ１−２、ＦＥＴ１−３を備える。スイッチ部Ｆ２は、同様に、３段直列に接続されるＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３を備える。

ＦＥＴ１−１〜−３、２−１〜−３は、デプレッション型（Ｄｅｐｌｅｔｉｏｎ−ｍｏｄｅ）ＦＥＴであり、閾値電圧Ｖｔｈは、例えば、−０．５ボルト近傍にある。デプレッション型ＦＥＴは、ゲート電圧とソース電圧が等しい（無バイアス状態）ときにチャネルが形成されているため、ドレイン電流が流れ、オン状態になっている。ゲートに逆バイアスを深く印加するほどチャネルが狭まり、閾値電圧Ｖｔｈに達すると電流が流れなくなり、オフ状態になる。

したがって、ＦＥＴ１−１〜−３、２−１〜−３は、ゲート・ソース電圧が−０．５ボルト以下のときオフ状態になり、−０．５ボルト以上のときオン状態になる。即ち、ゲート・ソース間電圧Ｖｇｓが０ボルトのとき、これらのＦＥＴはオン状態である。

ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３は、それぞれのゲートに接続される抵抗Ｒａ１、Ｒａ２、Ｒａ３を介して制御端子ＣＴＬに接続される。ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３は、それぞれのゲートに接続される抵抗Ｒｂ１、Ｒｂ２、Ｒｂ３を介してＧＮＤに接続される。スイッチ部Ｆ１とスイッチ部Ｆ２とは容量素子Ｃにより直流的に遮断されている。

入出力端子ＯＵＴ１に接続されるスイッチ部Ｆ１の入出力端は、抵抗Ｒｃを介して固定電源Ｖに接続される。また、入出力端子ＯＵＴ２に接続されるスイッチ部Ｆ２の入出力端は、抵抗Ｒｄを介して制御端子ＣＴＬに接続される。

次に、スイッチ回路の動作が説明される。固定電源Ｖに電圧２．８ボルトが印加され、制御端子ＣＴＬに２．８ボルト及び０ボルトの制御電圧が印加されて回路の導通遮断が制御される。

まず、制御端子ＣＴＬに２．８ボルトの制御電圧が印加された場合、スイッチ部Ｆ１のＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３のゲートの電圧は、２．８ボルトになる。ＦＥＴ１−３のソース或いはドレインは、固定電源Ｖに接続されて２．８ボルトになっているため、ＦＥＴ１−３のゲート・ソース電圧Ｖｇｓは、０ボルトである。即ち、ＦＥＴ１−３はオン状態になる。ＦＥＴ１−２のソース或いはドレインには２．８ボルトが印加されることになり、ＦＥＴ１−２もオン状態になる。同様にＦＥＴ１−１もオン状態になる。（ＦＥＴ１−２、ＦＥＴ１−１もオン状態になり、）したがって、共通入出力端子ＩＮと入出力端子ＯＵＴ１との間は、導通状態になる。

一方、ＦＥＴ２−３と入出力端子ＯＵＴ２との接続ノードの電圧は、制御端子ＣＴＬに２．８ボルトが印加されるため、２．８ボルトである。ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３のゲートは、それぞれ抵抗Ｒｂ１、抵抗Ｒｂ２、抵抗Ｒｂ３を介してＧＮＤに接地されているため、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３のゲート・ソース電圧Ｖｇｓは、−２．８ボルトとなる。閾値電圧（Ｖｔｈ＝−０．５ボルト）より充分低い電圧であり、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３はオフ状態になる。したがって、共通入力端子ＩＮと入出力端子ＯＵＴ２との間は、遮断状態になる。

次に、制御端子ＣＴＬに印加される制御電圧が０ボルトのとき、ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３のゲートの電圧は、０ボルトになる。ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３のソース或いはドレインは、固定電源Ｖに接続されて２．８ボルトであるため、ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３のゲート・ソース電圧Ｖｇｓは、−２．８ボルトになる。したがって、これらのＦＥＴは、オフ状態になり、共通入出力端子ＩＮと入出力端子ＯＵＴ１との間は、遮断状態になる。

スイッチ部Ｆ２と入出力端子ＯＵＴ２との接続ノードの電圧は、制御端子ＣＴＬに０ボルトが印加されているため、０ボルトである。ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３のゲートは、抵抗Ｒｂ１、抵抗Ｒｂ２、抵抗Ｒｂ３を介してＧＮＤに接地されているため、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３のゲート・ソース間電圧Ｖｇｓは、０ボルトになる。即ち、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３はオン状態であり、共通入出力端子ＩＮと入出力端子ＯＵＴ２との間は、導通状態になる。

このように、制御端子ＣＴＬに印加する制御電圧を２．８ボルト／０ボルトに切り替えることにより、スイッチ部Ｆ１とスイッチ部Ｆ２との導通状態を切り替えることができ、１ビットの信号線により制御が可能となる。

また、特開２００５−５８５９号公報には、同様に、制御端子の１端子化を実現したスイッチ回路装置の他の構成が開示されている。

特開２００５−５８５７号公報 特開２００５−５８５９号公報

このようなスイッチ回路装置は、携帯電話システムのＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号の切り替え等に使用される。もっとも普及している携帯電話システムの一つであるＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ）では、アンテナからの出力電力は４ワット近くになる。このとき、スイッチ回路装置は、この高出力信号を扱うことになる。高出力信号下でも、スイッチ回路装置は、オン状態において充分な線形性を維持する必要がある。したがって、スイッチ回路装置は、ハンドリングパワーの高出力化も求められている。

図２にＦＥＴの３端子特性の例が示される。このＦＥＴは、ゲート幅が２４００μｍ、閾値電圧Ｖｔｈが−０．５ボルトのデプレッション型のＦＥＴである。このような特性を有するＦＥＴをスイッチ素子とする回路に４ワットの電力が入力された場合、このＦＥＴは２００ｍＡ以上の電流を流さなければならない。図１に示されるスイッチ回路装置の場合、回路をオン状態にするバイアス電圧は、Ｖｇｓ＝０ボルトであるから、図２を参照すると、ＦＥＴは非線形領域で動作することになる。これを回避するためには、ＦＥＴのゲート幅を更に大きくする方法がある。しかし、ゲート幅を大きくすると、線形性は確保できるが、スイッチＩＣとして重要な特性であるアイソレーション特性が劣化してしまう。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の観点では、半導体スイッチ回路装置は、第１スイッチ素子群（１０）と、第２スイッチ素子群（２０）と、容量素子（Ｃ１）と、バイアス電圧生成回路（Ｒ３１／Ｒ３２／Ｒ３３）と、切替制御端子（Ｖｃ）とを具備する。第１スイッチ素子群（１０）は、第１ノードと第２ノードとの間に接続される。第１ノードは、第１入出力端子（ＯＵＴ１）に接続される。第２スイッチ素子群（２０）は、第３ノードと第４との間に接続される。第３ノードは、第２入出力端子（ＯＵＴ２）に接続される。容量素子（Ｃ１）は、第１スイッチ素子群（１０）の第２ノードと第２スイッチ素子群（２０）の第４ノードとの間に接続され、第１スイッチ素子群（１０）と第２スイッチ素子群（２０）との間のバイアスを遮断する。バイアス電圧生成回路（Ｒ３１／Ｒ３２／Ｒ３３）は、第１スイッチ素子群（１０）に印加される第１制御電圧（Ｖ１）と、第２スイッチ素子群（２０）に印加される第２制御電圧（Ｖ２）とを生成する。切替制御端子（Ｖｃ）は、第１スイッチ素子群（１０）の第１ノードと第２ノードとの間、及び、第２スイッチ素子群（２０）の第３ノードと第４ノードとの間の導通遮断を制御する開閉電圧が印加される。この開閉電圧は、バイアス電圧生成回路（Ｒ３１／Ｒ３２／Ｒ３３）に供給される電源電圧の最大電圧と最小電圧である。

本発明によれば、高出力電力に対応してアイソレーション特性を確保しつつ、線形性を向上させ、シングルコントロール動作をするスイッチ回路装置を提供することができる。

また、本発明によれば、電源電圧の変動によるハンドリングパワーの変動量を低減するスイッチ回路装置を提供することができる。

図を参照して、本発明の第１の実施の形態に係る半導体スイッチ回路装置が説明される。図３は、第１の実施の形態に係る半導体スイッチ回路装置の回路構成を示す回路図である。共通端子ＩＮと入出力端子ＯＵＴ１と入出力端子ＯＵＴ２とを備える半導体スイッチ回路装置は、スイッチ素子群１０、スイッチ素子群２０、抵抗Ｒ３０、Ｒ３１、Ｒ３２、Ｒ３３、容量素子Ｃ１とを具備する。

スイッチ素子群１０は、共通端子ＩＮと入出力端子ＯＵＴ１との間に接続される。スイッチ素子群２０は、共通端子ＩＮと入出力端子ＯＵＴ２との間に接続される。容量素子Ｃ１は、このスイッチ素子群２０と共通端子ＩＮとの間に挿入されてスイッチ素子群１０とスイッチ素子群２０とのバイアスを遮断する。

スイッチ素子群１０は、電界効果トランジスタ（ＦＥＴ）１１〜１４と、抵抗Ｒ１１〜１５とを備える。入出力端子ＯＵＴ１に接続されるスイッチ素子群１０の第１ノードと、共通端子ＩＮに接続されるスイッチ素子群１０の第２ノードとの間に、抵抗Ｒ１５と直列に接続されたＦＥＴ１１〜１４とが並列に接続される。即ち、抵抗Ｒ１５とＦＥＴ１１とが接続されるスイッチ素子群１０の第１ノードは、入出力端子ＯＵＴ１に接続される。抵抗Ｒ１５とＦＥＴ１４とが接続されるスイッチ素子群１０の第２ノードは、共通端子ＩＮに接続される。ＦＥＴ１１〜１４のゲートは、抵抗Ｒ１１〜Ｒ１４のそれぞれを介してスイッチ素子群１０の第３ノードで接続され、バイアスを印加される。抵抗Ｒ１１〜Ｒ１４は、信号経路となるＦＥＴ１１〜１４から高周波信号がバイアスに漏出することを防止する。

スイッチ素子群２０は、同様に、ＦＥＴ２１〜２４と、抵抗２１〜２５とを備える。入出力端子ＯＵＴ２に接続されるスイッチ素子群２０の第１ノードと、共通端子ＩＮに接続されるスイッチ素子群２０の第２ノードとの間に、抵抗２５と直列に接続されたＦＥＴ２１〜２４とが並列に接続される。即ち、抵抗Ｒ２５とＦＥＴ２１とが接続されるスイッチ素子群２０の第１ノードは、入出力端子ＯＵＴ２に接続される。抵抗Ｒ２５とＦＥＴ２４とが接続されるスイッチ素子２０の第２ノードは、共通端子ＩＮに接続される。ＦＥＴ２１〜２４のゲートは、抵抗Ｒ２１〜Ｒ２４のそれぞれを介してスイッチ素子群２０の第３ノードで接続され、バイアスを印加される。抵抗Ｒ２１〜Ｒ２４は、信号経路となるＦＥＴ２１〜２４から高周波信号がバイアスに漏出することを防止する。

切替制御端子ＶＣは、スイッチ素子群２０の第３ノードに接続されると共に、抵抗Ｒ３０を介してスイッチ素子群１０の第１ノードに接続される。抵抗Ｒ３０は、スイッチ素子群１０の第１ノードから高周波信号が切替制御端子ＶＣに漏出することを防止する。

抵抗Ｒ３１、Ｒ３２、Ｒ３３は、低電位電源ＶＳＳと高電位電源ＶＤＤとの間に直列に接続され、スイッチ素子群１０及びスイッチ素子群２０にバイアスを供給するバイアス電圧生成回路を構成する。抵抗Ｒ３１、Ｒ３２、Ｒ３３の抵抗値をそれぞれｒ３１、ｒ３２、ｒ３３、低電位電源ＶＳＳの電圧をＶｓｓ、高電位電源ＶＤＤの電圧をＶｄｄとすると、抵抗Ｒ３１と抵抗Ｒ３２との接続ノードの電圧Ｖ１は、Ｖ１＝（Ｖｄｄ−Ｖｓｓ）×ｒ３１／（ｒ３１＋ｒ３２＋ｒ３３）となる。また、抵抗Ｒ３２と抵抗Ｒ３３との接続ノードの電圧Ｖ２は、Ｖ２＝（Ｖｄｄ−Ｖｓｓ）×（ｒ３１＋ｒ３２）／（ｒ３１＋ｒ３２＋ｒ３３）となる。

バイアス電圧生成回路から供給される電圧Ｖ１は、スイッチ素子群１０の第３ノードに供給され、電圧Ｖ２は、スイッチ素子群２０の第１ノードに供給される。

次に、図３に示される半導体スイッチ回路装置の動作が説明される。ＦＥＴ１１〜１４、２１〜２４は、ゲート幅が２４０μｍ、閾値電圧Ｖｔｈが−０．５ボルトのデプレッション型のＦＥＴで、図２に示されるような３端子特性を備えているものとする。低電位電源ＶＳＳの電圧Ｖｓｓは０ボルト、高電位電源ＶＤＤの電圧Ｖｄｄは２．８ボルトとする。切替制御端子ＶＣに電圧２．８ボルト及び０ボルトが印加される。バイアス電圧生成回路の抵抗Ｒ３１、Ｒ３２、Ｒ３３の抵抗値は、それぞれ９ｋΩ、４５ｋΩ、９ｋΩとする。

したがって、低電位電源ＶＳＳと高電位電源ＶＤＤとの間を抵抗分割して得られるバイアス電圧Ｖ１は、０．４ボルト、バイアス電圧Ｖ２は、２．４ボルトとなる。バイアス電圧Ｖ１が印加されるＦＥＴ１１〜１４のゲート電圧は０．４ボルト、バイアス電圧Ｖ２が印加されるスイッチ素子群２０の第１ノードは２．４ボルトになる。

まず、切替制御端子ＶＣに電圧２．８ボルトが印加された場合の動作が説明される。このとき、スイッチ素子群１０の第１ノードは、切替制御端子ＶＣの電圧が印加されるため、２．８ボルトになる。ＦＥＴ１１〜１４のゲート電圧は、０．４ボルトであるから、ＦＥＴ１１〜１４のゲート・ソース電圧は、Ｖｇｓ＝−２．４ボルトである。このゲート・ソース電圧は、閾値電圧Ｖｔｈ＝−０．５ボルトより充分低く、ＦＥＴ１１〜１４は、オフ状態になる。

一方、スイッチ素子群２０のＦＥＴ２１〜２４のゲートは、切替制御端子ＶＣからバイアスが印加され、２．８ボルトになる。スイッチ素子群２０の第１ノードの電圧は、２．４ボルトであるから、ＦＥＴ２１〜２４のゲート・ソース電圧は、Ｖｇｓ＝０．４ボルトになる。したがって、ＦＥＴ２１〜２４はオン状態になる。図２を参照すると、ゲート・ソース電圧Ｖｇｓ＝０．４ボルト、ドレイン電流Ｉｄｓ＝２００ｍＡにおいて、ＦＥＴは、線形領域で動作していることがわかる。即ち、スイッチ素子群２０に４ワットの電力が入力され、各ＦＥＴに２００ｍＡ以上の電流が流れたとしても、充分に線形領域で動作することが確認される。

切替制御端子ＶＣに電圧０ボルトが印加された場合、スイッチ素子群１０の第１ノードは、０ボルトになる。ＦＥＴ１１〜１４のゲートは、０．４ボルトが印加されているため、ゲート・ソース電圧は、Ｖｇｓ＝０．４ボルトになる。したがって、ＦＥＴ１１〜１４はオン状態になる。

一方、スイッチ素子群２０のＦＥＴ２１〜２４のゲート電圧は、０ボルトになる。スイッチ素子群２０の第１ノードは２．４ボルトに固定されているので、ＦＥＴ２１〜２４のゲート・ソース電圧は、Ｖｇｓ＝−２．４ボルトになる。したがって、ＦＥＴ２１〜２４はオフ状態になる。これらの状態は、切替制御端子ＶＣに２．８ボルトが印加された場合と逆の状態にあり、オン状態のＦＥＴ１１〜１４は、線形領域で動作し、オフ状態のＦＥＴ２１〜２４は充分なオフ状態になっていることがわかる。

このように、図１に示す従来の回路の場合に比べてＯＮ時にＦＥＴがよりリニアなバイアス状態に保ちながら、シングルコントロール動作が可能になることがわかる。

また、抵抗Ｒ３１、Ｒ３２、Ｒ３３を備えるバイアス電圧生成回路は、電源電圧の変動を小さくする効果もある。高電位電源ＶＤＤの電圧（２．８ボルト）が、±０．２ボルト変動すると、図１に示される従来の回路では、バイアス電圧も±０．２ボルト変動する。本発明の回路によれば、スイッチ素子群２０に印加されるバイアスは、（ｒ３１＋ｒ３２）／（ｒ３１＋ｒ３２＋ｒ３３）倍になり、上記回路定数のもとでは、±０．１７ボルトの変動に減少する。スイッチ素子群１０のＦＥＴのゲートに印加されるバイアスでは、ｒ３１／（ｒ３１＋ｒ３２＋ｒ３３）倍になり、その変動は、±０．０３ボルトになる。このように、本発明の半導体スイッチ回路装置は、電源変動にも強くすることが可能となる。

図４は、第１の実施の形態の変形例の半導体スイッチ回路装置の回路図である。スイッチ素子群１０及びスイッチ素子群２０に印加されるバイアスの印加ノードが異なっている。即ち、スイッチ素子群１０及びスイッチ素子群２０のバイアスの印加ノードは、第１ノード（ＦＥＴ１１側、ＦＥＴ２１側）から第２ノード（ＦＥＴ１４側、ＦＥＴ２４側）に入れ換わっている。この回路においても、図３と同じ効果が得られる。また、これらの組み合せ、即ち、スイッチ素子群１０の第１ノードとスイッチ素子群２０の第２ノード、スイッチ素子群１０の第２ノードとスイッチ素子群２０の第１ノードにバイアスが印加されてもよい。

また、容量素子Ｃ１は、スイッチ素子群２０側に挿入されているが、容量素子Ｃ１の機能は、スイッチ素子群１０とスイッチ素子群２０とのバイアスの遮断にあるため、スイッチ素子群１０側に挿入されてもよい。

次に、本発明の第２の実施の形態に係る半導体スイッチ回路装置が説明される。第１の実施の形態において、スイッチ回路がオン状態の通過信号の線形性を改善する半導体スイッチ回路装置を示した。第２の実施の形態では、オフ側のスイッチ回路のバイアスが充分に確保される半導体スイッチ回路装置が示される。

図５に第２の実施の形態に係る半導体スイッチ回路装置の回路図が示される。第１の実施の形態に係る半導体スイッチ回路装置に比較し、フィードスルーキャパシタが付加されている。即ち、スイッチ素子群１０では、ＦＥＴ１１のゲートと第１ノードとの間に容量素子Ｃ１１が接続され、ＦＥＴ１４のゲートと第２ノードとの間に容量素子Ｃ１２が接続されている。ＦＥＴ２１のゲートと第１ノードとの間に容量素子Ｃ２１が接続され、ＦＥＴ２４のゲートと第２ノードとの間に容量素子Ｃ２２が接続されている。

これらの容量素子は、スイッチングの対象となるＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号に対して、充分に低いインピーダンスになる容量を有している。このように、多段積みＦＥＴの両サイドＦＥＴ（ＦＥＴ１１／ＦＥＴ１４、ＦＥＴ２１／ＦＥＴ２４）のゲートとソースとの間に容量素子が接続されると、接続されたＦＥＴのゲート・ソース電圧は、入力されるＲＦ信号の入力電圧振幅に対して一定となる。即ち、ゲート・ソース電圧は、入力されるＲＦ信号に追従して変動することになる。したがって、オフ状態の経路では、入力されるＲＦ信号がプラス側の振幅のとき、入出力端子ＯＵＴ１側のＦＥＴ１１、または、入出力端子ＯＵＴ２側のＦＥＴ２１が充分なオフ状態になり、入力されるＲＦ信号がマイナス側の振幅のとき、共通端子ＩＮ側のＦＥＴ１４、または、ＦＥＴ２４が充分なオフ状態になる。よって、スイッチ素子群１０またはスイッチ素子群２０として如何なる瞬間においてもオフ状態を維持していることになる。このように、フィードスルーキャパシタを付加することにより、高入力電力に対してもオフ状態を維持することができ、スイッチ回路として高出力化が可能となる。

従来のスイッチ回路装置の構成を示す回路図である。 ＦＥＴの３端子特性の例を示す図である。 本発明の第１の実施の形態に係る半導体スイッチ回路装置の回路構成を示す回路図である。 同変形例の半導体スイッチ回路装置の回路構成を示す回路図である。 本発明の第２の実施の形態に係る半導体スイッチ回路装置の回路構成を示す回路図である。

符号の説明

１０ スイッチ素子群
１１〜１４ ＦＥＴ
Ｒ１１〜Ｒ１５ 抵抗
Ｃ１１、Ｃ１２ 容量素子
２０ スイッチ素子群
２１〜２４ ＦＥＴ
Ｒ２１〜Ｒ２５ 抵抗
Ｃ２１、Ｃ２２ 容量素子
Ｃ１ 容量素子
Ｒ３０〜Ｒ３３ 抵抗
ＩＮ 共通端子
ＯＵＴ１、ＯＵＴ２ 入出力端子
ＶＣ 切替制御端子
Ｆ１、Ｆ２ ＦＥＴ群
Ｒａ１〜Ｒａ４、Ｒｂ１〜Ｒｂ４、Ｒｃ、Ｒｄ 抵抗
Ｃ 容量素子
ＣＴＬ 制御端子

Claims (7)

1. 第１ノードと第２ノードとの間に接続される第１スイッチ素子群と、前記第１ノードは第１入出力端子に接続され、
   第３ノードと第４ノードとの間に接続される第２スイッチ素子群と、前記第３ノードは第２入出力端子に接続され、
   前記第２ノードと前記第４ノードとの間に接続され、前記第１スイッチ素子群と前記第２スイッチ素子群との間のバイアスを遮断する容量素子と、
   前記第１スイッチ素子群に印加される第１制御電圧と、前記第２スイッチ素子群に印加される第２制御電圧とを生成するバイアス電圧生成回路と、
   前記第１スイッチ素子群の前記第１ノードと前記第２ノードとの間及び前記第２スイッチ素子群の前記第３ノードと前記第４ノードとの間の導通遮断を制御する開閉電圧が印加される切替制御端子と
   を具備し、
   前記開閉電圧は、前記バイアス電圧生成回路に供給される電源電圧の最大電圧と最小電圧である
   半導体スイッチ回路装置。
2. 前記バイアス電圧生成回路は、供給される電源電圧間に直列に接続される
   第１抵抗素子と、
   第２抵抗素子と、
   第３抵抗素子と
   を備え、
   前記電源電圧の最低電圧が供給される前記第１抵抗素子と前記第２抵抗素子とが接続される第５ノードの電圧を前記第１制御電圧として前記第１スイッチ素子群に供給し、
   前記電源電圧の最高電圧が供給される前記第３抵抗素子と前記第２抵抗素子とが接続される第６ノードの電圧を前記第２制御電圧として前記第２スイッチ素子群に供給する
   請求項１に記載の半導体スイッチ回路装置。
3. 前記第２ノードまたは前記第４ノードは、直接、共通端子に接続される
   請求項１または請求項２に記載の半導体スイッチ回路装置。
4. 前記第１スイッチ素子群は、
   直列に接続される複数の電界効果トランジスタ（ＦＥＴ）と、
   前記第１ノードと前記第２ノードとの間に接続される抵抗素子と
   を備え、
   前記第２スイッチ素子群は、
   直列に接続される複数の電界効果トランジスタ（ＦＥＴ）と、
   前記第３ノードと前記第４ノードとの間に接続される抵抗素子と
   を備える
   請求項１から請求項３のいずれかに記載の半導体スイッチ回路装置。
5. 前記第１スイッチ素子群の直列に接続される複数のＦＥＴのゲートの各々は、前記第５ノードに抵抗素子を介して接続されて前記第１制御電圧が印加され、
   前記第２スイッチ素子群の直列に接続される複数のＦＥＴのゲートの各々と、前記第１ノードとは、前記切替制御端子に抵抗素子を介して接続されて前記開閉電圧が印加され、
   前記第３ノードは、前記第６ノードに接続されて前記第２制御電圧が印加される
   請求項１から請求項４のいずれかに記載の半導体スイッチ回路装置。
6. 前記第１スイッチ素子群の直列に接続される複数のＦＥＴのゲートの各々は、前記第５ノードに抵抗素子を介して接続されて前記第１制御電圧が印加され、
   前記第２スイッチ素子群の直列に接続される複数のＦＥＴのゲートの各々と、前記第２ノードとは、前記切替制御端子に抵抗素子を介して接続されて前記開閉電圧が印加され、
   前記第４ノードは、前記第６ノードに接続されて前記第２制御電圧が印加される
   請求項１から請求項４のいずれかに記載の半導体スイッチ回路装置。
7. 前記第１ノードに接続されるＦＥＴのゲートと前記第１ノードとの間に接続される第１フィードスルーキャパシタと、
   前記第２ノードに接続されるＦＥＴのゲートと前記第２ノードとの間に接続される第２フィードスルーキャパシタと、
   前記第３ノードに接続されるＦＥＴのゲートと前記第３ノードとの間に接続される第３フィードスルーキャパシタと、
   前記第４ノードに接続されるＦＥＴのゲートと前記第４ノードとの間に接続される第４フィードスルーキャパシタと
   を備える
   請求項１から請求項６のいずれかに記載の半導体スイッチ回路装置。

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