JP2007102902A - 半導体記憶装置、及びその検査方法 - Google Patents

Abstract

【課題】 ＳＲＡＭの検査において、ＳＮＭ値不足による信頼性不良を初期検査でスクリーングすることを可能とする。
【解決手段】 ＳＲＡＭのビット線対の各ビット線のそれぞれに、通常動作用プリチャージ回路と検査用プリチャージ回路の各一端が並列接続される。通常動作用プリチャージ回路と検査用プリチャージ回路とは、同一の電源電圧に接続される。ビット線対の各ビット線のそれぞれに接続された通常動作用プリチャージ回路は同一の第１の活性化信号で、ビット線対の一方のビット線に接続された検査用プリチャージ回路は第２の活性化信号で、ビット線対の他方のビット線に接続された検査用プリチャージ回路は第３の活性化信号でそれぞれ活性化される。検査時において、読出し動作前に第２または第３の活性化信号の活性化によって、ビット線対の一方のビット線と他方のビット線とを互いに異なるプリチャージ電位までプリチャージする。
【選択図】 図１（ａ）

Description

本発明は、半導体記憶装置、及びその検査方法に関し、特にスタティックランダムアクセスメモリの回路方式、及びその信頼性不良をスクリーニングする方法に関するものである。

近年、半導体集積回路装置の高機能化に伴い、スタティックランダムアクセスメモリ（以下ＳＲＡＭと称す）が、その高速性と、制御とシステム組み込みの簡易性から半導体集積回路装置上に多く搭載されている。

ところが、ＳＲＡＭのメモリセルを構成するトランジスタが、製造工程で発生する微細な異物により汚染されると、その異物を含んだ半導体素子は所望の動作をせず、したがって所定の特性を得られずに不良となる。このような特性不良を発生した半導体素子を市場に出さないために、通常、出荷時に検査を行って不良素子をスクリーニングする。

しかし、上記した異物による特性不良には、製造直後の初期状態で不良と判定されるものもあるが、不純物による汚染等が原因の場合には、実使用条件下で徐々に特性が悪化していき、市場不良に至るものがある。特に、市場に出た後に発生する不良は、半導体素子が既に種々の装置に組み込まれているため、不具合の影響によるユーザーへの不利益が大きく、このような市場不良をなくすことは必須である。

そこで、従来、市場不良率を低減する種々のスクリーニング技術が提案されている。
以下、ＳＲＡＭメモリセルの読み出し能力不足が発生した場合の、従来のスクリーニング方法について、図２、図３、図４（ａ）、図４（ｂ）を参照しながら説明する（例えば、特許文献１参照）。

図２は一般的なＳＲＡＭの簡略化した回路構成の例を示し、図３はその主要信号の動作波形の一例を示す。また、図４（ａ）は、ＳＲＡＭメモリセルからデータを読み出す際の、ワード線選択信号ＷＬと、センスアンプ起動信号ＳＡ、及びビット線対の電位波形ＢＬ、ＸＢＬの例を示し、図４（ｂ）は、センスアンプ起動時の、ビット線対の電位波形ＢＬ、ＸＢＬの波形拡大図を示す。図４（ｂ）において、図中のＡが、通常動作時の動作タイミングを示し、Ｂが、スクリーニング検査時の動作タイミングを示す。

これらの図において、１０３はメモリセル、１０４はセンスアンプ、ＰＲＣはプリチャージ活性化信号、ＷＬはワード線活性化信号、ＳＡはセンスアンプ活性化信号（以下ＳＡ信号ともいう。）、ＢＬは正論理側ビット線、ＸＢＬは負論理側ビット線、ＳＮは正論理側メモリセル内部ノード、ＸＳＮは負論理側メモリセル内部ノード、Ｑ１１〜Ｑ１７はトランジスタである。

ＳＡ信号が、Ａのタイミングで活性化されたとき、読出し電流能力が十分な正常セルの場合には、図４（ｂ）の実線で示すように、この正常セルからの読出し電位差ＶＮＡは、センスアンプ１０４の検知レベルＶＳＡより大きく、メモリセルからのデータを、センスアンプ１０４で検出することができる。

一方、ＳＡ信号がＡのタイミングで活性化されたとき、工程中の異物等により読出し電流能力が少なくなった異常セルの場合には、この異常セルからの読出し電位ＶＭＡがセンスアンプ１０４の検知レベルより小さい時（図示せず）には、読み出しが行えずに異常セルは不良として検出されるが、図４（ｂ）の一点鎖線で示すように、ＶＮＡ＞ＶＭＡ＞ＶＳＡである時には、この時点では正常読出しが行われてしまい、異常セルであることが初期検査で検出できない。

このような異常セルは、使用頻度が重なるにつれその特性が劣化し、時間の経過とともに信頼性不良に至ることが多く、特に市場不良となった場合には大きな問題となる。

そこで、このような異常セルは、極力、初期検査時にスクリーニングすることが望ましい。これに対応するため、上記特許文献１に示される手法では、スクリーニング検査時に、センスアンプ１０４の起動タイミングをＡからＢに早めるようにしている。

このように、センスアンプ１０４の起動タイミングを早めることにより、図４（ｂ）からわかるように、異常セルからの読出し電位ＶＭＢは、センスアンプ検知レベルＶＳＡより小さくなり、初期検査時に異常セルの検出が可能となる。
特開平２−２０６０８７号公報

ところで、半導体集積回路装置の動作電圧の低電圧化により、ＳＲＡＭの記憶ノードの安定性（以下、スタティックノイズマージン：ＳＮＭと略す）の確保が困難になり、読み出し動作時に、ＳＲＡＭのデータを破壊してしまう“読みつぶし”を起こしやすくなる、という問題がある。この現象についての詳細は、ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ． ＶＯＬ． ＳＣ−２２，Ｎｏ．５， ＯＣＴＯＢＥＲ １９８７ “Ｓｔａｔｉｃ−Ｎｏｉｓｅ Ｍａｒｇｉｎ Ａｎａｌｙｓｉｓ ｏｆ ＭＯＳ ＳＲＡＭ Ｃｅｌｌｓ”や電子情報通信学会論文誌Ｃ−II Ｖｏｌ．Ｊ７５−Ｃ−II Ｎｏ．７ ｐｐ．３５０−３６１ １９９２年 ７月“微細ＣＭＯＳメモリセルのスタティックノイズマージン解析”などに示されている。

このように、半導体素子の微細化に伴う電源電圧の低下により、十分なＳＮＭ値を確保することが困難になってきており、更に製造工程で発生する異物等によりＳＲＡＭセルを構成するトランジスタの能力劣化が生じて、セル内のトランジスタ能力が設計値よりずれた場合には、ＳＮＭ値は劣化し不良に至る。

前述したように、このような製造工程で生じた異物による不具合は、この異常セルの使用頻度が重なるにつれその特性を劣化させるため、時間の経過とともに信頼性不良に至ることが多く、市場不良発生を未然に防ぐためにも、初期検査でスクリーニングすることが望ましい。

ここで、前述した従来の手法では、センスアンプの動作タイミングを早めることによりスクリーニングを行っているが、最近の半導体素子の低電圧化、及び高速化に伴い、センスアンプの動作タイミングは、ほとんどマージンの無い設計となっており、実質的に動作タイミングを早めることは、ほぼ不可能である。したがって、今後は、この手法によってＳＮＭ不足による信頼性不良を初期検査でスクリーニングすることは、事実上不可能な状態となっているものである。

本発明は上記従来の課題に鑑みてなされたもので、ＳＮＭ値不足による信頼性不良を、初期検査でスクリーニングすることのできる半導体記憶装置、及びその検査方法を提供することを目的としている。

上記課題を解決するために、本発明の第１の半導体記憶装置は、ＳＲＡＭを搭載した半導体記憶装置であって、前記ＳＲＡＭのビット線対の各ビット線のそれぞれに通常動作用プリチャージ回路と検査用プリチャージ回路の各一端が並列接続されており、前記通常動作用プリチャージ回路と検査用プリチャージ回路とは同一の電源電圧に接続されており、前記ビット線対の各ビット線のそれぞれに接続された第１および第２の通常動作用プリチャージ回路は同一の第１の活性化信号で活性化され、前記ビット線対の一方のビット線に接続された第１の検査用プリチャージ回路は第２の活性化信号で活性化され、前記ビット線対の他方のビット線に接続された第２の検査用プリチャージ回路は第３の活性化信号で活性化され、前記第１乃至第３の各活性化信号は互いに独立に制御され、該半導体記憶装置の検査時において読出し動作前に、前記ビット線対の他方のビット線が第１のプリチャージ電位にある状態で、前記第２の活性化信号を活性化することにより、前記ビット線対の一方のビット線を第２のプリチャージ電位にして、または前記ビット線対の一方のビット線が前記１のプリチャージ電位にある状態で、前記第３の活性化信号を活性化することにより、前記ビット線対の他方のビット線を第２のプリチャージ電位にして、前記ビット線対の一方のビット線と前記ビット線対の他方のビット線とを互いに異なるプリチャージ電位までプリチャージするプリチャージ手段を、備えている。

また、本発明の第１の半導体記憶装置において、前記ビット線対の各ビット線の電位を設定するセンスアンプは、該半導体記憶装置の検査時において読出し動作前に、メモリセルに保持されているデータに応じて、前記ビット線対の一方のビット線をＨまたはＬレベルの所定の論理電位に設定し、その他方のビット線を、該一方のビット線に設定される論理電位とは相補型の論理電位に設定し、前記プリチャージ手段は、前記センスアンプにより前記ビット線対の他方のビット線が前記第１のプリチャージ電位と等しいＨレベル論理電位に設定されているとき、前記第２の活性化信号を活性化して、Ｌレベル論理電位に設定されている一方のビット線を、前記Ｈレベル論理電位より低い第２のプリチャージ電位に充電し、前記センスアンプにより前記一方のビット線が前記第１のプリチャージ電位と等しいＨレベル論理電位に設定されているとき、前記第３の活性化信号を活性化して、Ｌレベル論理電位に設定されている他方のビット線を、前記Ｈレベル論理電位より低い第２のプリチャージ電位に充電することが好ましい。

また、本発明の第１の半導体記憶装置において、前記通常動作用プリチャージ回路および検査用プリチャージ回路は共にＰチャネル型トランジスタからなり、前記プリチャージ手段は、前記検査用プリチャージ回路のＰチャネル型トランジスタが、前記通常動作用プリチャージ回路のＰチャネル型トランジスタより駆動能力が小さいトランジスタで構成されていることが好ましい。

また、本発明の第１の半導体記憶装置において、前記通常動作用プリチャージ回路はＰチャネル型トランジスタからなり、前記検査用プリチャージ回路はＮチャネル型トランジスタからなり、前記ビット線対の一方のビット線と前記ビット線対の他方のビット線とを互いに異なるプリチャージ電位までプリチャージする手段は、前記通常動作用プリチャージ回路が接続されたビット線には第１のプリチャージ電位が印加され、前記検査用プリチャージ回路が接続されたビット線には前記第１のプリチャージ電位よりも前記Ｎチャネル型トランジスタの閾値電圧分低い第２のプリチャージ電位が印加されることが好ましい。

また、本発明の第２の半導体記憶装置は、ＳＲＡＭを搭載した半導体記憶装置であって、前記ＳＲＡＭのビット線対の各ビット線のそれぞれに通常動作用プリチャージ回路と検査用プリチャージ回路の各一端が並列接続されており、前記通常動作用プリチャージ回路は、第１の電源電圧に接続されており、前記検査用プリチャージ回路は前記第１の電源電圧よりも低い第２の電源電圧に接続されており、前記ビット線対の一方のビット線に接続された通常動作用プリチャージ回路は第１の活性化信号で活性化され、前記ビット線対の他方のビット線に接続された通常動作用プリチャージ回路は第２の活性化信号で活性化され、前記ビット線対の一方のビット線に接続された検査用プリチャージ回路は第３の活性化信号で活性化され、前記ビット線対の他方のビット線に接続された検査用プリチャージ回路は第４の活性化信号で活性化され、前記第１乃至第４の各活性化信号は互いに独立に制御され、該半導体記憶装置の検査時において読出し動作前に、前記第１および第４の活性化信号を活性化するか、または前記第２および第３の活性化信号を活性化することにより、前記ビット線対の一方のビット線と前記ビット線対の他方のビット線とを互いに異なるプリチャージ電位までプリチャージするプリチャージ手段を備えている。

また、本発明の第２の半導体記憶装置において、前記通常動作用プリチャージ回路および検査用プリチャージ回路は共にＰチャネル型トランジスタからなり、前記プリチャージ手段は、前記検査用プリチャージ回路のＰチャネル型トランジスタと前記通常動作用プリチャージ回路のＰチャネル型トランジスタとが駆動能力が等しいトランジスタで構成されていることが好ましい。

また、本発明の第３の半導体記憶装置は、ＳＲＡＭを搭載した半導体記憶装置であって、前記ＳＲＡＭのビット線対の各ビット線のそれぞれに通常動作用プリチャージ回路と検査用プリチャージ回路の各一端が並列接続されており、前記通常動作用プリチャージ回路と検査用プリチャージ回路とは同一の電源電圧に接続されており、前記ビット線対の一方のビット線に接続された通常動作用プリチャージ回路は第１の活性化信号で活性化され、前記ビット線対の他方のビット線に接続された通常動作用プリチャージ回路は第２の活性化信号で活性化され、前記ビット線対の一方のビット線に接続された検査用プリチャージ回路は第１のレベルシフト回路を介して第３の活性化信号で活性化され、前記ビット線対の他方のビット線に接続された検査用プリチャージ回路は第２のレベルシフト回路を介して第４の活性化信号で活性化され、前記第１乃至第４の各活性化信号は互いに独立に制御され、該半導体記憶装置の検査時において読出し動作前に、前記第１および第４の活性化信号を活性化するか、または前記第２および第３の活性化信号を活性化することにより、前記ビット線対の一方のビット線と前記ビット線対の他方のビット線とを互いに異なるプリチャージ電位までプリチャージするプリチャージ手段を備えている。

また、本発明の第３の半導体記憶装置において、前記通常動作用プリチャージ回路および検査用プリチャージ回路は共にＰチャネル型トランジスタからなり、前記プリチャージ手段は、前記第１または第２のレベルシフト回路により前記検査用プリチャージ回路のＰチャネル型トランジスタの駆動能力が前記通常動作用プリチャージ回路のＰチャネル型トランジスタの駆動能力より小さくなるように制御することが好ましい。

また、本発明の第４の半導体記憶装置は、ＳＲＡＭを搭載した半導体記憶装置であって、前記ＳＲＡＭのビット線対の各ビット線のそれぞれ第１および第２のプリチャージ回路が接続されており、前記各プリチャージ回路は同一の電源電圧に接続されており、前記ビット線対の一方のビット線に接続された第１のプリチャージ回路は第１のレベルシフト回路を介して第１の活性化信号で活性化され、前記ビット線対の他方のビット線に接続された第２のプリチャージ回路は第２のレベルシフト回路を介して第２の活性化信号で活性化され、前記第１および第２の各活性化信号は互いに独立に制御され、前記第１および第２のプリチャージ回路の通常動作モードと検査動作モードの切替えは前記第１および第２のレベルシフト回路を制御する制御回路によって行なわれ、該半導体記憶装置の検査時において読出し動作前に、前記第１および第２の活性化信号を活性化することにより、前記ビット線対の一方のビット線と前記ビット線対の他方のビット線とを互いに異なるプリチャージ電位までプリチャージするプリチャージ手段を備えている。

また、本発明の第４の半導体記憶装置において、前記各プリチャージ回路はＰチャネル型トランジスタからなり、前記プリチャージ手段は、前記第１および第２のレベルシフト回路により前記各プリチャージ回路の一方のＰチャネル型トランジスタの駆動能力が前記各プリチャージ回路の他方のＰチャネル型トランジスタの駆動能力よりも小さくなるよう制御することが好ましい。

また、本発明の第５の半導体記憶装置は、ＳＲＡＭを搭載した半導体記憶装置であって、前記ＳＲＡＭのビット線対の各ビット線のそれぞれに第１および第２のプリチャージ回路が接続されており、前記各プリチャージ回路は同一の電源電圧に接続されており、前記ビット線対の一方のビット線に接続された第１のプリチャージ回路は第１の遅延回路を介して第１の活性化信号で活性化され、前記ビット線対の他方のビット線に接続された第２のプリチャージ回路は第２の遅延回路を介して第２の活性化信号で活性化され、前記第１および第２の各活性化信号は互いに独立に制御され、前記プリチャージ回路の通常動作モードと検査動作モードの切替えは、前記第１および第２の遅延回路を制御する制御回路によって行なわれ、該半導体装置の検査時において読出し動作前に、前記第１および第２の活性化信号を活性化することにより、前記ビット線対の一方のビット線と前記ビット線対の他方のビット線とを互いに異なるプリチャージ電位までプリチャージするプリチャージ手段を備えている。

また、本発明の第５の半導体記憶装置において、前記各プリチャージ回路はＰチャネル型トランジスタからなり、前記プリチャージ手段は、前記第１および第２の遅延回路により、前記各プリチャージ回路の一方のＰチャネル型トランジスタの立ち上がり動作を前記各プリチャージ回路の他方のＰチャネル型トランジスタの立ち上がり動作より早めて、前記各プリチャージ回路の一方のＰチャネル型トランジスタのプリチャージが不十分な状態でプリチャージ動作を完了させることが好ましい。

また、本発明の第１の半導体記憶装置の検査方法は、本発明の第１の半導体記憶装置を用いた半導体記憶装置の検査方法であって、前記第１または第２の通常動作用プリチャージ回路が接続された前記ビット線対の一方のビット線に第１のプリチャージ電位を印加し、前記第１または第２の検査用プリチャージ回路が接続された前記ビット線対の他方のビット線に前記第１のプリチャージ電位より低い第２のプリチャージ電位を印加する第１の工程と、前記第１の工程の後に読出し動作を行なって動作マージン検査を行う第２の工程とを有する。

また、本発明の第２の半導体記憶装置の検査方法は、本発明の第２の半導体記憶装置を用いた半導体記憶装置の検査方法であって、前記第１または第２の通常動作用プリチャージ回路が接続された前記ビット線対の一方のビット線に前記第１の電源電圧を印加し、前記第１または第２の検査用プリチャージ回路が接続された前記ビット線対の他方のビット線に前記第２の電源電圧を印加する第１の工程と、前記第１の工程の後に読出し動作を行なって動作マージン検査を行う第２の工程とを有する。

また、本発明の第３の半導体記憶装置の検査方法は、本発明の第３の半導体記憶装置を用いた半導体記憶装置の検査方法であって、前記第１または第２の通常動作用プリチャージ回路が接続された前記ビット線対の一方のビット線に電源電圧を印加し、前記第１または第２の検査用プリチャージ回路が接続された前記ビット線対の他方のビット線に、前記第１または第２のレベルシフト回路によって前記電源電圧よりも低く設定された電位を印加する第１の工程と、前記第１の工程の後に読出し動作を行なって動作マージン検査を行う第２の工程とを有する。

また、本発明の第４の半導体記憶装置の検査方法は、本発明の第４の半導体記憶装置を用いた半導体記憶装置の検査方法であって、前記第２のプリチャージ回路が接続された前記ビット線対の他方のビット線に電源電圧を印加し、前記第１のプリチャージ回路が接続された前記ビット線対の一方のビット線に前記第１および第２のレベルシフト回路によって前記電源電圧よりも低く設定された電位を印加する第１の工程と、前記第１の工程の後に読出し動作を行なって動作マージン検査を行う第２の工程とを有する。

また、本発明の第５の半導体記憶装置の検査方法は、本発明の第５の半導体記憶装置を用いた半導体記憶装置の検査方法であって、前記第２のプリチャージ回路を第２の遅延回路を介して第２の活性化信号により活性化して、前記第２のプリチャージ回路が接続された前記ビット線対の他方のビット線に電源電圧を印加し、前記第１のプリチャージ回路を第１の遅延回路を介して第１の活性化信号により活性化し、前記第１のプリチャージ回路の立ち上がり動作を前記第１の遅延回路によって前記第２のプリチャージ回路の立ち上がり動作よりも早めて、プリチャージが不十分な状態で該プリチャージ動作を完了して、前記第１のプリチャージ回路が接続された前記ビット線対の一方のビット線に、前記電源電圧よりも低い電位を印加する第１の工程と、前記第１の工程の後に読出し動作を行なって動作マージン検査を行う第２の工程とを有する。

本発明に係る半導体記憶装置、およびその検査方法によれば、通常動作ではスクリーニングできない、工程不良等によるＳＮＭ値不足による信頼性不良を、初期検査でスクリーニングすることができる。

本発明の実施の形態について述べる前に、ＳＮＭ値不足による“読みつぶし”不良について図面を参照しながら説明する。

ＳＮＭ値不足による“読みつぶし”不良と、本発明の全ての実施の形態に共通する作用効果について、図５（ａ）〜図５（ｄ）を参照しながら説明する。

図５（ａ）は、図３と同じく、ＳＲＡＭメモリセルの動作時の各信号波形を示し、破線の円で囲んだ部分の波形を拡大したものを、図５（ｂ）〜図５（ｄ）に示す。

図５（ｂ）のＢＬ／ＸＢＬは、ビット線対の波形を示す。この図では、実線がＢＬを示し、破線がＸＢＬを示す。また、ＢＬ＝“Ｈ”であり、メモリセルに“１”のデータが蓄えられているものとする。ＳＮ，ＸＳＮは、メモリセルの内部ノードの波形を示し、ＳＮ＝“Ｈ”、ＸＳＮ＝“Ｌ”である。

正常セルの場合、ＳＮ，ＸＳＮの波形は、実線で示したような波形となる。一方、前述のようなＳＮＭ値が不足したメモリセルの内部ノードの波形ＳＮ，ＸＳＮは、一点鎖線と破線で示すようになり、正常セルの実線波形に比べ、両者間の電位差が小さくなる。このような不良モードは、実使用時間の経過とともに、劣化が進み、図５（ｃ）のように、内部ノードの電位差が無くなり、最終的に読出し不良に至ってしまう。

このような信頼性不良は、初期検査時にスクリーニングすることが望ましい。そこで、本発明において、初期検査時にスクリーニングする手段について、以下に述べる。

本発明では、図５（ｄ）に示すように、読出し開始直前に“Ｌ”データを保存する内部ノードＸＳＮにつながるビット線ＸＢＬの電位を、対となるビット線ＢＬより高めに設定する。しかる後に、読出し動作を始めると、上記従来回路では、図５（ｂ）に示すような、初期状態でＳＮＭ値が小さいメモリセルの“Ｌ”側ノードである、破線で示されるＸＳＮの内部波形は、図５（ｂ）に示すように低い電圧であったが、本発明回路では、その接続するビット線ＸＢＬの初期電位が上記のように高めに設定されていることから、図５（ｄ）の破線で示すように、従来回路で読み出す場合より、電位が高くなる。この結果、対となるＳＮの電位は、相対的に低くなり、結果として、図５（ｄ）に示されるように、より評価初期において、図５（ｃ）に示す電位差が無くなった状態にすることが可能となり、早期に誤動作に至らせることができ、通常動作ではスクリーニングできないＳＮＭ値不足のメモリセルを、初期状態で不良と判定することができる。

以上のことから、読み出し前に、ビット線対の一方のビット線と、他方のビット線に互いに異なるプリチャージ電位を与えた後、読出し検査を行うことで、従来、初期不良として検出できなかったＳＮＭ値不足のメモリセルを、初期状態で不良と判定することができるようになる。

（実施の形態１）
以下、本発明の実施の形態１による半導体記憶装置について、図面を参照しながら説明する。

図１（ａ）は、本発明の実施の形態１による半導体記憶装置の回路構成を示す図、図１（ｂ）は、該半導体記憶装置を構成するメモリセルの回路構成を示す図、図１（ｃ）は、該半導体記憶装置における主要信号の動作波形の一例を示す図である。

図１において、図２及び図３と同一符号は、従来の半導体記憶装置におけるものと同一のものを示し、１０１ａ〜１０１ｄは通常動作用プリチャージ回路、１０２ａ〜１０２ｄはスクリーニング検査用プリチャージ回路、ＰＲＣ０は、通常動作用プリチャージ回路１０１ａ〜１０１ｄの活性化信号（第１の活性化信号であり、以下、ＰＲＣ０信号ともいう。）、ＰＲＣＴは、正論理側ビット線ＢＬ０，ＢＬ１につながる検査用プリチャージ回路１０２ａ，１０２ｃの活性化信号（第２の活性化信号であり、以下、ＰＲＣＴ信号ともいう。）、ＰＲＣＢは、負論理側ビット線ＢＬＸ０，ＢＬＸ１につながる検査用プリチャージ回路１０２ｂ，１０２ｄの活性化信号（第３の活性化信号であり、以下、ＰＲＣＢ信号ともいう。）である。

以下、本実施の形態１の半導体記憶装置の構成を、より詳細に説明する。
まず、本実施の形態１の半導体記憶装置は、図１（ａ）に示すように、ビット線対をプリチャージするためのプリチャージ回路として、正論理側ビット線ＢＬ、負論理側ビット線ＸＢＬの各ビット線ごとに、２つのプリチャージ回路、つまり通常動作時用のプリチャージ回路１０１ａ，１０１ｂ，１０１ｃ，１０１ｄと、スクリーニング検査時用のプリチャージ回路１０２ａ，１０２ｂ，１０２ｃ，１０２ｄとを有する。

それぞれのビット線ＢＬ０，ＸＢＬ０，ＢＬ１，ＸＢＬ１につながる通常動作用のプリチャージ回路１０１ａ，１０１ｂ，１０１ｃ，１０１ｄは、通常動作用のプリチャージ起動信号ＰＲＣ０＝“Ｌ”（第１の活性化信号）によって活性化され、ビット線を、“Ｈ”＝“Ｖｄｄ”状態にプリチャージする。正論理側ビット線ＢＬ０，ＢＬ１につながるスクリーニング検査時用プリチャージ回路１０２ａ，１０２ｃは、正論理ビット線プリチャージ回路活性化信号ＰＲＣＴ（第２の活性化信号）により活性化され、該正論理側ビット線のプリチャージ動作を行う。負論理側ビット線ＸＢＬ０，ＸＢＬ１につながるスクリーニング検査時用プリチャージ１０２ｂ，１０２ｄは、負論理ビット線プリチャージ回路活性化信号ＰＲＣＢ（第３の活性化信号）によって活性化し、該負論理側ビット線をプリチャージする。ここで、スクリーニング検査用プリチャージ回路１０２ａ〜１０２ｄは、通常動作用プリチャージ回路１０１ａ〜１０１ｄとは、異なる電位までビット線をプリチャージする機能を有する回路で構成されている。

また、図１（ｂ）において、メモリセル１０３において、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５、Ｑ１６は、メモリセル１０３を構成するトランジスタである。

次に、本実施の形態１の半導体記憶装置の動作について説明する。
通常の動作時には、ＰＲＣ０信号（第１の活性化信号）のみが活性化し、通常動作用プリチャージ回路１０１ａ〜１０１ｄのみが動作して、図３に示したように、ビット線対を、読出し動作前に“Ｈ”＝“Ｖｄｄ”状態にプリチャージする。

次に、ＳＮＭ不足ビットをスクリーニングする、スクリーニング検査時の動作について説明する。
この検査時には、ビット線対の、メモリセル内部の“Ｌ”データが保持されるノードにつながるビット線を第１のプリチャージ電位にプリチャージし、該ビット線対の、メモリセル内部の“Ｈ”データが保持されるノードにつながるビット線を第１のプリチャージ電位より低い第２のプリチャージ電位にプリチャージする。

たとえば、メモリセル１０３が“１”のデータを保持している時、内部ノードＳＮが“Ｈ”状態で、相補側ノードＸＳＮは“Ｌ”の状態になっていたとする。

該当セルデータを読み出すのに先立って、該当セルの保持するデータとは相補型のデータをビット線上に読み出す。つまり、正論理側ビット線ＢＬ０に、正論理側内部ノードＳＮに保持される“Ｈ”状態とは相補型の“Ｌ”データを読出し、負論理側ビット線ＸＢＬ０には、負論理側内部ノードＸＳＮの“Ｌ”データと相補型の“Ｈ”データを読み出す。これは、半導体記憶装置の検査で通常用いられる検査パターンの１つ、例えば“チェッカーパターン”などのように“Ｈ”、“Ｌ”を交互に書込み／読出しを行う検査パターンを用いれば容易に行える。これにより、正論理側ビット線ＢＬ０は“Ｌ”状態となり、負論理側ビット線ＸＢＬ０は“Ｈ”状態となる。このとき、“Ｈ”状態のビット線の電位は、通常の“Ｈ”＝“Ｖｄｄ”電位であり、これは第１のプリチャージ電位と等しい。

この後、正論理側プリチャージ回路活性信号ＰＲＣＴを活性化することにより、“Ｌ”状態のＢＬ０をプリチャージする。このとき、スクリーニング検査用プリチャージ回路１０２は、通常の“Ｈ”＝“Ｖｄｄ”電位より低い電位までプリチャージする機能を有しているので、正論理側ビット線ＢＬ０は“Ｈ”より低い電位である第２のプリチャージ電位となる。また、負論理側ビット線ＸＢＬ０は直前の読出し動作でセンスアンプにより電位が前記第１のプリチャージ電位と等しい“Ｈ”＝“Ｖｄｄ”となっているので、特にプリチャージする必要はない。

これにより、ビット線対ＢＬ０／ＸＢＬ０には、スクリーニング検査用プリチャージ回路１０２によって設定される電位差が生じる。この後に、通常と同じように読出し動作を行えば、前述のようにＳＮＭ値がセンスアンプの検知レベルに対してマージンの少ないメモリセル１０３では誤読み出しが行なわれ、不良と判定されてスクリーニングされることになる。

一方、メモリセルの負論理側ノードＸＳＮに“Ｈ”を書き込んだメモリセル１０３が“０”のデータを保持している場合には、負論理側プリチャージ回路活性信号ＰＲＣＢを活性化することで、同様に検査できる。

次に、プリチャージ回路のより詳細な内容を、図７に示す。通常動作用のプリチャージ起動信号ＰＲＣ０（第１の活性化信号）には、通常動作用プリチャージ回路１０１ａ，１０１ｂをそれぞれ構成するプリチャージ用トランジスタＱ１、Ｑ２がつながっており、ビット線対を電源電位“Ｖｄｄ”にプリチャージする。スクリーニング検査時用プリチャージ活性化信号ＰＲＣＴ／ＰＲＣＢ（第２、第３の活性化信号）には、スクリーニング検査用プリチャージ回路１０２ａ，１０２ｂをそれぞれ構成するトランジスタＱ３、Ｑ４がつながっており、ビット線対を電源電位“Ｖｄｄ”にプリチャージする（すなわち、これらの信号ＰＲＣＴ／ＰＲＣＢは“Ｌ”＝“Ｖｓｓ”状態でビット線対をプリチャージし、“Ｈ”＝“Ｖｄｄ”状態でビット線対をプリチャージしない）。

これら４個のトランジスタの駆動能力は、Ｑ１＝Ｑ２＞Ｑ３＝Ｑ４と設定され、Ｑ１、Ｑ２のトランジスタは通常の動作時のプリチャージ動作に十分な駆動能力を有するが、Ｑ３、Ｑ４のトランジスタはＱ１、Ｑ２に比べて駆動能力が小さく、通常の動作タイミングではビット線を十分に“Ｈ”＝“Ｖｄｄ”レベルまでプリチャージする駆動能力を有さない。このため、スクリーニング検査時には、Ｑ３、Ｑ４のトランジスタを使用することでビット線対に電位差を生じさせることができる。

これにより、本実施の形態１においては、通常の検査では不良と判定されないＳＮＭ値不足のメモリセル１０３を、スクリーニング検査によってスクリーニングすることが可能となり、かかる検査を行った半導体記憶装置の市場での信頼性を向上することができる。

このように、本実施の形態１による半導体記憶装置によれば、ＳＲＡＭを搭載した半導体記憶装置において、ＳＲＡＭのビット線対の各ビット線のそれぞれに通常動作用プリチャージ回路と検査用プリチャージ回路の各一端を並列接続し、通常動作用プリチャージ回路と検査用プリチャージ回路とは同一の電源電圧に接続し、ビット線対の各ビット線のそれぞれに接続した通常動作用プリチャージ回路は同一の第１の活性化信号で活性化し、ビット線対の一方のビット線に接続した検査用プリチャージ回路は第２の活性化信号で活性化し、ビット線対の他方のビット線に接続した検査用プリチャージ回路は第３の活性化信号で活性化し、第１乃至第３の各活性化信号は互いに独立に制御されるものとし、検査時においては、読出し動作前に、前記ビット線対の他方または一方のビット線が第１のプリチャージ電位にある状態で、前記第２または第３の活性化信号を活性化することによって、前記ビット線対の一方または他方のビット線を第２のプリチャージ電位にして、ビット線対の一方のビット線と、ビット線対の他方のビット線とを、互いに異なるプリチャージ電位までプリチャージするようにしたので、通常動作ではスクリーニングできない工程不良等によるＳＮＭ値不足による信頼性不良を、初期検査でスクリーニングすることができる効果が得られる。

（実施の形態２）
以下、本発明の実施の形態２による半導体記憶装置について、図面を参照しながら説明する。
本実施の形態２の半導体記憶装置の基本的回路構成は、上記実施の形態１と同じ図１で表されるため、その説明は省略する。

本実施の形態２では、プリチャージ回路の回路構成が、上記実施の形態１と異なっている。
具体的には、図７に示した実施の形態１では、通常動作用プリチャージトランジスタ、つまり通常動作用プリチャージ回路を構成するトランジスタＱ１、Ｑ２と、スクリーニング検査用プリチャージトランジスタ、つまりスクリーニング検査用プリチャージ回路を構成するトランジスタＱ３、Ｑ４は、ともにＰ型半導体で構成されているが、図８に示す本実施の形態２では、通常動作用プリチャージトランジスタＱ１、Ｑ２は、Ｐ型半導体で構成されており、スクリーニング検査用プリチャージトランジスタＱ３、Ｑ４は、Ｎ型半導体で構成されている。

また、これに伴い、スクリーニング検査用プリチャージ回路の活性化信号ＰＲＣＴ／ＰＲＣＢ（第２、第３の活性化信号）の極性も、反転しており、これらの信号ＸＰＲＣＴ／ＸＰＲＣＢは、“Ｈ”＝“Ｖｄｄ”状態で、ビット線対をプリチャージし、“Ｌ”＝“Ｖｓｓ”状態では、ビット線対を、プリチャージしないものである。

本実施の形態２においても、上記実施の形態１と同様にＳＮＭ値不足のメモリセル１０３のスクリーニングを行うが、本実施の形態２においては、スクリーニング検査用プリチャージトランジスタがＮ型半導体トランジスタで構成されているため、スクリーニング検査用プリチャージ回路を活性化するとき、該Ｎ型半導体トランジスタよりなる検査用プリチャージトランジスタのソース電位は“Ｖｄｄ”、そのゲート電位も“ＶＤＤ”となるため、ビット線対のプリチャージ電位は、“Ｖｄｄ”よりトランジスタの閾値電圧分だけ低いレベルまでしか、プリチャージされない。

このことにより、本実施の形態２においては、実施の形態１と同様に、スクリーニング検査時において、読出し動作前にビット線対に電位差を設けることができる。これにより、本実施の形態２では、通常の検査では不良と判定されないＳＮＭ値不足のメモリセル１０３をスクリーニングすることが可能となり、かかる検査を行った半導体記憶装置の市場での信頼性を向上することができる。

また、実施の形態１では、トランジスタの駆動能力差によりビット線のプリチャージ電位に電位差を設けていたため、検査温度やプリチャージ時間により発生させる電位差が変動するが、本実施の形態２では、閾値電圧が電位差となって現れるため、上記実施の形態１より安定した電位差を生じさせることができる。

（実施の形態３）
以下、本発明の実施の形態３による半導体記憶装置について、図面を参照しながら説明する。

本実施の形態３による半導体記憶装置は、図６（ａ）に示すように、ビット線対をプリチャージするプリチャージ回路として、各ビット線ごとに、すなわち、正論理側ビット線、負論理側ビット線、の各々ごとに、２つのプリチャージ回路、つまり通常動作用プリチャージ回路１０１ａ，１０１ｂ，１０１ｃ，１０１ｄと、スクリーニング検査用プリチャージ回路１０２ａ，１０２ｂ，１０２ｃ，１０２ｄとを、設けたものである。

すなわち、上記実施の形態１では、正論理側ビット線ＢＬにつながる通常動作用プリチャージ回路と、負論理側ビット線ＸＢＬにつながる通常動作用プリチャージ回路は、ともにプリチャージ活性化信号ＰＲＣ０により活性化されていたが、本実施の形態３の半導体記憶装置では、図６（ａ）に示すように、正論理側ビット線ＢＬにつながる通常動作用プリチャージ回路１０１ａと、負論理側ビット線ＸＢＬにつながる通常動作用プリチャージ回路１０１ｂは、それぞれ別の活性化信号ＰＲＣ０Ｔ、ＰＲＣ０Ｂにより、活性化される構成としている。

なお、図６（ｂ）において、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５、Ｑ１６は、図１（ｂ）におけると同様、メモリセル１０３を構成するトランジスタである。

次に、プリチャージ回路のより詳細な内容を、図９に示す。図９において、図７と同様に、Ｑ１、Ｑ２は、通常動作用プリチャージ回路１０１ａ，１０１ｂを構成するトランジスタ、Ｑ３、Ｑ４は、スクリーニング検査用プリチャージ回路１０２ａ，１０２ｂを構成するトランジスタであり、それぞれのトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のゲートは、プリチャージ活性化信号ＰＲＣ０Ｔ、ＰＲＣ０Ｂ、ＰＲＣＴ、ＰＲＣＢにより制御される。

ここで、プリチャージトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４は、Ｐ型トランジスタで構成されているので、これらの活性化信号ＰＲＣ０Ｔ、ＰＲＣ０Ｂ、ＰＲＣＴ、ＰＲＣＢが“Ｌ”（＝“Ｖｓｓ”）状態で、該プリチャージトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４は導通状態となり、ビット線をプリチャージし、活性化信号ＰＲＣ０Ｔ、ＰＲＣ０Ｂ、ＰＲＣＴ、ＰＲＣＢが“Ｈ”（＝“Ｖｄｄ”）状態で、プリチャージトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４は非導通状態となり、ビット線をプリチャージしない。また、トランジスタＱ１とＱ２は、電源Ｖｄｄ０に接続され、トランジスタＱ３とＱ４は、別電源Ｖｄｄ１に接続されており、ここで、電源Ｖｄｄ０と電源Ｖｄｄ１は、独立に電位を設定できるものとする。

この実施の形態３の構成では、活性化信号ＰＲＣ０Ｔと、ＰＲＣ０Ｂを同時に駆動し、且つＶｄｄ０＝Ｖｄｄ１＝Ｖｄｄとするようにすれば、上記実施の形態１と同様な動作を行うことができる。

さらに、電源Ｖｄｄ０と、電源Ｖｄｄ１とを、独立して制御できることから、スクリーニング検査時のプリチャージにおいて、たとえば、メモリセル１０３に“Ｈ”データが蓄えられている時、“Ｈ”がつながる正論理側ビット線ＢＬを検査する際には、活性化信号ＰＲＣＴと、ＰＲＣ０Ｂとを、活性化し、且つＶｄｄ１＜Ｖｄｄ０となる電位設定を行うことで、ビット線対に所望の電位差を設定することができる。

このとき、トランジスタＱ３、Ｑ４の駆動能力は、トランジスタＱ１、Ｑ２のものに比べて小さくする必要はなく、等しいものとすればよい。また、このとき、通常の電源電圧Ｖｄｄに対して、Ｖｄｄ１＜Ｖｄｄ０＜Ｖｄｄにも、Ｖｄｄ＜Ｖｄｄ１＜Ｖｄｄ０にも、Ｖｄｄ１＜Ｖｄｄ＜Ｖｄｄ０にも、設定可能であり、より細かなスクリーニング条件を設定することが可能となる。

また、前述の実施の形態１，２では、検査パターンとして“チェッカーパターン”、あるいは“コラムバー”のような、検査されるメモリセルが保存しているデータと相補関係のデータを所定のビット線に事前に読み出し、ビット線対をこれから読み出すデータとは反転した状態に設定する必要があったが、本実施の形態３では、読出し前のプリチャージ動作ごとに、ビット線電位を任意に設定することができるため、検査パターンの設定は上記のものに限定されるものではなく、その自由度が高まり、よりスクリーニング効果を高めることができる。

以上のように、本実施の形態３による半導体記憶装置によれば、ＳＲＡＭを搭載した半導体記憶装置において、ＳＲＡＭのビット線対の各ビット線のそれぞれに通常動作用プリチャージ回路と検査用プリチャージ回路の各一端を並列接続し、通常動作用プリチャージ回路は第１の電源電圧に接続し、検査用プリチャージ回路は第１の電源電圧よりも低い第２の電源電圧に接続し、ビット線対の一方のビット線に接続した通常動作用プリチャージ回路は第１の活性化信号で活性化し、ビット線対の他方のビット線に接続した通常動作用プリチャージ回路は第２の活性化信号で活性化し、ビット線対の一方のビット線に接続した検査用プリチャージ回路は第３の活性化信号で活性化し、前記ビット線対の他方のビット線に接続した検査用プリチャージ回路は第４の活性化信号で活性化し、第１乃至第４の各活性化信号は互いに独立に制御されるものとし、検査時において読出し動作前に第１および第４の活性化信号を活性化するか、または第２および第３の活性化信号を活性化することによって、ビット線対の一方のビット線とビット線対の他方のビット線とを互いに異なるプリチャージ電位までプリチャージする手段を備え、上記各ビット線ごとに設けた通常動作用プリチャージ回路と検査用プリチャージ回路を異なる電源に接続し、これら４つのプリチャージ回路をそれぞれ異なる活性化信号により活性化することによりビット線対に所望の電位差を得る構成としたので、より細かなスクリーニング条件を設定することが可能となり、また、このように読出し前のプリチャージ動作ごとにビット線電位を任意に設定することができることにより、検査パターンの自由度が高まり、よりスクリーニング効果を高めることができる。

（実施の形態４）
以下、本発明の実施の形態４による半導体記憶装置について、図面を参照しながら説明する。
上記実施の形態３では、図９に示した、通常動作用、検査用の各プリチャージトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のソース電位を制御することによって、各プリチャージ回路１０１ａ，１０１ｂ、１０２ａ，１０２ｂによるビット線プリチャージ電位を制御し、ビット線対に電位差を発生するようにしている。

これに対し、本実施の形態４では、図１０に示すように、通常動作用プリチャージトランジスタＱ１、Ｑ２、スクリーニング検査用プリチャージトランジスタＱ３、Ｑ４のそれぞれのソース電位は、Ｖｄｄとし、該各スクリーニング検査用プリチャージトランジスタＱ３、Ｑ４を制御する活性化信号ＰＲＣＴ、ＰＲＣＢの電圧を、該各スクリーニング検査用プリチャージトランジスタＱ３、Ｑ４に接続したレベルシフト回路１０５ａ，１０５ｂで制御するようにしたものである。これにより、ビット線を駆動する各スクリーニング検査用プリチャージトランジスタＱ３、Ｑ４の駆動能力を制御し、これにつき上記実施の形態１で示したようなトランジスタの駆動能力差を設けて、ビット線対に電位差を発生させるようにしたものであり、これにより、本実施の形態４においても、上記実施の形態１と同様の効果を得ることができる。

このように、本実施の形態４による半導体記憶装置によれば、ＳＲＡＭを搭載した半導体記憶装置において、ＳＲＡＭのビット線対の各ビット線のそれぞれに通常動作用プリチャージ回路と検査用プリチャージ回路の各一端を並列接続し、各プリチャージ回路は同一の電源電圧に接続し、ビット線対の一方のビット線に接続した通常動作用プリチャージ回路は第１の活性化信号で活性化し、ビット線対の他方のビット線に接続した通常動作用プリチャージ回路は第２の活性化信号で活性化し、ビット線対の一方のビット線に接続した検査用プリチャージ回路は第３の活性化信号で活性化し、ビット線対の他方のビット線に接続した検査用プリチャージ回路は第４の活性化信号で活性化し、第１乃至第４の各活性化信号は互いに独立に制御されるものとし、検査時において読出し動作前に第１および第４の活性化信号を活性化するか、または第２および第３の活性化信号を活性化することによって、ビット線対の一方のビット線とビット線対の他方のビット線とを互いに異なるプリチャージ電位までプリチャージする手段を備え、通常動作用、検査用の各プリチャージトランジスタのそれぞれのソース電位はＶｄｄとし、スクリーニング検査用プリチャージトランジスタを制御する活性化信号の電圧をそれぞれのスクリーニング検査用プリチャージトランジスタＱ３、Ｑ４に接続したレベルシフト回路で制御するようにし、この際、プリチャージトランジスタの駆動能力差を設けてビット線対に電位差を発生させるようにしたので、上記実施の形態１と同様、通常動作ではスクリーニングできない工程不良等によるＳＮＭ値不足による信頼性不良を、初期検査でスクリーニングできる効果を得ることができる。

（実施の形態５）
以下、本発明の実施の形態５による半導体記憶装置について、図面を参照しながら説明する。
図１０に示される上記実施の形態４では、通常検査用プリチャージ回路１０１ａ，１０１ｂと、スクリーニング検査用プリチャージ回路１０２ａ，１０２ｂ、及びそれぞれのプリチャージ回路のトランジスタＱ１〜Ｑ４を制御する制御信号ＰＲＣＴ、ＰＲＣＢ、ＰＲＣ０Ｔ、ＰＲＣ０Ｂを設けて、各プリチャージ回路の制御を行うようにしていたが、図１１に示す本実施の形態５では、通常動作時と、検査動作時の機能切替えを行うテスト信号ＴＥＳＴにより、レベルシフト回路５１ａ，５１ｂの出力信号レベルを制御するようにし、これにより、各プリチャージ回路の制御を行い、各プリチャージトランジスタの駆動能力を変えて、ビット線対に、電位差を発生させるようにしたものである。

すなわち、本実施の形態５による半導体記憶装置は、図１１（ａ）に示すように、ビット線対をプリチャージするプリチャージ回路として、各ビット線ごとに１つのプリチャージ回路を設け、具体的にはビット線ＢＬ０，ＸＢＬ０，ＢＬ１，ＸＢＬ１にプリチャージ回路１０１ａ，１０１ｂ，１０１ｃ，１０１ｄを設け、正論理側ビット線ＢＬにつながるプリチャージ回路１０１ａ，１０１ｃと、負論理側ビット線ＸＢＬにつながるプリチャージ回路１０１ｂ，１０１ｄは、それぞれ別の活性化信号ＰＲＣＴ、ＰＲＣＢにより、制御回路５０により制御される第１、第２のレベルシフト回路５１ａ，５１ｂを介して活性化される構成としている。

また、図１１（ｂ）に示すように、正論理側ビット線ＢＬにつながるプリチャージ回路を構成するトランジスタＱ１のゲートは、レベルシフト回路５１ａにて制御回路５０からの制御信号ＴＥＳＴに応じてレベルシフトされた活性化信号ＰＲＣＴにより制御され、負論理側ビット線ＸＢＬにつながるプリチャージ回路を構成するトランジスタＱ２のゲートは、レベルシフト回路５１ｂにて制御回路５０からの制御信号ＴＥＳＴに応じてレベルシフトされた活性化信号ＰＲＣＢにより制御される。

通常動作時、制御回路５０からのテスト信号ＴＥＳＴ＝“Ｌ”であるときには、レベルシフト回路５１ａ，５１ｂでは、レベルシフト動作は行わず、通常の、電圧レベル“Ｈ”＝“Ｖｄｄ”、または“Ｌ”＝“Ｖｓｓ”での出力を行う。一方、検査動作時には、つまり制御回路５０からのテスト信号ＴＥＳＴ＝“Ｈ”であるときには、プリチャージ活性化信号ＰＲＣＴ，ＰＲＣＢのレベルを、レベルシフト回路５１ａ，５１ｂにより制御し、プリチャージトランジスタＱ１、Ｑ２を、通常より低い駆動能力とする。これにより、“Ｌ”側ビット線のプリチャージ電位は、“Ｖｄｄ”までは、プリチャージされず、読出し前に、ビット線には電位差が生じ、前述のスクリーニング効果が現れることとなり、これにより、本実施の形態５においても、上記実施の形態１と同様の効果を得ることができることとなる。

このような本実施の形態５による半導体記憶装置によれば、ＳＲＡＭを搭載した半導体記憶装置において、ＳＲＡＭのビット線対の各ビット線のそれぞれにプリチャージ回路を接続し、各プリチャージ回路は同一の電源電圧に接続し、ビット線対の一方のビット線に接続した第１のプリチャージ回路は第１のレベルシフト回路を介して第１の活性化信号で活性化し、ビット線対の他方のビット線に接続した第２のプリチャージ回路は第２のレベルシフト回路を介して第２の活性化信号で活性化し、第１および第２の各活性化信号は互いに独立に制御されるものとし、第１および第２の各プリチャージ回路の通常動作モードと検査動作モードとの切替えは第１および第２の各レベルシフト回路を制御する制御回路によって行い、検査時において読出し動作前に第１および第２の活性化信号を活性化することによってビット線対の一方のビット線とビット線対の他方のビット線とを互いに異なるプリチャージ電位までプリチャージする手段を備え、通常動作時と検査動作時の機能切替えを行うテスト信号ＴＥＳＴにより第１および第２のレベルシフト回路の出力信号レベルを制御し、プリチャージトランジスタの駆動能力を変えてビット線対に電位差を発生させるようにしたので、たとえば、“Ｌ”側ビット線のプリチャージ電位は“Ｖｄｄ”まではプリチャージされず、読出し前にビット線対に電位差が生じ、スクリーニング効果が現れるようになるため、上記実施の形態１と同様、通常動作ではスクリーニングできない工程不良等によるＳＮＭ値不足による信頼性不良を、初期検査でスクリーニングできる効果を得ることができる。

（実施の形態６）
以下、本発明の実施の形態６による半導体記憶装置について、図面を参照しながら説明する。
本実施の形態６による半導体記憶装置は、図１２に示すように、プリチャージ回路の活性化信号であるプリチャージ制御信号のパルス幅を、通常動作時と、検査動作時とで可変とする機能を有するようにしたものである。

すなわち、本実施の形態６による半導体記憶装置は、図１２（ａ）に示すように、ビット線対をプリチャージするプリチャージ回路として、各ビット線ごとに１つのプリチャージ回路を設け、具体的にはビット線ＢＬ０，ＸＢＬ０，ＢＬ１，ＸＢＬ１にプリチャージ回路１０１ａ，１０１ｂ，１０１ｃ，１０１ｄを設け、正論理側ビット線ＢＬにつながるプリチャージ回路１０１ａ，１０１ｃと、負論理側ビット線ＸＢＬにつながるプリチャージ回路１０１ｂ，１０１ｄは、制御回路６０により制御される第１、第２のパルス幅発生回路６１ａ，６１ｂからのそれぞれ別の活性化信号ＰＲＣＴ、ＰＲＣＢにより活性化される構成としている。

また、図１２（ｂ）に示すように、正論理側ビット線ＢＬにつながるプリチャージ回路を構成するトランジスタＱ１のゲートは、パルス幅発生回路６１ａにて制御回路６０からの制御信号ＴＥＳＴに応じて活性化信号ＰＲＣＯＴを遅延して得られる信号ＰＲＣＴにより制御され、負論理側ビット線ＸＢＬにつながるプリチャージ回路を構成するトランジスタＱ２のゲートは、パルス幅発生回路６１ｂにて制御回路６０からの制御信号ＴＥＳＴに応じて活性化信号ＰＲＣＯＴを遅延して得られる信号ＰＲＣＢにより制御される。

通常、パルス幅を発生する回路６１は、図１３（ａ）に示すように遅延回路４１と論理回路４０ａ及び４０ｂで構成され、その遅延回路４１は、図１３（ｃ）に示すようなインバータ４２の多段接続によって構成される。このインバータ４２は、Ｐチャネルトランジスタ４２ａとＮチャネルトランジスタ４２ｂとをＶｄｄ電源とＶｓｓ電源との間に直列に接続してなるもので、両トランジスタの共通ゲートが入力ノード、両トランジスタの接続点が出力ノードとなっている。

そして、上記パルス発生回路を構成するインバータ４２の一部に、図１３（ｄ）に示すように、通常動作と、検査動作を切替えるＴＥＳＴ信号を入力する回路を設けることにより、この入力によって、上記遅延回路４１の遅延時間を可変とし、すなわちその出力パルス幅を可変とし、ひいては、その出力によってプリチャージトランジスタの駆動能力を切替える構成とすることができ、図１２（ａ），（ｂ）に示す本実施の形態６の第１，第２の活性化信号ＰＲＣＯＴ，ＰＲＣＯＢを入力とするパルス幅発生回路６１ａ，６１ｂを、容易に実現することができるものである。

なお、図１３（ｂ）は、本実施の形態６の第１の活性化信号ＰＲＣＯＴを入力とするパルス幅発生回路６１ａを示しており、また、図１３（ｄ）は、上記パルス幅発生回路６１ａにおける遅延回路を構成する１つのインバータを示している。このインバータは、図１３（ｃ）に示すインバータ４２のＮチャネルトランジスタ４２ｂと低電位側電源Ｖｓｓとの間に、並列接続のＰチャネルトランジスタ４３ａ及び４３ｂを接続してなるもので、その一方のＰチャネルトランジスタ４３ａのゲートは高電位側電源Ｖｄｄに接続され、その他方のＰチャネルトランジスタ４３ｂのゲートには制御回路６０からのテスト信号ＴＥＳＴが入力される。

このようにすれば、スクリーニング検査時には、制御回路６０からのテスト信号ＴＥＳＴを、Ｐチャネルトランジスタ４３ｂがオンして遅延回路４１の遅延時間が短くなるよう“Ｌ”レベルとして、プリチャージパルス幅を短くすることで、ビット線が“Ｌ”レベルから“Ｈ”レベルに十分にプリチャージする前に、プリチャージ動作を完了させることができるものであり、その結果、読出し前のビット線電位差を生じさせることができ、前述のように、スクリーニングを行うことができる。

ここで、上述したように従来技術でのスクリーニング手法では、センスアンプの動作タイミングを早めることによりスクリーニングを行っているところ、最近の半導体素子の低電圧化及び高速化に伴いセンスアンプの動作タイミングはほとんどマージンの無い設計となっているため、上記従来の方法では実質的に動作タイミングを早めることはほぼ不可能であったが、一方、本実施の形態６では、アクセス速度に直接関与しないプリチャージ時間を制御しているため、ＳＲＡＭの動作マージンを損ねることなく、容易にこのスクリーニングを実現できるものであり、本実施の形態６においては、このようにして上記実施の形態１と同様の効果を得ることができるものである。

以上のような本実施の形態６による半導体集積装置によれば、ＳＲＡＭを搭載した半導体記憶装置において、ＳＲＡＭのビット線対の各ビット線のそれぞれにプリチャージ回路を接続し、各プリチャージ回路は同一の電源電圧に接続し、ビット線対の一方のビット線に接続した第１のプリチャージ回路は第１の遅延回路を介して第１の活性化信号で活性化し、ビット線対の他方のビット線に接続した第２のプリチャージ回路は第２の遅延回路を介して第２の活性化信号で活性化し、第１および第２の各活性化信号は互いに独立に制御されるものとし、プリチャージ回路の通常動作モードと検査動作モードとの切替えは第１および第２の遅延回路を制御する制御回路によって行い、検査時において読出し動作前に記第１および第２の活性化信号を活性化することによってビット線対の一方のビット線と前記ビット線対の他方のビット線とを互いに異なるプリチャージ電位までプリチャージする手段が構成されるものとし、さらに、上記構成において各プリチャージ回路はＰチャネル型トランジスタからなり、ビット線対の一方のビット線とビット線対の他方のビット線とを互いに異なるプリチャージ電位までプリチャージする手段は、第１および第２の遅延回路により各プリチャージ回路の一方のＰチャネル型トランジスタの立ち上がり動作を、各プリチャージ回路の他方のＰチャネル型トランジスタの立ち上がり動作よりも早めて、各プリチャージ回路の一方のＰチャネル型トランジスタのプリチャージが不十分な状態でプリチャージ動作を完了するよう制御されるようにしたので、スクリーニング検査時にはプリチャージパルス幅を短くしてビット線が“Ｌ”レベルから“Ｈ”レベルに十分にプリチャージする前にプリチャージ動作を完了させることができるようになり、その結果、十分に読出し前のビット線電位差を生じさせることができ、スクリーニングを確実に行うことができる。また、従来技術のスクリーニング手法では、最近の半導体素子の低電圧化及び高速化に伴いセンスアンプの動作タイミングはほとんどマージンの無い設計となっているため、実質的にスクリーニングのために動作タイミングを早めることはほぼ不可能であったが、本実施の形態６では、アクセス速度に直接関与しないプリチャージ時間を制御するようにしているため、ＳＲＡＭの動作マージンを損ねることなく容易にこのスクリーニングを実現することができるものである。

以上説明したように、本発明の半導体記憶装置、及びその検査方法は、通常動作ではスクリーニングできない、工程不良等によるＳＮＭ値不足による信頼性不良を、初期検査でスクリーングすることができ、特に、ＳＲＡＭのスクリーニング方法等に有用である。

本発明の実施の形態１による半導体記憶装置を説明する図であり、実施の形態１の半導体記憶装置の全体回路構成を示す図である。 本発明の実施の形態１による半導体記憶装置を説明する図であり、上記半導体記憶装置を構成するメモリセルの回路構成を示す図である。 本発明の実施の形態１による半導体記憶装置を説明する図であり、上記半導体記憶装置における主要信号の動作波形の一例を示す図である。 一般的なＳＲＡＭの簡略化した回路構成の例を示す図 図２に示す回路構成での主要信号の動作波形の一例を示す図 従来のＳＲＡＭにおける読出し動作を説明する主要波形図 従来のＳＲＡＭにおける読出し動作を説明する拡大波形図 従来のＳＲＡＭメモリセルの動作時の主要信号波形を説明する図 従来のＳＲＡＭメモリセルの動作時のビット線対ＢＬ／ＸＢＬの波形を説明する図 従来のＳＲＡＭメモリセルの動作時のスタティックノイズマージン不足状態を説明する図 従来のＳＲＡＭメモリセルの動作時の早期に誤動作に至らせた状態を説明する図 本発明の実施の形態３による半導体記憶装置を説明する回路構成を示す図 本発明の実施の形態３による半導体記憶装置を構成するメモリセルを示す回路図 上記実施の形態１による半導体記憶装置のプリチャージ回路の構成を示す回路図 本発明の実施の形態２による半導体記憶装置のプリチャージ回路の構成を示す回路図 上記実施の形態３による半導体記憶装置のプリチャージ回路の構成を示す回路図 本発明の実施の形態４による半導体記憶装置のプリチャージ回路の構成を示す回路図 本発明の実施の形態５による半導体記憶装置を説明する図であり、実施の形態５の半導体記憶装置の全体回路構成を示す図である。 本発明の実施の形態５による半導体記憶装置を説明する図であり、この半導体記憶装置のプリチャージ回路の構成を示す回路図である。 本発明の実施の形態６による半導体記憶装置を説明する図であり、実施の形態６の半導体記憶装置の全体回路構成を示す図である。 本発明の実施の形態６による半導体記憶装置を説明する図であり、この半導体記憶装置のプリチャージ回路の構成を示す回路図である。 本発明の実施の形態６による半導体記憶装置を説明する図であり、上記半導体記憶装置における主要信号の動作波形の一例を示す波形図である。 通常のパルス幅発生回路を説明する回路図 上記実施の形態６による半導体記憶装置のプリチャージ制御信号を発生するパルス幅発生回路を説明する回路図 上記通常のパルス幅発生回路を構成するインバータを説明する回路図 上記実施の形態６による半導体記憶装置のパルス幅発生回路を構成するインバータを説明する回路図

符号の説明

ＰＲＣ０ 通常動作時用プリチャージ活性化信号
ＰＲＣＴ スクリーニング検査時用正論理ビット線プリチャージ回路活性化信号
ＰＲＣＢ スクリーニング検査時用負論理ビット線プリチャージ回路活性化信号
１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ 通常動作時用プリチャージ回路
１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ スクリーニング検査時用プリチャージ回路
１０３ メモリセル
ＷＬ ワード線活性化信号
ＳＡ センスアンプ活性化信号
ＢＬ０ 正論理側ビット線
ＸＢＬ０ 負論理側ビット線
ＳＮ 正論理側メモリセル内部ノード
ＸＳＮ 負論理側メモリセル内部ノード
Ｑ１、Ｑ２、Ｑ３、Ｑ４ プリチャージ用トランジスタ

Claims (17)

1. ＳＲＡＭを搭載した半導体記憶装置であって、
   前記ＳＲＡＭのビット線対の一方のビット線に第１の通常動作用プリチャージ回路および第１の検査用プリチャージ回路の各一端が並列接続されており、
   前記ＳＲＡＭのビット線対の他方のビット線に第２の通常動作用プリチャージ回路および第２の検査用プリチャージ回路の各一端が並列接続されており、
   前記第１および第２の通常動作用プリチャージ回路および第１および第２の検査用プリチャージ回路は同一の電源電圧に接続されており、
   前記ビット線対の一方および他方のビット線のそれぞれに接続された第１および第２の通常動作用プリチャージ回路は共に第１の活性化信号で活性化され、
   前記ビット線対の一方のビット線に接続された第１の検査用プリチャージ回路は第２の活性化信号で活性化され、
   前記ビット線対の他方のビット線に接続された第２の検査用プリチャージ回路は第３の活性化信号で活性化され、
   前記第１ないし第３の活性化信号は互いに独立に制御され、
   該半導体記憶装置の検査時において読出し動作前に、前記ビット線対の他方のビット線が第１のプリチャージ電位にある状態で、前記第２の活性化信号を活性化することにより、前記ビット線対の一方のビット線を第２のプリチャージ電位にして、または前記ビット線対の一方のビット線が第１のプリチャージ電位にある状態で、前記第３の活性化信号を活性化することにより、前記ビット線対の他方のビット線を第２のプリチャージ電位にして、前記ビット線対の一方のビット線と前記ビット線対の他方のビット線とを互いに異なるプリチャージ電位までプリチャージするプリチャージ手段を、備えた、
   ことを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記ビット線対の各ビット線の電位を設定するセンスアンプは、
   該半導体記憶装置の検査時において読出し動作前に、メモリセルに保持されているデータに応じて、前記ビット線対の一方のビット線をＨまたはＬレベルの所定の論理電位に設定し、その他方のビット線を、該一方のビット線に設定される論理電位とは相補型の論理電位に設定し、
   前記プリチャージ手段は、前記センスアンプにより前記ビット線対の他方のビット線が前記第１のプリチャージ電位と等しいＨレベル論理電位に設定されているとき、前記第２の活性化信号を活性化して、Ｌレベル論理電位に設定されている一方のビット線を、前記Ｈレベル論理電位より低い第２のプリチャージ電位に充電し、前記センスアンプにより前記一方のビット線が前記第１のプリチャージ電位と等しいＨレベル論理電位に設定されているとき、前記第３の活性化信号を活性化して、Ｌレベル論理電位に設定されている他方のビット線を、前記Ｈレベル論理電位より低い第２のプリチャージ電位に充電する、
   ことを特徴とする半導体記憶装置。
3. 請求項１に記載の半導体記憶装置において、
   前記第１および第２の通常動作用プリチャージ回路および前記第１および第２の検査用プリチャージ回路は共にＰチャネル型トランジスタからなり、
   前記プリチャージ手段は、前記第１および第２の検査用プリチャージ回路のＰチャネル型トランジスタが前記第１および第２の通常動作用プリチャージ回路のＰチャネル型トランジスタより駆動能力が小さいトランジスタよりなる、
   ことを特徴とする半導体記憶装置。
4. 請求項１に記載の半導体記憶装置において、
   前記第１および第２の通常動作用プリチャージ回路はＰチャネル型トランジスタからなり、
   前記第１および第２の検査用プリチャージ回路はＮチャネル型トランジスタからなり、
   前記プリチャージ手段は、前記第１および第２の通常動作用プリチャージ回路が接続されたビット線に第１のプリチャージ電位を印加し、前記第１および第２の検査用プリチャージ回路が接続されたビット線に前記第１のプリチャージ電位よりも前記Ｎチャネル型トランジスタの閾値電圧分低い第２のプリチャージ電位を印加してプリチャージを行う、
   ことを特徴とする半導体記憶装置。
5. ＳＲＡＭを搭載した半導体記憶装置であって、
   前記ＳＲＡＭのビット線対の一方のビット線に第１の通常動作用プリチャージ回路および第１の検査用プリチャージ回路の各一端が並列接続されており、
   前記ＳＲＡＭのビット線対の他方のビット線に第２の通常動作用プリチャージ回路および第２の検査用プリチャージ回路の各一端が並列接続されており、
   前記第１および第２の通常動作用プリチャージ回路は第１の電源電圧に接続されており、
   前記第１および第２の検査用プリチャージ回路は前記第１の電源電圧よりも低い第２の電源電圧に接続されており、
   前記ビット線対の一方のビット線に接続された第１の通常動作用プリチャージ回路は第１の活性化信号で活性化され、
   前記ビット線対の他方のビット線に接続された第２の通常動作用プリチャージ回路は第２の活性化信号で活性化され、
   前記ビット線対の一方のビット線に接続された第１の検査用プリチャージ回路は第３の活性化信号で活性化され、
   前記ビット線対の他方のビット線に接続された第２の検査用プリチャージ回路は第４の活性化信号で活性化され、
   前記第１乃至第４の各活性化信号は互いに独立に制御され、
   該半導体記憶装置の検査時において読出し動作前に、前記第１および第４の活性化信号を活性化するか、または前記第２および第３の活性化信号を活性化することにより、前記ビット線対の一方のビット線と前記ビット線対の他方のビット線とを互いに異なるプリチャージ電位までプリチャージするプリチャージ手段を、備えた、
   ことを特徴とする半導体記憶装置。
6. 請求項５に記載の半導体記憶装置において、
   前記第１および第２の通常動作用プリチャージ回路および前記第１および第２の検査用プリチャージ回路は共にＰチャネル型トランジスタからなり、
   前記プリチャージ手段は、前記第１および第２の検査用プリチャージ回路のＰチャネル型トランジスタと前記第１および第２の通常動作用プリチャージ回路のＰチャネル型トランジスタとが駆動能力が等しいトランジスタよりなる、
   ことを特徴とする半導体記憶装置。
7. ＳＲＡＭを搭載した半導体記憶装置であって、
   前記ＳＲＡＭのビット線対の一方のビット線に第１の通常動作用プリチャージ回路および第１の検査用プリチャージ回路の各一端が並列接続されており、
   前記ＳＲＡＭのビット線対の他方のビット線に第２の通常動作用プリチャージ回路および第２の検査用プリチャージ回路の各一端が並列接続されており、
   前記第１および第２の通常動作用プリチャージ回路および第１および第２の検査用プリチャージ回路は同一の電源電圧に接続されており、
   前記ビット線対の一方のビット線に接続された第１の通常動作用プリチャージ回路は第１の活性化信号で活性化され、
   前記ビット線対の他方のビット線に接続された第２の通常動作用プリチャージ回路は第２の活性化信号で活性化され、
   前記ビット線対の一方のビット線に接続された第１の検査用プリチャージ回路は第１のレベルシフト回路を介して第３の活性化信号で活性化され、
   前記ビット線対の他方のビット線に接続された第２の検査用プリチャージ回路は第２のレベルシフト回路を介して第４の活性化信号で活性化され、
   前記第１乃至第４の各活性化信号は互いに独立に制御され、
   該半導体記憶装置の検査時において読出し動作前に、前記第１および第４の活性化信号を活性化するか、または前記第２および第３の活性化信号を活性化することにより、前記ビット線対の一方のビット線と前記ビット線対の他方のビット線とを互いに異なるプリチャージ電位までプリチャージするプリチャージ手段を、備えた、
   ことを特徴とする半導体記憶装置。
8. 請求項７に記載の半導体記憶装置において、
   前記第１および第２の通常動作用プリチャージ回路および第１および第２の検査用プリチャージ回路は共にＰチャネル型トランジスタからなり、
   前記プリチャージ手段は、前記第１および第２のレベルシフト回路により前記第１および第２の検査用プリチャージ回路のＰチャネル型トランジスタの駆動能力が前記第１および第２の通常動作用プリチャージ回路のＰチャネル型トランジスタの駆動能力より小さくなるよう制御する、
   ことを特徴とする半導体記憶装置。
9. ＳＲＡＭを搭載した半導体記憶装置であって、
   前記ＳＲＡＭのビット線対の一方および他方のビット線のそれぞれに第１および第２のプリチャージ回路が接続されており、
   前記第１および第２のプリチャージ回路は同一の電源電圧に接続されており、
   前記ビット線対の一方のビット線に接続された第１のプリチャージ回路は第１のレベルシフト回路を介して第１の活性化信号で活性化され、
   前記ビット線対の他方のビット線に接続された第２のプリチャージ回路は第２のレベルシフト回路を介して第２の活性化信号で活性化され、
   前記第１および第２の活性化信号は互いに独立に制御され、
   前記第１および第２のプリチャージ回路の通常動作モードと検査動作モードとの切替えは前記第１および第２のレベルシフト回路を制御する制御回路によって行なわれ、
   該半導体記憶装置の検査時において読出し動作前に、前記第１および第２の活性化信号を活性化することにより、前記ビット線対の一方のビット線と他方のビット線とを互いに異なるプリチャージ電位までプリチャージするプリチャージ手段を、備えた、
   ことを特徴とする半導体記憶装置。
10. 請求項９に記載の半導体記憶装置において、
    前記第１および第２のプリチャージ回路はＰチャネル型トランジスタからなり、
    前記プリチャージ手段は、前記第１および第２のレベルシフト回路により前記第１および第２のプリチャージ回路の一方のＰチャネル型トランジスタの駆動能力が前記第１および第２のプリチャージ回路の他方のＰチャネル型トランジスタの駆動能力より小さくなるよう制御する、
    ことを特徴とする半導体記憶装置。
11. ＳＲＡＭを搭載した半導体記憶装置であって、
    前記ＳＲＡＭのビット線対の一方および他方のビット線のそれぞれに第１および第２のプリチャージ回路が接続されており、
    前記第１および第２のプリチャージ回路は同一の電源電圧に接続されており、
    前記ビット線対の一方のビット線に接続された第１のプリチャージ回路は第１の遅延回路を介して第１の活性化信号で活性化され、
    前記ビット線対の他方のビット線に接続された第２のプリチャージ回路は第２の遅延回路を介して第２の活性化信号で活性化され、
    前記第１および第２の各活性化信号は互いに独立に制御され、
    前記第１および第２のプリチャージ回路の通常動作モードと検査動作モードとの切替えは、前記第１および第２の遅延回路を制御する制御回路によって行なわれ、
    該半導体装置の検査時において読出し動作前に、前記第１および第２の活性化信号を活性化することにより、前記ビット線対の一方のビット線と他方のビット線とを互いに異なるプリチャージ電位までプリチャージするプリチャージ手段を、備えた、
    ことを特徴とする半導体記憶装置。
12. 請求項１１に記載の半導体記憶装置において、
    前記第１および第２のプリチャージ回路はＰチャネル型トランジスタからなり、
    前記プリチャージ手段は、前記第１および第２の遅延回路により前記第１および第２のプリチャージ回路の一方のＰチャネル型トランジスタの立ち上がり動作を前記第１および第２のプリチャージ回路の他方のＰチャネル型トランジスタの立ち上がり動作より早めて、前記第１および第２のプリチャージ回路の一方のＰチャネル型トランジスタのプリチャージが不十分な状態でプリチャージ動作を完了させる、
    ことを特徴とする半導体記憶装置。
13. 請求項１に記載の半導体記憶装置において該半導体記憶装置の検査を行う方法であって、
    前記第１または第２の通常動作用プリチャージ回路が接続された前記ビット線対の一方のビット線に第１のプリチャージ電位を印加し、前記第１または第２の検査用プリチャージ回路が接続された前記ビット線対の他方のビット線に前記第１のプリチャージ電位より低い第２のプリチャージ電位を印加する第１の工程と、
    前記第１の工程の後に読出し動作を行なって動作マージン検査を行う第２の工程と、を有する、
    ことを特徴とする半導体記憶装置の検査方法。
14. 請求項５に記載の半導体記憶装置において該半導体記憶装置の検査を行う方法であって、
    前記第１または第２の通常動作用プリチャージ回路が接続された前記ビット線対の一方のビット線に第１の電源電圧を印加し、前記第１または第２の検査用プリチャージ回路が接続された前記ビット線対の他方のビット線に前記第２の電源電圧を印加する第１の工程と、
    前記第１の工程の後に読出し動作を行なって動作マージン検査を行う第２の工程と、を有する、
    ことを特徴とする半導体記憶装置の検査方法。
15. 請求項７に記載の半導体記憶装置において該半導体記憶装置の検査を行う方法であって、
    前記第１または第２の通常動作用プリチャージ回路が接続された前記ビット線対の一方のビット線に電源電圧を印加し、前記第１または第２の検査用プリチャージ回路が接続された前記ビット線対の他方のビット線に前記第１または第２のレベルシフト回路によって前記電源電圧よりも低く設定された電位を印加する第１の工程と、
    前記第１の工程の後に読出し動作を行なって動作マージン検査を行う第２の工程と、を有する、
    ことを特徴とする半導体記憶装置の検査方法。
16. 請求項９に記載の半導体記憶装置において該半導体記憶装置の検査を行う方法であって、
    前記第２のプリチャージ回路が接続された前記ビット線対の他方のビット線に電源電圧を印加し、前記第１のプリチャージ回路が接続された前記ビット線対の一方のビット線に前記第１および第２のレベルシフト回路によって前記電源電圧よりも低く設定された電位を印加する第１の工程と、
    前記第１の工程の後に読出し動作を行なって動作マージン検査を行う第２の工程と、を有する、
    ことを特徴とする半導体記憶装置の検査方法。
17. 請求項１１に記載の半導体記憶装置において該半導体記憶装置の検査を行う方法であって、
    前記第２のプリチャージ回路を第２の遅延回路を介して第２の活性化信号により活性化して、前記第２のプリチャージ回路が接続された前記ビット線対の他方のビット線に電源電圧を印加し、前記第１のプリチャージ回路を第１の遅延回路を介して第１の活性化信号により活性化し、前記第１のプリチャージ回路の立ち上がり動作を前記第１の遅延回路によって前記第２のプリチャージ回路の立ち上がり動作よりも早めて、プリチャージが不十分な状態で該プリチャージ動作を完了して、前記第１のプリチャージ回路が接続された前記ビット線対の一方のビット線に、前記電源電圧よりも低い電位を印加する第１の工程と、
    前記第１の工程の後に読出し動作を行なって動作マージン検査を行う第２の工程と、を有する、
    ことを特徴とする半導体記憶装置の検査方法。

Images