JP2007123794A - 薄膜トランジスタ、画素構造およびその修正方法 - Google Patents

Abstract

【課題】安定した品質を備えた画素構造を提供すること。
【解決手段】
走査線、ゲートパターン、第一誘電体層、チャネル層、ソース、ドレイン、データ線、第二誘電体層および画素電極を有する画素構造が提供される。ゲートパターンは走査線と電気的に接続し、内部に開口部を備えている。第一誘電体層は走査線とゲートパターンを被覆し、開口部を充填する。さらに、チャネル層は第一誘電体層上に配置し、ソースおよびドレインはチャネル層上に配置する。ドレインは、ゲートパターンの開口部上に配置する。ソースはデータ線と電気的に接続し、画素電極はドレインと電気的に接続する。開口部を備えたゲートパターンとドレインの間の重複領域は、ゲート−ドレイン間の容量（Ｃｇｄ）を変化させないように保持できる。
【選択図】 図３

Description

この発明は、画素構造に関する。特に、この発明は画素構造および画素構造内の薄膜トランジスタ構造を修正する方法に関する。

現代社会のメディア技術は、主に半導体素子と表示装置の急速な発展の恩恵を受けて予想以上に繁栄している。高解像度、優れた空間利用性、低消費電力で、電磁波を放出しないといった非凡な特徴によって、薄膜トランジスタ液晶表示装置（ＴＦＴ−ＬＣＤ）は、最近の表示装置市場の主流として次第に有力になっている。

一般に、ＴＦＴ−ＬＣＤは、主に薄膜トランジスタ（ＴＦＴ）アレイ基板、一対の対向基板、およびこれら二つの基板の間に配置した液晶（ＬＣ）層から構成されている。ここで、ＴＦＴアレイ基板は、主に基板、基板上にマトリクス状に配置した複数のＴＦＴ、画素電極、走査線およびデータ線を有する。一般的にいって、走査線とデータ線は、対応する画素構造に信号を送り、画像を表示するために用いられる。

図１は従来技術の既存の画素構造の局所図を概略的に示しており、図２は図１の切断ラインＡ−Ａ’についての断面図を示している。図１と２は同時に参照する。既存の画素構造１２０は主に、ＴＦＴ１２２、画素電極１２４、走査線１２６およびデータ線１２８を有する。ＴＦＴ１２２は、画素電極１２４と電気的に接続する。詳細には、基板１１０上のＴＦＴ１２２は、図２に示したように主にゲート１２２ａ、チャネル層１２２ｂ、ソース１２２ｃおよびドレイン１２２ｄを有する。このＴＦＴ１２２の構造はボトムゲート型に属し、ＴＦＴ１２２のドレイン１２２ｄは画素電極１２４と電気的に接続する。図１に見られるように、走査線１２６とデータ線１２８を用い、ＴＦＴ１２２を介して画素電極１２４に適切な電圧を送ることができ、画像表示が実現される。

注意すべきことは、ゲート−ドレイン間寄生容量（Ｃｇｄ）の影響が、ゲート１２２ａとドレイン１２２ｄの重複領域１０上に通常誘導されるということである。このゲート−ドレイン間寄生容量Ｃｇｄの値は、重複領域１０の面積に直接的に比例する。ＴＦＴの製造では、フォトマスクの位置決め誤差、機械の振動、その他の要因によって、ゲート１２２ａとドレイン１２２ｄの重複領域１０が変化し、ゲート−ドレイン間寄生容量の値にばらつきを生じる。それにもかかわらず、画素供給電圧はこの値Ｃｇｄのばらつきに対応して変化し、画素供給電圧のばらつきによってＴＦＴ−ＬＣＤの画質が劣化する。

さらに、画素構造の一部に欠陥を引き起こすことがある製造工程中の間違いによって、欠陥を備えた画素構造の修正作業が行われる。一例を挙げる。多くの場合、ＴＦＴ−ＬＣＤがノーマリ・ホワイトモードの場合、画素構造１２０の修正方法では、ドレイン１２２ｄと走査線１２６を電気的に接続し、ドレイン１２２ｄを介して走査線１２６を画素電極１２４と電気的に接続できるようにする。そうすることで、画素構造１２０のドット欠陥を暗点として修正できる。しかし、実際の場合、走査線１２６（画素電極１２４）と対向基板の電極の間の電位差が大きくなりすぎることが引き起こしたＴＦＴパネル内の液晶ポリマのオーバツイストの結果、欠陥を備えた画素は灰色の点として現れ、それらは暗点として修正することはできない。

このことを考慮すると、この発明の一つの目的は、安定した品質を備えた画素構造を提供することである。

この発明の別の目的は、この発明の画素構造を修正可能な修正方法を提供し、製品歩留まりを向上させることである。

この発明の別の一つの目的は、ゲート−ドレイン間寄生容量を一定値に保持可能な薄膜トランジスタを提供することである。

この発明は、走査線、ゲートパターン、第一誘電体層、チャネル層、ソース、ドレイン、データ線、第二誘電体層および画素電極を有する画素構造を提供する。前記ゲートパターンは走査線と電気的に接続し、ゲートパターン内には開口部を形成する。第一誘電体層は走査線とゲートパターンを被覆し、開口部を充填する。さらに、チャネル層はゲートパターン上の第一誘電体層上に配置し、チャネル層上にはソースおよびドレインを配置する。ドレインは、開口部上にも配置する。その上、データ線は第一誘電体層上に配置し、データ線はソースと電気的に接続する。第二誘電体層は、ソース、ドレインおよびデータ線を被覆する。さらに、画素電極は第二誘電体層上に配置し、画素電極はドレインと電気的に接続する。

この発明の好ましい一実施例では、上記の画素構造はさらに、ゲートパターン上を延びる延長ラインを有する。

この発明の好ましい一実施例では、上記の画素構造はさらに、チャネル層とソースおよびドレインの間に配置したオーミック接触層を有する。

この発明の好ましい一実施例では、前記チャネル層の材料は、例えばアモルファス・シリコンであってもよい。

この発明の好ましい一実施例では、前記第一誘電体層の材料は、例えば窒化シリコン、酸化シリコン、または酸化窒化シリコン（ＳｉＯＮ）であってもよい。

この発明の好ましい一実施例では、前記第二誘電体層の材料は、例えば窒化シリコン、酸化シリコン、または酸化窒化シリコン（ＳｉＯＮ）であってもよい。

この発明の好ましい一実施例では、前記画素電極の材料は、例えばインジウム錫酸化物（ＩＴＯ）であってもよい。

この発明は、上記の画素構造の修正に適した画素修正方法を提供し、前記方法は開口部の周りで、ドレインと延長ラインの両側上のゲートパターンを切断して、ドレインと延長ラインの下に浮遊パターンを形成し、延長ラインと浮遊パターンを電気的に接続し、ドレインと浮遊パターンを電気的に接続するステップを有する。

この発明の好ましい一実施例における上記の画素修正方法であって、開口部の周りで、ドレインと延長ラインの両側上のゲートパターンの切断方法はレーザ溝切り技術である。

この発明の好ましい一実施例における上記の画素修正方法であって、延長ラインと浮遊パターンを電気的に接続し、ドレインと浮遊パターンを電気的に接続する方法はレーザ溶接技術である。

この発明は、ゲートパターン、第一誘電体層、チャネル層、ソース、ドレインおよび第二誘電体層を有する薄膜トランジスタを提供する。ここで、前記ゲートパターン内には開口部を形成し、第一誘電体層はゲートパターンを被覆し、開口部を充填する。さらに、チャネル層はゲートパターン上の第一誘電体層上に配置し、ソースとドレインは両方ともチャネル層上に配置する。前記ドレインは開口部上に配置し、第二誘電体層はソースとドレインを被覆する。

この発明の好ましい一実施例における上記薄膜トランジスタのチャネル層の材料は、アモルファス・シリコンであってもよい。

この発明の好ましい一実施例における上記薄膜トランジスタの第一誘電体層の材料は、窒化シリコン、酸化シリコン、または酸化窒化シリコン（ＳｉＯＮ）であってもよい。

この発明の好ましい一実施例における上記薄膜トランジスタの第二誘電体層の材料は、窒化シリコン、酸化シリコン、または酸化窒化シリコン（ＳｉＯＮ）であってもよい。

当然のことながら、以上の一般的な説明と以降の詳細な説明は例示的なものであり、請求されるとおりの発明をさらに説明するものとする。

図３は、この発明の好ましい一実施例による画素構造の局所図を概略的に示しており、図４は図３の切断ラインＢ−Ｂ’についての断面図を概略的に示している。図３と４を同時に参照する。この発明の画素構造２２０は、主に薄膜トランジスタ（ＴＦＴ）２２２、画素電極２２４、走査線２２６およびデータ線２２８を有する。

より詳細には、基板２１０上のＴＦＴ２２２は、図４に示したように画素電極２２４と電気的に接続する。このＴＦＴ２２２は、ゲートパターン２２２ａ、チャネル層２２２ｂ、ソース２２２ｃ、ドレイン２２２ｄ、第一誘電体層２２２ｆおよび第二誘電体層２２２ｇを有する。ここで、ゲートパターン２２２ａは走査線２２６と電気的に接続し、開口部２０を有する。上記のゲートパターン２２２ａは、例えば走査線２２６の形成と共に製造し、その間に開口部２０を形成する。

さらに、第一誘電体層２２２ｆの材料は、例えば窒化シリコン、酸化シリコン、または酸化窒化シリコン（ＳｉＯＮ）等の電気的絶縁材料であってもよい。第一誘電体層２２２ｆは走査線２２６とゲートパターン２２２ａを被覆し、開口部２０を充填する。上記のチャネル層２２２ｂの材料はアモルファス・シリコンであってもよく、ゲートパターン２２２ａ上の第一誘電体層２２２ｆ上に配置する。チャネル層２２２ｂのインピーダンスを低減するために、チャネル層２２２ｂとソース２２２ｃおよびドレイン２２２ｄの間に、さらにオーミック接触層２２２ｅを形成する。

つまり、ソース２２２ｃとドレイン２２２ｄはオーミック接触層２２２ｅ上に配置し、ドレイン２２２ｄは開口部２０上に配置する。つまり、ドレイン２２２ｄは、開口部２０上の第一誘電体層２２２ｆ上に配置する。ここで、ドレイン２２２ｄは例えばＴ字型であってもよく、ゲート−ドレイン間寄生容量の効果はゲートパターン２２２ａとドレイン２２２ｄの重複領域（領域３０、４０および５０）内に発生する。

さらに、上で議論したように、ドレイン２２２ｄは開口部２０を横断するように配置する。従って、ドレイン２２２ｄの製造工程中、フォトマスクの位置決め誤差や機械の振動によって、Ｔ字型のドレイン２２２ｄの位置決め場所が水平または垂直にややずれても、重複領域３０、４０および５０の合計の面積は不変のままである。つまり、ゲート−ドレイン間寄生容量Ｃｇｄの値は一定に保持され、供給電圧を安定にし、ＴＦＴ−ＬＣＤの画質が維持される。

注意すべきことは、この発明では、長方形の開口部２０とＴ字型のドレイン２２２ｄを備えた例が取られ、関連図に示されているが、開口部２０とドレイン２２２ｄの形状はこの発明に限定されないということである。つまり、開口部２０とドレイン２２２ｄは両方とも他の形状に構成できる。例えば、開口部は円形または多角形等であってもよく、ドレインは長方形や他の形状であってもよい。

さらに、上記のデータ線２２８は第一誘電体層２２２ｆ上に配置し、ソース２２２ｃと電気的に接続する。別の実施例では、データ線２２８はさらに、データ線２２８と電気的に接続した延長ライン２２８ａを有する。ソース２２２ｃ、データ線２２８および上記の延長ライン２２８ａは共に形成できる。ここで、延長ライン２２８ａはゲートパターン２２２ａ上に延び、以降で詳しく説明するように、延長ライン２２８ａの利用目的はレーザ修正に役立たせることである。

さらに、第二誘電体層２２２ｇの材料は、例えば窒化シリコン、酸化シリコン、または酸化窒化シリコン（ＳｉＯＮ）であってもよい。そして、第二誘電体層２２２ｇは、ソース２２２ｃ、ドレイン２２２ｄおよびデータ線２２８を被覆する。この実施例の画素電極２２４は第二誘電体層２２２ｇ上に配置し、コンタクト窓Ｖを介して、ドレイン２２２ｄと電気的に接続する。

製造工程または静電気損傷等の要因が、図３の画素構造内の欠陥を引き起こすとした場合、図３の画素構造２２０を修正方法は次のとおりである。まず、図３を参照し、開口部２０の周りで、ドレイン２２２ｄと延長ライン２２８ａの片側のゲートパターン２２２ａを切断し、図５Ａに示したように、ドレイン２２２ｄと延長ライン２２８ａの下部で、ゲートパターン２２２ａの一部を浮遊パターンＰとして形成する。上記のゲートパターン２２２ａの切断方法は、レーザ溝切り技術であってもよい。この浮遊パターンＰは、ゲートパターン２２２ａから電気的に絶縁される。

次に、図５Ｂに示したように、延長ライン２２８ａと浮遊パターンＰを電気的に接続し、ドレイン２２２ｄと浮遊パターンＰを電気的に接続する。上記の電気的に接続を行う方法は、レーザ溶接技術である。そうすることで、データ線２２８は、延長ライン２２８ａと浮遊パターンＰを介して、ドレイン２２２ｄと電気的に接続できる。その後、図６を参照すると、図５の切断ラインＣ−Ｃ’についての断面図が概略的に示されている。延長ライン２２８ａと浮遊パターンＰを電気的に接続することで、画素電極２２４はデータ線２２８と電気的に接続される。

通常、対向基板上の電極とデータ線２２８の間の電位差は、対向基板上の電極と走査線２２６の間の電位差より小さい。従って、画素電極と走査線を電気的に接続する既存の修正方法に比べて、レーザ溶接技術を用いて、画素電極２２４とデータ線２２８を電気的に接続することによる画素修正は、画素電極２２４と対向基板の電極の間の電位差が大きくなりすぎることを防ぐことができる。この方法では、画素の液晶分子のオーバツイストを防ぐことができる。その結果、ノーマリ・ホワイトモードのＴＦＴ−ＬＣＤ用のドット欠陥を備えた画素構造を修正後、それに対応して表示領域内に暗点を形成でき、従って画素構造の修正が実現できる。

つまり、この発明の画素構造およびその修正方法は、少なくとも次のような利点を有する。
（ｉ）この発明の画素構造内ではゲートパターンが開口部を備え、前記開口部上にドレインを配置したＴＦＴを採用することで、ゲート−ドレイン間寄生容量を一定に保持する。
（ｉｉ）この発明に基づく画素構造の修正方法を用いることで、ドット欠陥を備えた画素を暗点として修正できる。

当業者には明らかなように、発明の範囲または精神から逸脱することなく、この発明の構造に様々な修正および変更を行うことができる。上記の観点から、添付の請求項およびそれらと等価なものの範囲内にある限り、この発明はその修正および変形を含むものとする。

添付の図面は、発明をさらに理解するために含められ、この明細書に組み込まれ、その一部を構成する。図面は発明の実施例を示し、開示内容と共に、発明の原理の説明に役立つ。

従来の技術の既存の画素構造を概略的に示す局所図である。 図１の切断ラインＡ−Ａ’について概略的に示す断面図である。 この発明の好ましい一実施例による画素構造を概略的に示す局所図である。 図３の切断ラインＢ−Ｂ’について概略的に示す断面図である。 この発明の好ましい一実施例による画素構造の修正を概略的に示す流れ図である。 この発明の好ましい一実施例による画素構造の修正を概略的に示す流れ図である。 図５Ｂの切断ラインＣ−Ｃ’について概略的に示す断面図である。

符号の説明

１０ 重複領域
２０ 開口部
３０ 重複領域
１１０ 基板
１２０ 画素構造
１２２ａ ゲート
１２２ｂ チャネル層
１２２ｃ ソース
１２２ｄ ドレイン
１２４ 画素電極
１２６ 走査線
１２８ データ線
２１０ 基板
２２０ 画素構造
２２２ａ ゲートパターン
２２２ｂ チャネル層
２２２ｃ ソース
２２２ｄ ドレイン
２２２ｅ オーミック接触層
２２２ｆ 第一誘電体層
２２２ｇ 第二誘電体層
２２４ 画素電極
２２６ 走査線
２２８ データ線
２２８ａ 延長ライン
Ａ−Ａ’ 切断ライン
Ｂ−Ｂ’ 切断ライン
Ｃ−Ｃ’ 切断ライン
Ｐ 浮遊パターン
Ｖ コンタクト窓

Claims (15)

1. 走査線と、
   走査線に電気的に接続し、内側に開口部を形成したゲートパターンと、
   走査線およびゲートパターンを被覆し、開口部を充填する第一誘電体層と、
   ゲートパターン上方で第一誘電体層上に配置したチャネル層と、
   チャネル層上に配置したソースおよびドレインと、
   第一誘電体層上に配置し、ソースと電気的に接続したデータ線と、
   ソース、ドレインおよびデータ線を被覆する第二誘電体層と、
   第二誘電体層上に配置し、ドレインに電気的に接続した画素電極を有し、
   前記開口部上方にドレインを配置した画素構造。
2. さらに、データ線と電気的に接続し、ゲートパターン上方に延びる延長ラインを有する請求項１記載の画素構造。
3. さらに、チャネル層とソースおよびドレインの間に配置したオーミック接触層を有する請求項１記載の画素構造。
4. チャネル層の材料が、アモルファス・シリコンを含む請求項１記載の画素構造。
5. 第一誘電体層の材料が、窒化シリコン、酸化シリコン、および酸化窒化シリコン（ＳｉＯＮ）を含む請求項１記載の画素構造。
6. 第二誘電体層の材料が、窒化シリコン、酸化シリコン、および酸化窒化シリコン（ＳｉＯＮ）を含む請求項１記載の画素構造。
7. 画素電極の材料が、インジウム錫酸化物（ＩＴＯ）を含む請求項１記載の画素構造。
8. 開口部の周りで、ドレインと延長ラインの両側のゲートパターンを切断し、ドレインおよび延長ラインの下に浮遊パターンを形成し、
   延長ラインと浮遊パターンを電気的に接続し、
   ドレインと浮遊パターンを電気的に接続する請求項２記載の画素構造の修正に適した画素修正方法。
9. 開口部の周りで、ドレインおよび延長ラインの両側のゲートパターンを切断する方法が、レーザ溝切り技術である請求項８記載の画素修正方法。
10. 延長ラインと浮遊パターンを電気的に接続し、ドレインと浮遊パターンを電気的に接続する方法が、レーザ溶接技術である請求項８記載の画素修正方法。
11. 内部に開口部を形成したゲートパターンと、
    ゲートパターンを被覆し、開口部を充填する第一誘電体層と、
    ゲートパターン上の第一誘電体層上に配置したチャネル層と、
    チャネル層上に配置したソースおよびドレインと、
    ソースおよびドレインを被覆する第二誘電体層を有し、前記開口部上にドレインを配置した薄膜トランジスタ。
12. さらに、チャネル層とソースおよびドレインの間に配置したオーミック接触層を有する請求項１１記載の薄膜トランジスタ。
13. チャネル層の材料が、アモルファス・シリコンを含む請求項１１記載の薄膜トランジスタ。
14. 第一誘電体層の材料が、窒化シリコン、酸化シリコン、および酸化窒化シリコン（ＳｉＯＮ）を含む請求項１１記載の薄膜トランジスタ。
15. 第二誘電体層の材料が、窒化シリコン、酸化シリコン、および酸化窒化シリコン（ＳｉＯＮ）を含む請求項１１記載の薄膜トランジスタ。

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